WO2021205695A1 - 可変容量素子及びそれを備えた発振器 - Google Patents

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立山　雄一
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株式会社村田製作所
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    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator

Definitions

  • the present invention relates to a variable capacitance element and an oscillator including the variable capacitance element.
  • variable capacitance element is used, for example, as a load capacitance for adjusting the oscillation frequency of the vibrator.
  • Patent Document 1 describes a variable capacitance element in which the electric charge accumulated in the gate insulating film can be adjusted by adjusting the voltage applied between the source or drain and the gate and between the gate and the back gate. Is disclosed.
  • the first fixed capacitance is connected to the gate of the MOS (Metal Oxide Semiconductor) transistor
  • the second fixed capacitance is connected to the source / drain of the MOS transistor
  • the gate of the MOS transistor is connected to the first control signal.
  • a variable capacitance element is disclosed, characterized in that the source / drain of the MOS transistor is used as the input and the source / drain of the MOS transistor is used as the second control signal input.
  • the amount of change in frequency with respect to the amount of change in load capacitance (hereinafter referred to as "frequency change rate") becomes smaller. Therefore, in order to adjust the frequency of a small vibrator, a variable capacitance element having a large capacitance change amount is required.
  • the amount of change in capacitance in a variable capacitance element using a MOS transistor corresponds to the difference between the capacitance when the MOS transistor is in the ON state (ON capacitance) and the capacitance when the MOS transistor is in the OFF state (OFF capacitance).
  • the OFF capacity also increases, so the capacity change amount may not be sufficiently large.
  • the frequency change rate becomes smaller as the absolute value of the load capacitance becomes larger, there may be a problem that the frequency change rate becomes smaller as the OFF capacitance becomes larger by increasing the device area.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a variable capacitance element having a large amount of capacitance change and an oscillator provided with the variable capacitance element.
  • variable capacitance element is connected to a first terminal, a second terminal and a third terminal to which a control voltage can be applied, a gate electrode connected to the first terminal, and a second terminal. It includes a MOS transistor having a source region and a drain region, a back gate region connected to a third terminal, and a capacitance connected in parallel to the gate electrode of the MOS transistor.
  • variable capacitance element having a large amount of capacitance change and an oscillator including the variable capacitance element.
  • FIG. 1 is a circuit diagram schematically showing a configuration of an oscillator according to the present embodiment.
  • the oscillator 30 includes an oscillator 10 and an oscillator circuit 20.
  • the oscillator 30 is, for example, a voltage-controlled crystal oscillator (VCXO: Voltage Control X'tal Oscillator).
  • the oscillator 30 is a temperature-compensated crystal oscillator (TCXO: Temperature Selected X) including a temperature detection unit that detects the temperature of the oscillator 10 and a temperature compensation unit that acquires temperature information from the temperature detection unit and generates a temperature compensation voltage. It may be called'tal Oscillator).
  • the oscillator 10 is a type of piezoelectric oscillator (Piezoelectric Resonator Unit) that oscillates due to the piezoelectric effect, and is a crystal oscillator (Quartz Crystal Resonator Unit) provided with a crystal vibrating element (Quartz Crystal Resonator).
  • the crystal vibrating element uses a crystal piece (Quartz Crystal Element) as a piezoelectric piece excited by the piezoelectric effect.
  • the crystal piece is, for example, an AT-cut type crystal piece.
  • the cut angle of the crystal piece is not limited to the AT cut, and for example, a BT cut, a GT cut, an SC cut, or the like may be applied.
  • the oscillation frequency of the vibrator 10 fluctuates according to the temperature of the vibrator 10. Further, the oscillation frequency of the vibrator 10 varies from product to product due to manufacturing errors and the like.
  • the oscillation frequency of the oscillator 10 is adjusted by the control voltage input to the load capacitance.
  • a temperature compensation voltage corresponding to the temperature of the oscillator 10 is used as a control voltage, and the temperature characteristic of the oscillation frequency is compensated.
  • the oscillation circuit 20 is connected to the oscillator 10, oscillates the oscillator 10 at a frequency corresponding to the control voltage, and outputs the oscillated frequency signal fout to the outside.
  • the oscillator circuit 20 may use the oscillator 10 as a resonator.
  • the oscillation circuit 20 includes an inverter circuit 41, a feedback resistor 42, a limiting resistor 43, variable capacitance elements 61 and 62, and capacitances 51 and 52.
  • the inverter circuit 41 is connected in parallel to the vibrator 10 and amplifies the oscillation signal of the vibrator 10 to output the frequency signal fout.
  • the feedback resistor 42 is connected in parallel to the inverter circuit 41 and feeds back the signal output from the inverter circuit 41 to sustain the oscillation of the vibrator 10.
  • the limiting resistor 43 is connected in series between the vibrator 10 and the inverter circuit 41 to prevent damage to the vibrator 10 due to the inflow of an excessive current.
  • each of the first load capacitance and the second load capacitance is not limited to the above configuration as long as it includes at least one variable capacitance element according to the present embodiment.
  • the first load capacitance may include a plurality of variable capacitance elements according to the present embodiment, may further include a conventional variable capacitance element, and may further include a fixed capacitance. The same applies to the second load capacity.
  • the load capacitance is not limited to two.
  • the oscillation circuit 20 may further include a load capacitance using the variable capacitance element according to the present embodiment in addition to the first load capacitance and the second load capacitance, and one of the first load capacitance and the second load capacitance may be provided. It may be omitted.
  • FIG. 2 is a circuit diagram schematically showing the configuration of the variable capacitance element according to the present embodiment.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of the MOS transistor. Since the configuration of the variable capacitance element 62 is the same as that of the variable capacitance element 61, the description of the configuration of the variable capacitance element 62 will be omitted.
  • the variable capacitance element 61 includes three terminals TR1, TR2, TR3, a MOS transistor 71, a capacitance C5, and an input resistor 74. As shown in FIG. 1, the terminal TR2 is provided on the side of the vibrator 10, and the terminals TR1 and TR3 are provided on the side opposite to the vibrator 10.
  • a control voltage can be applied to each of the terminals TR1 to TR3.
  • the terminal TR1 corresponds to the first terminal to which the first control voltage is applied.
  • the terminal TR2 corresponds to the second terminal to which the second control voltage is applied.
  • the terminal TR3 corresponds to the third terminal to which the third control voltage is applied.
  • the MOS transistor 71 includes a semiconductor substrate SUB, an epitaxial region EPI, a back gate region BG, a source region S, a drain region D, a channel region CNL, a gate insulating film K, and a gate electrode G. ..
  • the semiconductor substrate SUB is grounded.
  • the epitaxial region EPI is provided between the semiconductor substrate SUB and the back gate region BG.
  • the back gate region BG is provided between the epitaxial region EPI and the source region S and the drain region D.
  • the source region S and the drain region D are provided in the epitaxial region EPI at intervals from each other.
  • the channel region CNL is formed between the source region S and the drain region D.
  • the gate insulating film K is provided between the back gate region BG and the gate electrode G, and is located in a region between the source region S and the drain region D.
  • the semiconductor substrate SUB is made of a P-type silicon semiconductor
  • the epitaxial region EPI is made of an N-type silicon semiconductor
  • the backgate region BG is made of a P-type silicon semiconductor
  • the source region S and the drain region D are made of an N-type silicon semiconductor. ..
  • a capacitance C1 is formed between the gate electrode G and the channel region CNL.
  • a capacitance C2 is formed between the channel region CNL and the back gate region BG.
  • a capacitance C3 is formed between the back gate region BG and the epitaxial region EPI.
  • a capacitance C4 is formed between the epitaxial region EPI and the semiconductor substrate SUB.
  • a capacitance CS is formed between the source region S and the backgate region BG, and a capacitance CD is formed between the drain region D and the backgate region BG.
  • the capacitances C1 and C2 correspond to so-called fixed capacitances having a constant capacitance regardless of the input signal.
  • the capacitances C3, C4, CD, and CS correspond to so-called variable capacitances in which the capacitance changes depending on the input signal.
  • the gate electrode G is connected to the terminal TR1.
  • the source region S and the drain region D are connected to each other and are connected to the terminal TR2.
  • the back gate region BG and the epitaxial region EPI are connected to each other and are connected to the terminal TR3 with the input resistor 74 interposed therebetween.
  • the capacitance C5 is connected in parallel to the gate electrode G of the MOS transistor 71. Specifically, one end of the capacitance C5 is connected to a node between the gate electrode G and the terminal TR1, and the other end of the capacitance C5 is grounded.
  • the capacity C5 is a fixed capacity.
  • FIG. 4 is a circuit diagram schematically showing a capacitance change of the variable capacitance element according to the present embodiment.
  • FIG. 5 is a circuit diagram schematically showing the configuration of the variable capacitance element according to the comparative example.
  • FIG. 6 is a circuit diagram schematically showing a capacitance change of the variable capacitance element according to the comparative example. Since the capacitance change of the variable capacitance element 62 is the same as the capacitance change of the variable capacitance element 61, the description thereof will be omitted.
  • variable capacitance element 61 when the MOS transistor 71 is turned on and the source region S and the drain region D are electrically connected by the channel region CNL, the combined capacitance between the terminal TR1 and the terminal TR2 is determined by CMAX (.
  • CMAX on-capacity CMAX
  • CDS parallel composite capacity of the capacity CD and the capacity CS
  • CX parallel composite capacity of the composite capacity CDS and capacity C2
  • the series combined capacity of the combined capacity CX and the capacity C4 is CY (hereinafter, referred to as “combined capacity CY"), and the series combined capacity of the combined capacity CY and the capacity C5 is CZ (hereinafter, “combined capacity CZ”).
  • the on-capacity CMAX is calculated as a parallel combined capacity of the capacity C1 and the combined capacity CZ.
  • CY (C4 x CX) / (CX + C4)
  • the combined capacitance between the terminal TR1 and the terminal TR2 is calculated when the MOS transistor 71 is turned off and the source region S and the drain region D are not electrically connected by the channel region CNL. (Hereinafter, it is referred to as "off-capacity CMIN".).
  • the series combined capacity of the capacity C1 and the capacity C2 is referred to as CP (hereinafter referred to as “combined capacity CP"), and the series combined capacity of the capacity C4 and the capacity C5 is referred to as CQ (hereinafter referred to as “combined capacity CQ").
  • the parallel combined capacity of the combined capacity CP and the combined capacity CQ is referred to as CR (hereinafter, referred to as “combined capacity CR”).
  • the off-capacity CMIN is calculated as a series combined capacity of the combined capacity CDS and the combined capacity CR.
  • CMIN (CDS x CR) / (CR + CDS)
  • CR CP + CQ
  • CQ (C4 x C5) / (C5 + C4)
  • CP (C1 x C2) / (C2 + C1)
  • each of the on-capacity CMAX and the off-capacity CMIN is determined by the capacities CD, CS, C1, C2, C4, and C5. Since the capacitance CD, CS, C1, C2, and C4 are determined by the configuration of the MOS transistor 71, it is difficult to adjust them. On the other hand, since the capacitance C5 is additionally provided outside the MOS transistor 71, it is easy to adjust. Therefore, the respective sizes of the on-capacity CMAX and the off-capacity CMIN can be changed by adjusting the capacitance C5.
  • the capacitance change of the variable capacitance element 161 according to the comparative example will be described.
  • the variable capacitance element 161 is not provided with a third terminal, and the back gate region of the MOS transistor 171 is grounded. Further, the capacitance C5 connected in parallel to the gate electrode is not provided.
  • the on capacitance of the variable capacitance element 161 is Cmax, and the off capacitance of the variable capacitance element 161 is Cmin. At this time, the on-capacity Cmax becomes the capacitance C1.
  • the off-capacity Cmin is calculated as a series combined capacity of the combined capacity CDS and the combined capacity CP.
  • Cmax C1
  • Cmin (CDS x CP) / (CP + CDS)
  • the on-capacity Cmax is determined by the capacity C1
  • the off-capacity Cmin is determined by the capacities CD, CS, C1 and C2.
  • the on-capacity CMAX is increased by the combined capacity CZ. Since the combined capacity CZ is determined by the capacity CD, CS, C2, C4, and C5, the combined capacity CZ can be increased by increasing the capacity C5. That is, the increase in the on-capacity CMAX when compared with the on-capacity Cmax can be increased.
  • the off-capacity Cmin is increased by the combined capacity CQ. Since the combined capacity CQ is determined by the capacities C4 and C5, the combined capacity CQ can be reduced by sufficiently increasing the difference between the capacities C5 and the capacities C4. That is, the increase in the off-capacity CMIN can be reduced as compared with the off-capacity Cmin. Therefore, if it is designed so that C5 >> C4, the on-capacity CMAX can be increased and the off-capacity CMIN can be decreased.
  • variable capacitance element 61 is parallel to the terminal TR3 to which the control voltage can be applied connected to the back gate region BG and the epitaxial region EPI of the MOS transistor 71 and the gate electrode G of the MOS transistor 71. It has a connected capacity C5. According to this, the capacitance change of the variable capacitance element 61 can be made large. Further, it is possible to suppress an increase in the minimum capacitance of the variable capacitance element 61.
  • a variable capacitance element including a MOS transistor having a drain region, a back gate region connected to a third terminal, and a capacitance connected in parallel to the gate electrode of the MOS transistor is provided. According to this, the maximum capacitance of the variable capacitance element can be increased and the minimum capacitance can be decreased. In other words, a variable capacitance element having a large capacitance change can be provided. In particular, it is possible to provide a variable capacitance element having a small minimum capacitance and a large capacitance change amount.
  • the MOS transistor is provided between the semiconductor substrate, an epitaxial region provided between the semiconductor substrate and the back gate region, and between the back gate region and the gate electrode, and is provided between the source region and the drain region. It has a gate insulating film located in the region of, and the epitaxial region of the MOS transistor is connected to the third terminal.
  • an oscillator that includes any of the above variable capacitance elements and an oscillation circuit that uses the variable capacitance element as a load capacitance, and changes the oscillation frequency according to the capacitance change of the variable capacitance element. According to this, it is possible to provide an oscillator having a wide frequency adjustment range. For example, even if the resonator has a small change in frequency with respect to a change in load capacitance due to miniaturization, the oscillator according to the present embodiment can sufficiently adjust the frequency.
  • the oscillation circuit is composed of an inverter circuit connected in parallel to the vibrator, a feedback resistor connected in parallel to the inverter circuit, and a variable capacitance element, and is connected to one terminal of the vibrator. It has one load capacitance and a second load capacitance configured by using a variable capacitance element and connected to the other terminal of the inverter.
  • the oscillator uses a temperature compensation voltage corresponding to the temperature of the oscillator as a control voltage. According to this, it is possible to provide an oscillator capable of compensating for a temperature change of frequency in a wide temperature range.
  • the vibrator according to the present embodiment is not limited to the crystal vibrator, and any piezoelectric material such as a piezoelectric single crystal, a piezoelectric ceramic, a piezoelectric thin film, or a piezoelectric polymer film can be used as a piezoelectric piece excited by the piezoelectric effect. It may be a piezoelectric vibrator that utilizes.
  • the oscillator according to the present embodiment is not limited to TCXO as long as it is a voltage-controlled crystal oscillator.
  • the oscillator may be, for example, a crystal oscillator with a constant temperature bath (OCXO: Oven Controlled X'tal Oscillator).
  • the embodiment according to the present invention can be appropriately applied without particular limitation as long as it is a device that converts electromechanical energy by a piezoelectric effect, such as a timing device, a sounding device, an oscillator, and a load sensor.
  • variable capacitance element having a large capacitance change amount and an oscillator including the variable capacitance element.

Abstract

可変容量素子（６１）は、それぞれに制御電圧を印加可能な第１端子（ＴＲ１）、第２端子（ＴＲ２）及び第３端子（ＴＲ３）と、第１端子（ＴＲ１）に接続されたゲート電極（Ｇ）と、第２端子（ＴＲ２）に接続されたソース領域（Ｓ）及びドレイン領域（Ｄ）と、第３端子（ＴＲ３）に接続されたバックゲート領域（ＢＧ）とを有するＭＯＳトランジスタ（７１）と、ＭＯＳトランジスタ（７１）のゲート電極（Ｇ）に並列接続された容量（Ｃ５）とを備える。

Description

可変容量素子及びそれを備えた発振器
　本発明は、可変容量素子及びそれを備えた発振器に関する。
　可変容量素子は、例えば、振動子の発振周波数を調整する負荷容量として用いられる。
　特許文献１には、ソースまたはドレインとゲートとの間、およびゲートとバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜に蓄積される電荷を調整可能にした可変容量素子が開示されている。
　特許文献２には、第１の固定容量がＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに接続し第２の固定容量がＭＯＳトランジスタのソース・ドレインに接続し、ＭＯＳトランジスタのゲートを第１の制御信号入力とし、ＭＯＳトランジスタのソース・ドレインを第２の制御信号入力とすることを特徴とする可変容量素子が開示されている。
特開２００６－１１５１８５号公報 特開平１１－１７１１４号公報
　振動子が小型化するにつれ、負荷容量の変化量に対する周波数の変化量（以下、「周波数変化率」とする。）は小さくなる。したがって、小型の振動子の周波数を調整するためには、容量変化量の大きい可変容量素子が必要となる。ＭＯＳトランジスタを用いた可変容量素子における容量変化量は、ＭＯＳトランジスタがＯＮ状態のときの容量（ＯＮ容量）と、ＭＯＳトランジスタがＯＦＦ状態のときの容量（ＯＦＦ容量）との差に相当する。容量変化量を大きくする一手段として、ＭＯＳトランジスタのデバイス面積を増加させ、ＯＮ容量を大きくする方法が検討されている。
　しかしながら、デバイス面積を増加させると、ＯＦＦ容量も大きくなるため、容量変化量が充分に大きくならない場合がある。また、負荷容量の絶対値が大きくなるほど周波数変化率が小さくなるため、デバイス面積を増加させてＯＦＦ容量が大きくなると、周波数変化率が小さくなるという問題が生じる場合がある。
　本発明はこのような事情に鑑みてなされたものであり、本発明の目的は、容量変化量が大きい可変容量素子及びそれを備えた発振器の提供である。
　本発明の一態様に係る可変容量素子は、それぞれに制御電圧を印加可能な第１端子、第２端子及び第３端子と、第１端子に接続されたゲート電極と、第２端子に接続されたソース領域及びドレイン領域と、第３端子に接続されたバックゲート領域とを有するＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極に並列接続された容量とを備える。
　本発明によれば、容量変化量が大きい可変容量素子及びそれを備えた発振器が提供できる。
本実施形態に係る発振器の構成を概略的に示す回路図である。 本実施形態に係る可変容量素子の構成を概略的に示す回路図である。 ＭＯＳトランジスタの構成を概略的に示す断面図である。 本実施形態に係る可変容量素子の容量変化を概略的に示す回路図である。 比較例に係る可変容量素子の構成を概略的に示す回路図である。 比較例に係る可変容量素子の容量変化を概略的に示す回路図である。
　以下、図面を参照しながら本発明の実施形態について説明する。各実施形態の図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。
　まず、図１を参照しつつ、本発明の一実施形態に係る発振器３０の概略構成について説明する。図１は、本実施形態に係る発振器の構成を概略的に示す回路図である。
　発振器３０は、振動子１０と、発振回路２０とを備えている。発振器３０は、一例として、電圧制御水晶発振器（ＶＣＸＯ：Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｅｄ　Ｘ’ｔａｌ　Ｏｓｃｉｌｌａｔｏｒ）である。発振器３０は、振動子１０の温度を検知する温度検知部や、温度検知部から温度情報を取得して温度補償電圧を生成する温度補償部などを備えた温度補償水晶発振器（ＴＣＸＯ：Ｔｅｍｐｅｒｔｕｒｅ　Ｃｏｎｐｅｎｓａｔｅｄ　Ｘ‘ｔａｌ　Ｏｓｃｉｌｌａｔｏｒ）としてもよい。
　振動子１０は、圧電効果によって発振動作する圧電振動子（Ｐｉｅｚｏｅｌｅｃｔｒｉｃ　Ｒｅｓｏｎａｔｏｒ　Ｕｎｉｔ）の一種であり、水晶振動素子（Ｑｕａｒｔｚ　Ｃｒｙｓｔａｌ　Ｒｅｓｏｎａｔｏｒ）を備えた水晶振動子（Ｑｕａｒｔｚ　Ｃｒｙｓｔａｌ　Ｒｅｓｏｎａｔｏｒ　Ｕｎｉｔ）である。水晶振動素子は、圧電効果によって励振される圧電片として、水晶片（Ｑｕａｒｔｚ　Ｃｒｙｓｔａｌ　Ｅｌｅｍｅｎｔ）を利用する。水晶片は、例えば、ＡＴカット型の水晶片である。但し、水晶片のカット角度は、ＡＴカットに限定されるものではなく、例えば、ＢＴカット、ＧＴカット、ＳＣカットなどを適用してよい。
　振動子１０の発振周波数は、振動子１０の温度に応じて変動する。また、振動子１０の発振周波数は、製造誤差などによって製品ごとに変動する。発振器３０がＶＣＸＯである場合、振動子１０の発振周波数は、負荷容量に入力される制御電圧によって調整される。特に、発振器３０がＴＣＸＯである場合、振動子１０の温度に応じた温度補償電圧が制御電圧として用いられ、発振周波数の温度特性が補償される。
　発振回路２０は、振動子１０に接続され、制御電圧に応じた周波数で振動子１０を発振させて、発振した周波数信号ｆｏｕｔを外部に出力する。発振回路２０は、振動子１０を共振器として用いてよい。
　発振回路２０は、インバータ回路４１と、帰還抵抗４２と、制限抵抗４３と、可変容量素子６１，６２と、容量５１，５２とを備えている。
　インバータ回路４１は、振動子１０に並列接続され、振動子１０の発振信号を増幅して周波数信号ｆｏｕｔを出力する。帰還抵抗４２は、インバータ回路４１に並列接続され、インバータ回路４１から出力される信号を帰還させて振動子１０の発振を持続させる。制限抵抗４３は、振動子１０とインバータ回路４１との間に直列接続され、過大電流の流入による振動子１０の損傷を防止する。
　可変容量素子６１は、インバータ回路４１の入力端子に接続された振動子１０の端子に直列接続され、第１負荷容量として機能する。可変容量素子６２は、インバータ回路４１の出力端子に接続された振動子１０の端子に直列接続され、第２負荷容量として機能する。発振器３０は、可変容量素子６１，６２の容量変化に応じて発振周波数を変化させる。容量５１は振動子１０と可変容量素子６１との間に直列接続され、容量５１と可変容量素子６１との間のノードに供給される制御電圧を可変容量素子６１に印加させる。容量５２は振動子１０と可変容量素子６２との間に直列接続され、容量５２と可変容量素子６２との間のノードに供給される制御電圧を可変容量素子６２に印加させる。
　なお、第１負荷容量及び第２負荷容量のそれぞれは、少なくとも１つの本実施形態に係る可変容量素子を備えていれば上記の構成に限定されるものではない。例えば、第１負荷容量は、複数の本実施形態に係る可変容量素子を備えてもよく、従来の可変容量素子をさらに備えてもよく、固定容量をさらに備えてもよい。第２負荷容量も同様である。また、本実施形態に係る発振器において、負荷容量は２つに限定されるものではない。例えば、発振回路２０は本実施形態に係る可変容量素子を用いた負荷容量を第１負荷容量及び第２負荷容量の他にさらに備えてもよく、第１負荷容量及び第２負荷容量の一方が省略されてもよい。
　次に、図２及び図３を参照しつつ、可変容量素子６１の構成について説明する。図２は、本実施形態に係る可変容量素子の構成を概略的に示す回路図である。図３は、ＭＯＳトランジスタの構成を概略的に示す断面図である。なお、可変容量素子６２の構成は、可変容量素子６１と同様であるため、可変容量素子６２の構成についての説明は省略する。
　可変容量素子６１は、３つの端子ＴＲ１，ＴＲ２，ＴＲ３と、ＭＯＳトランジスタ７１と、容量Ｃ５と、入力抵抗７４とを備えている。図１に示したように、端子ＴＲ２は振動子１０の側に設けられ、端子ＴＲ１及び端子ＴＲ３は振動子１０とは反対側に設けられている。
　端子ＴＲ１～ＴＲ３のそれぞれには、制御電圧が印加可能である。端子ＴＲ１は、第１制御電圧が印加される第１端子に相当する。端子ＴＲ２は、第２制御電圧が印加される第２端子に相当する。端子ＴＲ３は、第３制御電圧が印加される第３端子に相当する。第１～第３制御電圧を制御することで、可変容量素子６１の容量は調整される。例えば、可変容量素子６１がＴＣＸＯにおいて温度に応じて周波数を調整するための負荷容量として用いられる場合、端子ＴＲ１に印加される第１制御電圧として、温度補償電圧が用いられる。
　ＭＯＳトランジスタ７１は、半導体基板ＳＵＢと、エピタキシャル領域ＥＰＩと、バックゲート領域ＢＧと、ソース領域Ｓと、ドレイン領域Ｄと、チャネル領域ＣＮＬと、ゲート絶縁膜Ｋと、ゲート電極Ｇとを備えている。
　半導体基板ＳＵＢは、アースされている。エピタキシャル領域ＥＰＩは、半導体基板ＳＵＢとバックゲート領域ＢＧとの間に設けられている。バックゲート領域ＢＧは、エピタキシャル領域ＥＰＩと、ソース領域Ｓ及びドレイン領域Ｄとの間に設けられている。ソース領域Ｓ及びドレイン領域Ｄは、互いに間隔を空けて、エピタキシャル領域ＥＰＩに設けられている。チャネル領域ＣＮＬは、ソース領域Ｓとドレイン領域Ｄとの間に形成される。ゲート絶縁膜Ｋは、バックゲート領域ＢＧとゲート電極Ｇとの間に設けられ、ソース領域Ｓとドレイン領域Ｄとの間の領域に位置している。例えば、半導体基板ＳＵＢはＰ型シリコン半導体からなり、エピタキシャル領域ＥＰＩはＮ型シリコン半導体からなり、バックゲート領域ＢＧはＰ型シリコン半導体からなり、ソース領域Ｓ及びドレイン領域ＤはＮ型シリコン半導体からなる。
　ゲート電極Ｇとチャネル領域ＣＮＬとの間には、容量Ｃ１が形成される。チャネル領域ＣＮＬとバックゲート領域ＢＧとの間には、容量Ｃ２が形成される。バックゲート領域ＢＧとエピタキシャル領域ＥＰＩとの間には、容量Ｃ３が形成される。エピタキシャル領域ＥＰＩと半導体基板ＳＵＢとの間には、容量Ｃ４が形成される。ソース領域Ｓとバックゲート領域ＢＧとの間には容量ＣＳが形成され、ドレイン領域Ｄとバックゲート領域ＢＧとの間には容量ＣＤが形成される。容量Ｃ１，Ｃ２は、入力信号によらず一定の静電容量を有する、いわゆる固定容量に相当する。容量Ｃ３，Ｃ４，ＣＤ，ＣＳは、入力信号によって静電容量が変化する、いわゆる可変容量に相当する。
　ゲート電極Ｇは端子ＴＲ１に接続されている。ソース領域Ｓ及びドレイン領域Ｄは互いに接続され、端子ＴＲ２に接続されている。バックゲート領域ＢＧ及びエピタキシャル領域ＥＰＩは互いに接続され、入力抵抗７４を挟んで端子ＴＲ３に接続されている。
　容量Ｃ５は、ＭＯＳトランジスタ７１のゲート電極Ｇに並列接続されている。具体的には、容量Ｃ５の一端はゲート電極Ｇと端子ＴＲ１との間のノードに接続され、容量Ｃ５の他端はアースされている。容量Ｃ５は、固定容量である。
　次に図４～図６を参照しつつ、本実施形態に係る可変容量素子６１の容量変化について説明し、比較例に係る可変容量素子１６１の容量変化と比較する。図４は、本実施形態に係る可変容量素子の容量変化を概略的に示す回路図である。図５は、比較例に係る可変容量素子の構成を概略的に示す回路図である。図６は、比較例に係る可変容量素子の容量変化を概略的に示す回路図である。なお、可変容量素子６２の容量変化については、可変容量素子６１の容量変化と同様であるため、説明を省略する。
　まず、本実施形態に係る可変容量素子６１の容量変化について説明する。可変容量素子６１において、ＭＯＳトランジスタ７１がオン状態となり、ソース領域Ｓとドレイン領域Ｄとがチャネル領域ＣＮＬによって電気的に接続されたときの、端子ＴＲ１と端子ＴＲ２との間の合成容量をＣＭＡＸ（以下、「オン容量ＣＭＡＸ」とする。）とする。容量ＣＤと容量ＣＳとの並列合成容量をＣＤＳ（以下、「合成容量ＣＤＳ」とする。）とし、合成容量ＣＤＳと容量Ｃ２との並列合成容量をＣＸ（以下、「合成容量ＣＸ」とする。）とし、合成容量ＣＸと容量Ｃ４との直列合成容量をＣＹ（以下、「合成容量ＣＹ」とする。）とし、合成容量ＣＹと容量Ｃ５との直列合成容量をＣＺ（以下、「合成容量ＣＺ」とする。）とする。このとき、オン容量ＣＭＡＸは、容量Ｃ１と合成容量ＣＺとの並列合成容量として計算される。
　ＣＭＡＸ＝Ｃ１＋ＣＺ
　ＣＺ＝（Ｃ５×ＣＹ）／（ＣＹ＋Ｃ５）
　ＣＹ＝（Ｃ４×ＣＸ）／（ＣＸ＋Ｃ４）
　ＣＸ＝Ｃ２＋ＣＤＳ
　ＣＤＳ＝ＣＤ＋ＣＳ
　可変容量素子６１において、ＭＯＳトランジスタ７１がオフ状態となり、ソース領域Ｓとドレイン領域Ｄとがチャネル領域ＣＮＬによって電気的に接続されていないときの、端子ＴＲ１と端子ＴＲ２との間の合成容量をＣＭＩＮ（以下、「オフ容量ＣＭＩＮ」とする。）とする。容量Ｃ１と容量Ｃ２との直列合成容量をＣＰ（以下、「合成容量ＣＰ」とする。）とし、容量Ｃ４と容量Ｃ５との直列合成容量をＣＱ（以下、「合成容量ＣＱ」とする。）とし、合成容量ＣＰと合成容量ＣＱとの並列合成容量をＣＲ（以下、「合成容量ＣＲ」とする。）とする。このとき、オフ容量ＣＭＩＮは、合成容量ＣＤＳと合成容量ＣＲとの直列合成容量として計算される。
　ＣＭＩＮ＝（ＣＤＳ×ＣＲ）／（ＣＲ＋ＣＤＳ）
　ＣＲ＝ＣＰ＋ＣＱ
　ＣＱ＝（Ｃ４×Ｃ５）／（Ｃ５＋Ｃ４）
　ＣＰ＝（Ｃ１×Ｃ２）／（Ｃ２＋Ｃ１）
　本実施形態において、オン容量ＣＭＡＸ及びオフ容量ＣＭＩＮのそれぞれは、容量ＣＤ，ＣＳ，Ｃ１，Ｃ２，Ｃ４，Ｃ５によって決定される。容量ＣＤ，ＣＳ，Ｃ１，Ｃ２，Ｃ４は、ＭＯＳトランジスタ７１の構成によって決まるため、調整し難い。一方、容量Ｃ５は、ＭＯＳトランジスタ７１の外部に付加的に設けられるため、調整しやすい。したがって、オン容量ＣＭＡＸ及びオフ容量ＣＭＩＮのそれぞれの大きさは、容量Ｃ５の調整によって変更可能である。
　次に、比較例に係る可変容量素子１６１の容量変化について説明する。図５及び図６に示すように、可変容量素子１６１には、第３端子が設けられておらず、ＭＯＳトランジスタ１７１のバックゲート領域はアースされている。また、ゲート電極に並列接続される容量Ｃ５も設けられていない。可変容量素子１６１のオン容量をＣｍａｘとし、可変容量素子１６１のオフ容量をＣｍｉｎとする。このとき、オン容量Ｃｍａｘは、容量Ｃ１となる。オフ容量Ｃｍｉｎは、合成容量ＣＤＳと合成容量ＣＰとの直列合成容量として計算される。
　Ｃｍａｘ＝Ｃ１
　Ｃｍｉｎ＝（ＣＤＳ×ＣＰ）／（ＣＰ＋ＣＤＳ）
　比較例において、オン容量Ｃｍａｘは容量Ｃ１によって決定され、オフ容量Ｃｍｉｎは容量ＣＤ，ＣＳ，Ｃ１，Ｃ２によって決定される。
　本実施形態におけるオン容量ＣＭＡＸと、比較例におけるオン容量Ｃｍａｘとを比較すると、オン容量ＣＭＡＸは、合成容量ＣＺの分だけ増大している。合成容量ＣＺは、容量ＣＤ，ＣＳ，Ｃ２，Ｃ４，Ｃ５によって決定されるため、容量Ｃ５を大きくするとこで合成容量ＣＺを大きくできる。すなわち、オン容量Ｃｍａｘと比較したときのオン容量ＣＭＡＸの増大を大きくできる。
　本実施形態におけるオフ容量ＣＭＩＮと、比較例におけるオフ容量Ｃｍｉｎとを比較すると、オフ容量Ｃｍｉｎは、合成容量ＣＱの分だけ増大している。合成容量ＣＱは、容量Ｃ４，Ｃ５によって決定されるため、容量Ｃ５と容量Ｃ４との差を充分に大きくすれば、合成容量ＣＱを小さくできる。すなわち、オフ容量Ｃｍｉｎと比べたときのオフ容量ＣＭＩＮの増大を小さくできる。したがって、Ｃ５＞＞Ｃ４となるように設計すれば、オン容量ＣＭＡＸを大きくし、且つオフ容量ＣＭＩＮを小さくできる。
　以上のように、本実施形態では、可変容量素子６１は、ＭＯＳトランジスタ７１のバックゲート領域ＢＧ及びエピタキシャル領域ＥＰＩに接続された制御電圧印加可能な端子ＴＲ３と、ＭＯＳトランジスタ７１のゲート電極Ｇに並列接続された容量Ｃ５とを備えている。
　これによれば、可変容量素子６１の容量変化を大きくできる。また、可変容量素子６１の最小容量の増大を抑制できる。
　以下に、本発明の実施形態の一部又は全部を付記し、その効果について説明する。なお、本発明は以下の付記に限定されるものではない。
　本発明の一態様によれば、それぞれに制御電圧を印加可能な第１端子、第２端子及び第３端子と、第１端子に接続されたゲート電極と、第２端子に接続されたソース領域及びドレイン領域と、第３端子に接続されたバックゲート領域とを有するＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電極に並列接続された容量とを備える可変容量素子が提供される。
　これによれば、可変容量素子の最大容量を大きくし、且つ最小容量を小さくできる。言い換えると、容量変化量が大きい可変容量素子が提供できる。特に、最小容量が小さく且つ容量変化量が大きい可変容量素子が提供できる。
　一態様として、ＭＯＳトランジスタは、半導体基板と、半導体基板とバックゲート領域との間に設けられたエピタキシャル領域と、バックゲート領域とゲート電極との間に設けられ、ソース領域とドレイン領域との間の領域に位置するゲート絶縁膜とを有し、ＭＯＳトランジスタのエピタキシャル領域は、第３端子に接続される。
　一態様として、上記いずれかの可変容量素子と、可変容量素子を負荷容量として用いる発振回路とを備え、可変容量素子の容量変化に応じて発振周波数を変化させる、発振器が提供される。
　これによれば、周波数の調整幅が大きい発振器が提供できる。例えば、小型化によって負荷容量の変化量に対する周波数の変化量が小さくなった共振子であっても、本実施形態に係る発振器であれば充分な周波数調整が可能となる。
　一態様として、発振回路は、振動子に並列接続されたインバータ回路と、インバータ回路に並列接続された帰還抵抗と、可変容量素子を用いて構成され、振動子の一方の端子に接続された第１負荷容量と、可変容量素子を用いて構成され、振動子の他方の端子に接続された第２負荷容量とを有する。
　一態様として、発振器は、振動子の温度に応じた温度補償電圧を制御電圧として用いる。
　これによれば、周波数の温度変化を広い温度範囲で補償可能な発振器が提供できる。
　本実施形態に係る振動子は、水晶振動子に限定されるものではなく、圧電効果によって励振される圧電片として、圧電単結晶、圧電セラミック、圧電薄膜又は圧電高分子膜などの任意の圧電材料を利用する圧電振動子であってもよい。また、本実施形態に係る発振器は、電圧制御水晶発振器であれば、ＴＣＸＯに限定されるものではない。発振器は、例えば、恒温槽付き水晶発振器（ＯＣＸＯ：Ｏｖｅｎ　Ｃｏｎｔｒｏｌｌｅｄ　Ｘ’ｔａｌ　Ｏｓｃｉｌｌａｔｏｒ）であってもよい。
　本発明に係る実施形態は、タイミングデバイス、発音器、発振器、荷重センサなど、圧電効果により電気機械エネルギー変換を行うデバイスであれば、特に限定されることなく適宜適用可能である。
　以上説明したように、本発明の一態様によれば、容量変化量が大きい可変容量素子及びそれを備えた発振器が提供できる。
　なお、以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
　１０…振動子、
　２０…発振回路、
　３０…発振器、
　ＴＲ１…端子（第１端子）、
　ＴＲ２…端子（第２端子）、
　ＴＲ３…端子（第３端子）、
　４１…インバータ回路、
　４２…帰還抵抗、
　４３…制限抵抗、
　５１，５２…容量、
　６１…可変容量素子（第１負荷容量）、
　６２…可変容量素子（第２負荷容量）、
　７１…ＭＯＳトランジスタ、
　Ｃ５…容量、
　７４…入力抵抗、
　ＳＵＢ…半導体基板、
　ＥＰＩ…エピタキシャル領域、
　ＢＧ…バックゲート領域、
　Ｓ…ソース領域、
　Ｄ…ドレイン領域、
　ＣＮＬ…チャネル領域、
　Ｋ…ゲート絶縁膜、
　Ｇ…ゲート電極。

Claims (5)

  1. 　それぞれに制御電圧を印加可能な第１端子、第２端子及び第３端子と、
    　前記第１端子に接続されたゲート電極と、前記第２端子に接続されたソース領域及びドレイン領域と、前記第３端子に接続されたバックゲート領域とを有するＭＯＳトランジスタと、
    　前記ＭＯＳトランジスタの前記ゲート電極に並列接続された容量と
    　を備える可変容量素子。
  2. 　前記ＭＯＳトランジスタは、
    　半導体基板と、
    　前記半導体基板と前記バックゲート領域との間に設けられたエピタキシャル領域と、
    　前記バックゲート領域と前記ゲート電極との間に設けられ、前記ソース領域と前記ドレイン領域との間の領域に位置するゲート絶縁膜と
    　を有し、
    　前記ＭＯＳトランジスタの前記エピタキシャル領域は、前記第３端子に接続される、
    　請求項１に記載の可変容量素子。
  3. 　請求項１又は２に記載の可変容量素子と、
    　前記可変容量素子を負荷容量として用いる発振回路と
    　を備え、
    　前記可変容量素子の容量変化に応じて発振周波数を変化させる、発振器。
  4. 　前記発振回路は、
    　前記振動子に並列接続されたインバータ回路と、
    　前記インバータ回路に並列接続された帰還抵抗と、
    　前記可変容量素子を用いて構成され、振動子の一方の端子に接続された第１負荷容量と、
    　前記可変容量素子を用いて構成され、前記振動子の他方の端子に接続された第２負荷容量と
    　を有する、
    　請求項３に記載の発振器。
  5. 　前記振動子の温度に応じた温度補償電圧を前記制御電圧として用いる、
    　請求項３又は４に記載の発振器。
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