JP2019528573A - 基板上の両面エピタキシャルを用いるプロセス拡張 - Google Patents

基板上の両面エピタキシャルを用いるプロセス拡張 Download PDF

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Abstract

半導体デバイス、及び半導体ウェハ及び集積回路を製造するための製造方法の記載される例において、方法（３００）が、第１の導電型の半導体基板の第１の側に第１の導電型の第１のエピタキシャル半導体層を形成すること（３０４）、第１のエピタキシャル半導体層の頂部側に窒化物又は酸化物保護層を形成すること（３０６）、半導体基板の第２の側の第１の導電型の第２のエピタキシャル半導体層を形成すること（３１０）、及び第１のエピタキシャル半導体層か保護層を取り除くこと（３１４）を含む。ウェハは、少なくとも部分的に第１のエピタキシャル半導体層上にトランジスタを形成することにより（３１６）集積回路を製造するために用いることができる。

Description

放射、電磁干渉（ＥＭＩ）、又はその他の不都合な電気的ノイズ条件にシステム及び回路が露出される種々の応用例に対し、放射硬化及び他の高信頼性電子回路が所望とされる。例示の応用例には、衛星及び他の宇宙空間飛行体、航空機、Ｘ線機器などの医療デバイス、原子力発電所において用いられる回路、プロセッサコア、及び他の感受性デジタル回路が含まれる。このような応用例において、放射は、バイポーラトランジスタとして動作するウェル及びドープされた領域に起因して、金属酸化物半導体（ＭＯＳ）回路においてラッチアップを起こし得る。このようなラッチアップ状況の間、これらの寄生バイポーラトランジスタは、ＭＯＳ回路構成要素の下の電流フローにおりオンにされ得、集積回路（ＩＣ）における論理回路のオペレーションと干渉する潜在的に大きな電流につながり、これは、ＩＣを永久的に損傷させる場合もある。典型的に、ラッチアップは、ＰＮＰとして動作する寄生ＰＮＰＮ（シリコン制御整流器又はＳＣＲ）構造をトリガする、ＭＯＳＦＥＴ回路の電力供給レールと、互いに隣り合わせにスタックされるＮＰＮトランジスタとの間の低インピーダンス経路の不用意な生成に関与する。寄生バイポーラトランジスタの一方が導通するラッチアップの間、他方が導通し、いずれも、何らかの非ゼロ電流フローで構造が順方向バイアスされたままである限り、互いに飽和のままである。単一の事象ラッチアップ（ＳＥＬ）は、典型的に宇宙線又は太陽フレアからの重いイオン又はプロトンからの、単一の事象不調により生じるラッチアップである。種々の集積回路応用例は、このような放射環境において動作する回路要素を要し、ＭＯＳ回路ラッチアップは、プロセッサ回路フリーズにつながり得、リスタート又は電源切入を要する。従って、デジタル回路ラッチアップ問題に対処するため、放射曝露に関与する回路応用例に対して、改善された半導体デバイス及び製造手法が所望とされる。
半導体デバイス、及び半導体ウェハ及び集積回路を製造するための製造方法の記載される例において、或る方法が、第１の導電型の半導体基板の第１の側に第１の導電型の第１のエピタキシャル半導体層を形成すること、及び半導体基板の第２の側に第１の導電型の第２のエピタキシャル半導体層を形成することを含む。記載される半導体デバイス例が、第１の導電型の半導体基板、半導体基板の第１の側に形成される第１の導電型の第１のエピタキシャル半導体層、及び半導体基板の第２の側に形成される第１の導電型の第２のエピタキシャル半導体層を含む。デバイスは、少なくとも部分的に第１のエピタキシャル半導体層上にトランジスタを形成することにより集積回路を製造するために用いることができる。幾つかの例において、第２のエピタキシャル層を形成する前に、第１のエピタキシャル半導体層の頂部側に窒化物又は酸化物保護層が形成され、第２のエピタキシャル層が形成された後、保護層が取り除かれる。幾つかの例において、第１及び第２のエピタキシャル半導体層は、半導体基板より軽くドープされる。
第１及び第２の軽くドープされたｐ型エピタキシャル層を、より一層重くドープされたｐ型基板の、反対側の頂部及び底部側に備える半導体ウェハデバイスの斜視図である。
図１の半導体ウェハを用いて製造される集積回路の部分的断面側部立面図である。
半導体ウェハを製造し、集積回路を製造する方法のフローチャートである。
図３の方法に従った製造の種々の段階における図１の半導体ウェハの部分的断面側部立面図である。 図３の方法に従った製造の種々の段階における図１の半導体ウェハの部分的断面側部立面図である。 図３の方法に従った製造の種々の段階における図１の半導体ウェハの部分的断面側部立面図である。 図３の方法に従った製造の種々の段階における図１の半導体ウェハの部分的断面側部立面図である。
第１及び第２の軽くドープされたｎ型エピタキシャル層を、より一層重くドープされたｎ型基板の、反対側の頂部及び底部側に備える半導体ウェハデバイスの斜視図である。
図８の半導体ウェハを用いて製造される集積回路の部分的断面側部立面図である。
図面において、全体を通して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。
図１は、第１及び第２の軽くドープされたｐ型エピタキシャル半導体材料層１０４ａ及び１０４ｂを含む半導体ウェハ又はデバイス１００を示し、第１及び第２の軽くドープされたｐ型エピタキシャル半導体材料層１０４ａ及び１０４ｂは、それぞれ、より一層重くドープされるｐ型半導体基板１０２の、反対の側の頂部及び底部側に形成される。一例において、基板１０２は、集積回路製品をつくるための半導体製造処理に適した厚みを有するバルクシリコン材料であり、エピタキシャル層１０４はエピタキシャルシリコン材料である。他の例において、基板１０２及びエピタキシャル層１０４に対して異なる半導体材料を用いることができ、例示の実施例はシリコンに限定されない。一例において、基板１０２の厚みは５００〜８００μｍの範囲である。一例においてデバイス１００は、例えば、１５０ｍｍ、２００ｍｍ、３００ｍｍ、４５０ｍｍの直径など、半導体製造プロセスに適した直径を有する概して円筒形である。第１のエピタキシャル層１０４ａは、露出された頂部側１１１を含み、厚みＴ１を有する。一例において、厚みＴ１は３．０μｍ又はそれ以上である。或る例において、厚みＴ１は３．０〜２０μｍである。他の例において、２０μｍより大きい厚みＴ１を用いることができる。厚み或る例においてＴ１は、第１のエピタキシャル層１０４ａ上又は内に形成されるべきトランジスタ及び他の回路要素に対する所与の回路応用例のＣＭＯＳ処理要件により設定される。実際には、エピタキシャル層の厚みＴ１は、所与の集積回路設計のためのＣＭＯＳトランジスタ閾値電圧（VＴ）及び他のパラメータに適応するように選択される。第２のエピタキシャル層１０４ｂは、厚みＴ２を有し、露出された底部側１１２を含む。一例において、第２のエピタキシャル層の厚みＴ２はＴ１にほぼ等しくし得る。しかし、厚みＴ２は、ＣＭＯＳ処理要件に基づいて判定されることは要求されない。一例において、第２のエピタキシャル層１０４ｂの厚みＴ２は、２．０〜２０μｍである。或る例において、Ｔ２は、製造の間の酸化処理工程の間のエピタキシャル材料消費を含み、集積回路の製造の間のデバイス１００の熱的処理の間の自動ドーピングを緩和するために適切な値に設定される。
図１において、デバイス１００は、特に、高信頼性及び／又は放射硬化集積回路デバイスの製造における開始ウェハとして用いるのに適する。この点で、静電放電（ＥＳＤ）により導入される遷移電流、電圧遷移、光、及びイオン化放射は、バルクシリコンウェハにおいて形成されるＣＭＯＳ集積回路において寄生バイポーラトランジスタ及びシリコン制御整流器（ＳＣＲ）をトリガし得る。これは、ラッチアップ、及び、バイポーラトランジスタ利得劣化などの他の問題につながる。幾つかの場合において、ラッチアップは、充分な寄生バイポーラトランジスタ利得を有する、Ｐ＋／ｎウェル接合の順方向バイアスに関与し、これは、寄生ＳＣＲラッチ状態を生じさせ、電圧供給及び基準電圧ノード間の潜在的に大きな電流フローにつながる。これらのラッチアップの問題は、特徴サイズが縮小し続ける（例えば９０ｎｍ〜２８ｎｍなど）につれてより顕著となる。ＣＭＯＳラッチアップメカニズムは、一層低い抵抗率開始基板の上の比較的高抵抗率エピタキシャル層の形成により或る程度まで緩和され得る。トランジスタ及び他の構成要素は、一層軽くドープされ、一層高いシート抵抗率Ｐ−エピタキシャル層において形成され、そのため、寄生バイポーラ及びＳＣＲデバイスは、ずっと低い利得を有し、ラッチアップを起こす可能性が一層低い。一例において、Ｐ＋／Ｐ−エピタキシャル基板は、航空電子工学応用例における宇宙線（例えば、地球のニューロン及びプロトン反応）により生じるラッチアップに対する感度、及び／又は、宇宙空間応用例における重イオンに対する感度を緩和するように集積回路を製造するために用いられる。
しかし、Ｐ＋／Ｐ−ウェハの利用は、熱的処理の間の自動ドーピングの問題につながる。例えば、ボロン又はその他のｐ型ドーパントは、ファーネスアニーリング、レーザーアニール、高速熱的処理（ＲＴＰ）、又は、集積回路製造プロセスのその他の熱処理工程の間、重くドープされたＰ＋シリコンから近隣のウェハの軽くドープされたＰ−エピタキシャル層へ移動し得る。自動ドーピングを制御するため、Ｐ＋／Ｐ−ウェハは、自動ドーピングを緩和するために用いられる、低温酸化（ＬＴＯ）窒化物層などの裏側キャッピング層を含む場合がある。しかし、Ｐ＋／Ｐ−開始ウェハは、高度に及び軽くドープされた層間のインタフェースにおける熱応力により生じる歪みを受ける。この歪みの問題は、より大きなウェハサイズで一層顕著であり、自動ドーピング保護層の存在は、歪みを悪化させ得る。また、プラズマツール及び注入ツールを用いる製造プロセスの間、ＬＴＯキャッピング層において電荷が累積し得る。
図１のデバイス１００における開始基板１０２の、反対の側の第１及び第２のエピタキシャル層１０４の利用は、高信頼性及び／又は放射硬化集積回路デバイスの製造及び構築を促進する一方で、自動ドーピング及び歪み両方を緩和又は回避する。また、デバイス１００は、ＬＴＯ窒化物自動ドーピングキャップ層の存在により予め生じるアーク放電問題を生じさせることなく、標準の処理ツールを用いる製造を促進する。一例において開始基板１０２は、比較的低いシート抵抗率を有するバルクシリコンであり、エピタキシャル層１０４ａは、比較的高いシート抵抗率を有する。実際には、デバイス１００のシート抵抗率は、概して、頂部及び底部側１１１及び１１２間のプロファイルに従って変わる。例えば、一例において頂部及び底部側１１１及び１１２におけるエピタキシャル層１０４ａ及び１０４ｂのシート抵抗率は、約８〜１２Ωｃｍであり、基板１０２の第１及び第２の側及び対応するエピタキシャル層１０４間のインタフェース近くのシート抵抗率は、約１Ωｃｍであり、基板１０２の中間近くのシート抵抗率は、およそ０．０２５Ωｃｍである。上述したように、第１のエピタキシャル層１０４ａの厚みＴ１は、第１のエピタキシャル層１０４ａ上又は内に形成されるトランジスタ及び他の構成要素の、閾値電圧及びその他の性能パラメータに対応するように調整され得る。第２のエピタキシャル層１０４ｂは、熱的処理の間、重くドープされた基板１０２からのボロン又はその他のドーパントの外方への移動に対する障壁として動作し、それにより、集積回路製造の間の自動ドーピングを緩和する。また、第２のエピタキシャル層１０４ｂは、第１のエピタキシャル層１０４ａの反対の側で基板１０２に第２のインタフェースを提供することにより、製造過程の歪みを相殺する。
更に図２を参照すると、図１のデバイス１００を用いて構築される集積回路（ＩＣ）２００が示されている。ＩＣ２００は、第１の導電型（例えば、ｐ型）の半導体基板１０２を含み、これは、平坦な第１の（例えば、上）側１０２ａ及び平面の反対の第２の（例えば、底部）側１０２ｂを有する。この例では同じくｐ型の第１のエピタキシャル半導体層１０４ａが、基板１０２の第１の側１０２ａに形成され、ｐ型の第２のエピタキシャル半導体層１０４ｂが基板１０２の第２の側１０２ｂに形成される。ＩＣ２００はまた、少なくとも部分的に第１のエピタキシャル半導体層１０４ａ上に形成される、一つ又は複数のトランジスタ２０２及び２０６を含む。多くのこのようなトランジスタ及び他の電子的構成要素（図示せず）が、標準の製造手法を用いて少なくとも部分的にエピタキシャル層１０４ａ上に形成され得る。図２において、ＰＭＯＳトランジスタ２０２が、軽くドープされた（例えば、Ｎ−）Ｎウェル２０４において形成される。比較的重くドープされたＰ＋ソース／ドレイン領域が、チャネル領域の反対の側のＮウェル２０４において形成され、ゲート構造が、少なくとも部分的にＰＭＯＳチャネル領域の上に形成される。この例では、Ｎ＋ウェルコンタクトが含まれ、ＰＭＯＳトランジスタ２０２は、他の周辺構成要素から一つ又は複数の隔離構造２０８（この例ではシャロートレンチアイソレーション又はＳＴＩ構造）により隔離される。図２における第２のトランジスタ２０６は、軽くドープされたＰ−エピタキシャル層材料１０４ａにおいて形成されるＮ＋ソース／ドレイン、及びＮ＋ソース／ドレイン間のＰ−チャネル領域の上に形成されるゲート構造を含む、ＮＭＯＳトランジスタである。また、この例では、Ｐ＋基板１０２に電気伝導率を提供するために、Ｐ＋基板コンタクトがＮＭＯＳトランジスタ２０６の近くに形成される。
トランジスタソース／ドレイン領域が、第１のエピタキシャル層１０４ａの頂部側１１１において形成され、ゲート構造及びソース／ドレインコンタクトが頂部側１１１の上に形成されるので、トランジスタ２０２、２０６は、少なくとも部分的に第１のエピタキシャル半導体層１０４ａ上に形成される。また、図２におけるＩＣ２００は、頂部側１１１の上に形成されるプレメタル誘電体（ＰＭＤ）構造層を含む。ＰＭＤ層は、ソース／ドレイン領域、ゲート、及びウェル／基板コンタクトへの電気的コンタクトを形成する、一つ又は複数の導電性コンタクト構造を含む。ＩＣ２００は、更に、一つ又は複数のメタライゼーション層Ｍ１及びＭ２、及び上側パッシベーション層２１０を含む。メタライゼーション層Ｍ１、Ｍ２の各々は、トランジスタ２０２、２０６によって形成される電気的回路の種々の構成要素及び構成要素端子と、ＩＣ２００の他の電気的構成要素を相互接続するため、層間誘電体（ＩＬＤ）材料及び導電性コンタクト構造を含む。軽くドープされたＰ‐エピタキシャル層１０４ａの利用は、有利なことに、トランジスタ２０２、２０６の放射誘導ラッチアップ、及び、放射に対する曝露に関連する他の問題を緩和する。また、第２の又は下側エピタキシャル層１０４ｂは、有利なことに、製造の間の自動ドーピングを緩和又は防止するための障壁を提供し、また、上側の第１のエピタキシャル層１０４ａの存在に関連する如何なる歪みの影響も相殺する。また、第２のエピタキシャル層１０４ｂは、プラズマ又は注入処理工程の間、電荷累積を受けず、そのため、自動ドーピング防止（例えば、窒化物）層に予めに関連付けられるアーク放電問題を受けない。
図３〜図７を参照すると、図３は、半導体デバイスを製造するための方法３００を示し、図１に示すような開始ウェハ又はデバイス１００を形成するための処理工程３０３、及び、図２のＩＣ２００などの集積回路を形成するための更なる処理工程を含む。図４〜図７は、図３の方法３００及び３０３に従った製造の種々の段階での図１の半導体ウェハデバイス１００を示す。方法３００、３０３は、図１及び図２に示すＰ−／Ｐ＋／Ｐ−デバイス１００に関連して、及び図８及び９に関してこれ以降に例示され記載されるようなＮ−／Ｎ＋／Ｎ−デバイスに関連して用いることができる。方法３００は、開始ウェハ又は基板１０２を備える３０２で始まる。任意の適切な半導体基板１０２を方法３００において用いることができる。一例において開始基板は、ソーイングされ、両面研磨された、第１の導電型（例えば、一例においてｐ型）のシリコンウェハである。開始基板１０２は、任意の適切な寸法（例えば、１５０ｍｍ、２００ｍｍ、３００ｍｍ、又は４５０ｍｍの直径、５００〜８００μｍの厚みを有する円筒のウェハ）を有し得る。
方法３００は、３０３におけるデバイス（例えば、上述したデバイス１００）の製造を含み、これは、基板の第１の側（例えば、上述した図２において第１の側１０２ａ）の第１の導電型の、３０４における第１のエピタキシャルシリコン層１０４ａの形成を含む。図４は、３０４における処理の一例を示し、ここで、エピタキシャル成長処理工程４００が、ｐ型の第１のエピタキシャル層１０４ａを、Ｐ＋基板１０２の第１の側１０２ａに第１の厚みＴ１まで形成するために用いられる。３０４において、基板１０２の第１の側１０２ａの結晶配向に概して類似する結晶構造を有する軽くドープされたｐ型シリコン材料を提供するために任意の適切なエピタキシャル成長プロセス４００を用いることができる。
或る例において、第１のエピタキシャル層１０４ａの露出された頂部側１１１に、３０６において任意選択の保護層が形成される。一つの実装において、図５において、酸化物及び／又は窒化物保護層１０６を、第１のエピタキシャル半導体層１０４ａの頂部側１１１で４００〜２０００Åなど、約４００Å又はそれ以上の厚みまで形成するために、酸化プロセス５００が用いられる。基板は、３０８において裏返され又は反転されて、構造の頂部上の基板１０２の第２の側１０２ａを露出されたままとする。実際には、保護層１０６は、後続の製造処理の間、第１のエピタキシャル層１０４ａの頂部側１１１のための保護を提供し、第１のエピタキシャル層１０４ａは、図２の完成したＩＣデバイス２００におけるトランジスタ及び他の電子的構成要素の、後の形成のために設計される。一例において、第２のエピタキシャルシリコン層１０４ｂを形成する（３１０）前に、第１のエピタキシャルシリコン層１０４ａの頂部側１１１に、３０６において窒化物材料が形成される。別の例において、第２のエピタキシャルシリコン層１０４ｂを形成する（３１０）前に、第１のエピタキシャルシリコン層１０４ａの頂部側１１１に、３０６において酸化物材料が形成される。
方法３０３は、更に、シリコン基板１０２の第２の側１０２ｂに、３１０において、第２の軽くドープされたｐ型エピタキシャルシリコン層１０４ｂを形成することを含む。図６に示すように、第２のエピタキシャル層１０４ｂを、基板１０２の第２の側１０２ｂに厚みＴ２まで形成するために、第２のエピタキシャル成長プロセス６００が実施される。これにより、図６に示すように、保護層１０６が第１のエピタキシャル層１０４ａの頂部側１１１に形成される構造が残される。第２のエピタキシャル層の厚みＴ２は、第１のエピタキシャル層１０４ａの厚みＴ１と同一又は類似とし得るが、方法３００、３０３の全ての実装の厳密な要件ではない。また、第２の軽くドープされたエピタキシャル層１０４ｂを形成するために、３１０において、任意の適切な第２のエピタキシャル成長プロセス６００を用いることができる。
３１２において、この構造は再び裏返され又は反転され、３１４において、任意の予め形成された保護層１０６が取り除かれる。図７は、保護層１０６を取り除くために用いられる例示のエッチ又は材料除去プロセス７００を図示し、第１のエピタキシャル層１０４ａの頂部側１１１が露出されたままとなる。図３における３０３の処理により、図１に示すデバイス１００となり、ここではｐ型半導体材料１０２、１０４が用いられている。別の例において、図３の処理工程３０３は、Ｎ＋基板８０２及び第１及び第２の軽くドープされたＮ−エピタキシャル層８０４ａ及び８０４ｂを含む、図８に示すようなデバイス８０２を製造するために用いることができる。
一例においてＩＣ製造方法３００は、更に、第１のエピタキシャルシリコン層１０４ａから保護層１０６を取り除いた後、３１６において少なくとも部分的に第１のエピタキシャルシリコン層１０４ａ上に複数のトランジスタ２０２、２０６を形成することを含む。上述した図２のＩＣ２００などの集積回路デバイスを提供するために、一つ又は複数のメタライゼーション層及び他のバックエンド処理が図３における３１８において実施される。
更に図８及び図９を参照すると、図８はＮ−／Ｎ＋／Ｎ−ウェハ又はデバイス８００を示し、これは、Ｎ＋基板８０２、基板８０２の第１の側に形成される第１の軽くドープされたＮ−エピタキシャル層８０４ａ、及び基板８０２の反対の第２の側に形成される第２の軽くドープされたＮ−エピタキシャル層８０４ｂを含む。図８及び図９におけるデバイス８００及びＩＣ９００は、図３のプロセス３００及び３０３を用いて製造され得、ｐ型ドーパント及び材料がｎ型ドーパント及び材料で及びその逆で置き換えられている。図１のＰ−／Ｐ＋／Ｐ−デバイス１００に関連して上述したように、デバイス８００を、高信頼性及び／又は放射硬化ＩＣを製造するための開始ウェハとして用いることができ、ここで、第１及び第２のエピタキシャル層８０４は、処理の間の歪みに対して相殺を提供し、処理の間の自動ドーピングを緩和する。また、第１のエピタキシャル層８０４ａは、結果のＩＣに対するラッチアップ及び他の放射ベースの影響を緩和するために、比較的軽くドープされた半導体材料においてトランジスタ及び他の電子的構成要素を製造するために用いられ得る。図３における処理工程３０３は、図８のデバイス８００を製造するために用いることができ、ここで、基板８０２及びエピタキシャル層８０４において用いられる材料は、（例えば、リン又はその他の適切なｎ−ドーパントを用いて）ｎ型ドープされる。
図９は、図８のデバイス８００を用いて製造される例示のＩＣ９００を示し、ＩＣ９００は、基板８０２、基板８０２の第１の側８０２ａに形成された第１のエピタキシャル層８０４ａ、及び、基板８０２の反対の側に第２の側８０２ｂの第２のエピタキシャル層８０４ｂを含む。この例では、軽くドープされたＮ−エピタキシャル層８０４ａにおいて形成されるＰ＋ソース／ドレインを含む、第１のエピタキシャル半導体層８０４ａの頂部側８１１にＰＭＯＳトランジスタ９０２が形成される。この例はまた、一対のＳＴＩ構造９０８間のＰＭＯＳトランジスタ９０２を備えて形成されるＮ＋基板コンタクトを含む。また、ＩＣ９００は、ＮＭＯＳトランジスタ９０６及びＰ＋ウェルコンタクトが第１のエピタキシャル層８０４ａにおいて形成される、軽くドープされたＰ−ウェル９０４を含む。また、トランジスタ９０２及び９０６は、対応するチャネル領域上にあるゲート構造、及びＰＭＤ構造層、及び、一つ又は複数のメタライゼーション層Ｍ１及びＭ２、及び上側パッシベーション層９１０を含む。
これが、我々の手法が行なうことであり、それは、荷電粒子、ニュートロン、ＥＳＤストライク、及びフォトン（光）注入のような、注入されたエネルギー源からＳＥＬをなくす。殆どの処理機器は、高度にドープされたＰ＋基板上の保護裏側被覆を必要とする。これは、Ｐ＋ボロンが、Ｐ＋ウェハの裏側から外方拡散しないようにし、Ｐ＋基板のすぐ裏の機器又はウェハへの汚染を緩和する（自動ドーピングを抑制する）。Ｐ＋基板上の単一エピタキシャル層を用いる解決策は、保護裏側層を必要とし、これらの層は常に非伝導性であり、これは、ウェハ処理の間、ウェハをチャージアップさせ得、アーチを生じさせる。記載される例は、ドープされた第２のエピタキシャル層１０４ｂ、８０４ｂの形成により阻止層を提供する。ドープされた第２のエピタキシャル層は、自動ドーピングを緩和するためにＰ−／Ｐ＋／Ｐ−の例におけるボロンの外方拡散を阻止する。第２のエピタキシャル層１０４ｂ、８０４ｂも、製造の間、チャック機器に基板の裏側導電性を提供し、そのため、付加的な改変又は付加的な阻止層なしに、通常の製造機器において用いられ得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. デバイスであって、
    平面の第１の側及び平面の第２の側を含む第１の導電型の半導体基板、
    前記半導体基板の前記第１の側に形成される前記第１の導電型の第１のエピタキシャル半導体層、及び
    前記半導体基板の前記第２の側に形成される前記第１の導電型の第２のエピタキシャル半導体層、
    を含む、デバイス。
  2. 請求項１に記載のデバイスであって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、デバイス。
  3. 請求項２に記載のデバイスであって、前記第１の導電型がｐ型である、デバイス。
  4. 請求項２に記載のデバイスであって、前記第１の導電型がｎ型である、デバイス。
  5. 集積回路（ＩＣ）デバイスであって、
    平面の第１の側及び平面の第２の側を含む第１の導電型の半導体基板、
    前記半導体基板の前記第１の側に形成される前記第１の導電型の第１のエピタキシャル半導体層、
    前記半導体基板の前記第２の側に形成される前記第１の導電型の第２のエピタキシャル半導体層、及び
    少なくとも部分的に前記第１のエピタキシャル半導体層上に形成される複数のトランジスタ、
    を含む、ＩＣデバイス。
  6. 請求項５に記載のＩＣデバイスであって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、ＩＣデバイス。
  7. 請求項６に記載のＩＣデバイスであって、前記第１の導電型がｐ型である、ＩＣデバイス。
  8. 請求項６に記載のＩＣデバイスであって、前記第１の導電型がｎ型である、ＩＣデバイス。
  9. 半導体デバイスを製造するための方法であって、前記方法が、
    第１の導電型の半導体基板の第１の側に前記第１の導電型の第１のエピタキシャル半導体層を形成すること、及び
    前記半導体基板の第２の側に前記第１の導電型の第２のエピタキシャル半導体層を形成すること、
    を含む、方法。
  10. 請求項９に記載の方法であって、更に、
    前記第２のエピタキシャル半導体層を形成する前に、前記第１のエピタキシャル半導体層の頂部側に保護層を形成すること、及び
    前記第２のエピタキシャル半導体層を形成した後、前記第１のエピタキシャル半導体層から前記保護層を取り除くこと、
    を含む、方法。
  11. 請求項１０に記載の方法であって、前記保護層を形成することが、前記第２のエピタキシャル半導体層を形成する前に、前記第１のエピタキシャル半導体層の前記頂部側に窒化物材料を形成すること、又は、前記第２のエピタキシャル半導体層を形成した後、前記第１のエピタキシャル半導体層の前記頂部側に酸化物層を形成することを含む、方法。
  12. 請求項１１に記載の方法であって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、方法。
  13. 請求項１０に記載の方法であって、前記第１のエピタキシャル半導体層から前記保護層を取り除いた後、少なくとも部分的に前記第１のエピタキシャル半導体層上に複数のトランジスタを形成することを更に含む、方法。
  14. 請求項１３に記載の方法であって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、方法。
  15. 請求項９に記載の方法であって、更に、少なくとも部分的に前記第１のエピタキシャル半導体層上に複数のトランジスタを形成することを含む、方法。
  16. 請求項１５に記載の方法であって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、方法。
  17. 請求項９に記載の方法であって、前記第１及び第２のエピタキシャル半導体層が、前記半導体基板より軽くドープされる、方法。
  18. 請求項１７に記載の方法であって、前記第１の導電型がｐ型である、方法。
  19. 請求項１７に記載の方法であって、前記第１の導電型がｎ型である、方法。
  20. 請求項１７に記載の方法であって、更に、
    前記第２のエピタキシャル半導体層を形成する前に、前記第１のエピタキシャル半導体層の頂部側に窒化物又は酸化物保護層を形成すること、及び
    前記第２のエピタキシャル半導体層を形成した後、前記第１のエピタキシャル半導体層から前記保護層を取り除くこと、
    を含む、方法。
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