JP2000124144A - 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法 - Google Patents

半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法

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JP2000124144A
JP2000124144A JP10299934A JP29993498A JP2000124144A JP 2000124144 A JP2000124144 A JP 2000124144A JP 10299934 A JP10299934 A JP 10299934A JP 29993498 A JP29993498 A JP 29993498A JP 2000124144 A JP2000124144 A JP 2000124144A
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semiconductor
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Tomomi Sato
友美 佐藤
Hirobumi Shimizu
博文 清水
Masao Kawamura
雅雄 川村
Ryoichi Aoyanagi
良一 青柳
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Hitachi Ltd
Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 高信頼度の半導体集積回路装置を提供する。 【解決手段】 エピタキシャル成長炉に設置され、CZ
ウエハの周辺全周または周辺の一部を保持するボートに
CZウエハ(不純物濃度=約5×1018atoms/c
3 )1を置いて、CZウエハ1にプレヒートを施すこ
とによって、CZウエハ1の表面および裏面近傍から不
純物を外方拡散させた後、エピタキシャル成長炉内のガ
スを排気し、次いでエピタキシャル成長炉へ反応ガスを
導入して、上記プレヒートの温度よりも50〜100℃
程度低い温度で、CZウエハ1の両面にエピタキシャル
層(不純物濃度=約1. 4×1015atoms/c
3 )2aおよび半導体層2bを成長させて、エピタキ
シャルウエハ2EWを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体ウエハおよ
びその製造方法、ならびにそれを用いた半導体集積回路
装置技術に関し、特に、単結晶シリコン(Si)ウエハ
の主面上に成長させたエピタキシャル層にMISFET
(Metal Insulator Semiconductor FieldEffect Transi
stor )で構成された集積回路を形成する半導体集積回
路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】近年、集積回路をMISFETで構成す
るMISデバイスの分野においては、ゲート酸化膜の耐
圧改善やpn接合のリーク電流低減を図るために、チョ
クラルスキ(CZ:Czochralski )法によって製造した
単結晶シリコンウエハ(CZウエハ)の主面上にエピタ
キシャル層を成長させた半導体ウエハ(エピタキシャル
ウエハ)の導入が進められている。
【0003】通常、MISデバイス用のエピタキシャル
ウエハは、汚染不純物のゲッタリング能力の向上を目的
として高濃度(例えば3×1016〜1×1021atom
s/cm3 )の不純物を添加した低抵抗(例えば0. 0
1〜0. 02Ωcm)のCZウエハを使用する。特に、
ホウ素(B)を高濃度に添加したCZウエハ(p+ CZ
ウエハ)は、鉄(Fe)などの重金属に対するゲッタリ
ング能力の向上に有効と考えられている。また、低抵抗
のCZウエハ上にエピタキシャル層を成長させたエピタ
キシャルウエハ(p/p+ エピタキシャルウエハ)を使
用することは、MISデバイスの耐ラッチアップ特性や
耐α線強度を改善する対策としても有効である。
【0004】なお、p型の低抵抗のCZウエハ上にp型
のエピタキシャル層を形成したp/p+ エピタキシャル
ウエハについては、応用物理学会、1991年8月10
発行「応用物理」第60巻、第8号、p762〜p76
3および特開平1−260832号公報に記載がある。
【0005】ところが、不純物を高濃度に添加したCZ
ウエハ上にエピタキシャル層を形成すると、エピタキシ
ャル成長時(あるいは製造プロセス途中)の熱処理でC
Zウエハ中の不純物がその裏面から外方拡散(Out Diff
usion )してエピタキシャル層の表面にドーピング(オ
ートドーピング)するために、素子形成領域の不純物濃
度プロファイルが変動してしきい値電圧(Vth )がばら
つくなど、MISFETの特性が劣化するおそれがあ
る。すなわち、高信頼度の半導体集積回路装置を得るこ
とができない。
【0006】上記問題を回避するために、エピタキシャ
ル層形成前にCZウエハの裏面(および側面)を酸化シ
リコン膜などの絶縁膜で覆って不純物の外方拡散を防止
し、高品質で、しかもゲッタリング能力の高いエピタキ
シャル層を実現できるp/p+ エピタキシャルウエハが
考えられている。
【0007】
【発明が解決しようとする課題】しかしながら、CZウ
エハの裏面(および側面)を絶縁膜で覆い不純物の外方
拡散を防止する前記p/p+ エピタキシャルウエハは、
最終仕上げの終わったCZウエハの全面に絶縁膜を形成
する工程と、CZウエハの表面上の絶縁膜を除去する工
程と、CZウエハの表面にエピタキシャル層を形成する
工程とによって順次形成される。さらにこれらの工程に
伴う洗浄工程が増えるため、p/p+ エピタキシャルウ
エハの製造コストが高くなり、結果的にこのp/p+
ピタキシャルウエハに形成される半導体デバイス(MI
SFETで構成されたIC(Integrated Circuit))の
製造コストが増加してしまう。
【0008】本発明の目的は、高信頼度の半導体集積回
路装置を提供することにある。
【0009】本発明の他の目的は、高品質で、ゲッタリ
ング能力の高いエピタキシャルウエハを低コストで提供
することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0012】本発明の半導体集積回路装置の製造方法
は、所定の導電型の不純物を有し、互いに対向して第1
主面および第2主面を備えた半導体基体に熱処理を施す
ことにより、前記半導体基体の表面の不純物濃度を前記
半導体基体の内部の不純物濃度よりも低下させる工程
と、前記半導体基体の少なくとも前記第1主面に、前記
熱処理の温度よりも低い温度のエピタキシャル成長によ
って前記半導体基体の内部の不純物濃度よりも低濃度で
前記所定の導電型の不純物と同一導電型の半導体層を形
成する工程とを経たエピタキシャル半導体基体を準備す
る段階と、前記エピタキシャル半導体基体の前記半導体
層に、所定の不純物を選択的に導入することにより、素
子形成のための半導体領域を形成する段階とを含むもの
である。
【0013】上記した手段によれば、不純物が高濃度に
添加されたCZウエハにプレヒートを施して表面および
裏面近傍の不純物濃度を低下させた後、CZウエハの表
面(半導体領域が形成されるべき表面)をエピタキシャ
ル層で覆うことにより、エピタキシャル成長時あるいは
製造プロセス途中の熱処理でCZウエハ中の不純物がそ
の裏面から外方拡散してCZウエハの表面のエピタキシ
ャル層にオートドーピングするのを防ぐことができるの
で、工程数を増加することなく、ゲッタリング能力が高
く、素子形成領域の不純物濃度プロファイルの変動によ
る素子特性の劣化を避けることができる高信頼度の半導
体集積回路装置を形成することができる。
【0014】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【0015】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【0016】(実施の形態1)本発明の一実施の形態で
あるエピタキシャルウエハの製造方法を図1〜図5を用
いて説明する。
【0017】まず、図1(a)に示すように、CZ法を
用いて単結晶シリコンのインゴット100を製造する。
このインゴット100の引き上げ時にドーパントとし
て、例えばBを添加し、上記インゴット100の不純物
(B)濃度を約5×1018atoms/cm3 (比抵抗
=約0. 01〜0. 02Ωcm)とする。インゴット1
00の引き上げには、100結晶軸に対して傾斜角を持
たない(傾斜角=0°)種結晶を使用してもよく、また
(100)面内において[010]方向のいずれか1つ
の軸から35°の範囲内で、かつ100結晶軸から2.
5〜15°の範囲内の結晶軸と直交するような傾斜角を
有する種結晶を使用してもよい。後者の種結晶は、表面
が結晶欠陥の少ないCZウエハを得るために使用され
る。
【0018】特に、傾斜角を有する種結晶により成長し
た円柱状のインゴットは、ウエハとして垂直にスライス
した特に真円ウエハが得られる。このため、ウエハのハ
ンドリング、搬送が容易となる。もちろん、このウエハ
には位置決め用のV状またはU状のノッチまたはオリエ
ンテーションフラット(OF)が設けられる。
【0019】次に、同図(b)に示すように、インゴッ
ト100の一部を切断した後、同図(c)に示すよう
に、インゴット100の外周研削加工およびオリエンテ
ーションフラット(またはオリエンテーションノッチ)
加工を行い、次いで、同図(d)に示すように、インゴ
ット100を引き上げ方向に対して直交する面で薄くス
ライスしてシリコンウエハ(CZウエハ)1を作製す
る。
【0020】次に、チッピング(かけ)を防止するため
に、CZウエハ1の外周部の面取り加工を行った後、厚
さおよび平坦度を整えるためにCZウエハ1の両面をラ
ッピングし、次いで、同図(e)に示すように、このラ
ッピングによって生じた機械歪みを除去するために、酸
またはアルカリ液を用いてCZウエハ1の両面をウエッ
トエッチングする。
【0021】次に、同図(f)に示すように、CZウエ
ハ1の表面、または表面および裏面の両面を鏡面研磨加
工することにより、(100)面を主面としたp型のC
Zウエハ1が得られる。なお、インゴット100の引き
上げ時にドーパントとしてn型不純物(例えばリン
(P))を添加すれば、n型の単結晶CZウエハが得ら
れる。この段階でのCZウエハ1の厚さは、例えば73
0〜750μmである。
【0022】インゴット100の引き上げ時に、結晶軸
と直交するような傾斜角を有する種結晶を使用した場合
は、(100)面を主面とし、(100)面内において
[010]方向のいずれか1つの軸から35°の範囲内
で、かつ100結晶軸から2. 5°〜15°の範囲内の
結晶軸と直交するような傾斜角を持つCZウエハが得ら
れる。結晶軸と直交するような傾斜角を持つCZウエハ
1の他の製造方法として、上記のような傾斜角を持たな
い(傾斜角=0°)種結晶を使用してインゴット100
を作製した後、前記図1(d)の工程で前記のような傾
斜角を持った(100)面が露出するようにインゴット
100をスライスしてもよい。
【0023】次に、図1(g)および図2に示すよう
に、上記CZウエハ1の両面にCZウエハ1と同じ導電
型(p型)のエピタキシャル層2aおよび半導体層2b
を約10μm程度成長させてエピタキシャルウエハ(p
/p+ エピタキシャルウエハ)2EWを作製する。この
エピタキシャル層2aおよび半導体層2bの成長時にド
ーパントとして、例えばBを添加する。上記エピタキシ
ャル層2aおよび半導体層2bの不純物(B)濃度の具
体的な値は、約1. 4×1015atoms/cm3 (比
抵抗=約10Ωcm)に設定される。
【0024】この際、表面のみが鏡面研磨されたCZウ
エハ1では、その表面に形成されたエピタキシャル層2
aは単結晶であるが、裏面に形成された半導体層2bは
多結晶である。この場合、ゲッタリング効果が期待でき
る。一方、両面が鏡面研磨されたCZウエハで、かつ
(100)を主面とし、軸傾斜を伴わないCZウエハ1
では、その表面および裏面に形成されたエピタキシャル
層2aおよび半導体層2bは単結晶である。この場合、
エピタキシャル層2aおよび半導体層2bのいずれか一
方に素子を形成することができ、素子形成に先立って、
表裏管理が不要であることのメリットを有する。
【0025】上記エピタキシャル層2を形成するには、
例えば、まずCZウエハ1をエピタキシャル成長炉(反
応炉)に投入し、CZウエハ1に約1150℃の温度で
熱処理(プレヒート)を施した後、上記プレヒート温度
よりも50〜100℃程度低い温度に設定し、次いで、
反応ガス、例えばSiH4 、SiHCl3 またはSiH
2 Cl2 を反応炉に導入してエピタキシャル成長を行
う。
【0026】上記プレヒートの目的は、CZウエハ1の
全面の清浄以外に、CZウエハ1からBを外方拡散させ
て、CZウエハ1の表面および裏面近傍の不純物濃度を
低下させることにある。このため、プレヒート後は、C
Zウエハ1から外方拡散したBによってエピタキシャル
層2の不純物(B)濃度を制御することが難しくなるの
で、一旦反応炉内のガスを外へ排気(低圧)した後に、
反応ガスは反応炉へ導入される。
【0027】CZウエハ1、特に両面を鏡面研磨したC
Zウエハ1を反応炉へ搬送する際は、搬送系の治具がC
Zウエハ1の表面または裏面に接触するの最小限に抑え
るために、CZウエハ1の周辺のみを支持する治具が用
いられる。
【0028】図3に、CZウエハ1の周辺のみを支持す
る搬送系の治具の例を示す。図3(a)は搬送系の治具
の上面図であり、図3(b)および(c)は搬送系の治
具の側面図である。CZウエハ1の周囲を支持する搬送
系の治具には、例えばCZウエハ1の周辺を溝で保持す
るもの(図3(b))、またはCZウエハ1の周囲を傾
斜面で保持するもの(図3(c))が用いられる。
【0029】次に、プレヒートおよびエピタキシャル成
長時にCZウエハ1を保持する第1のボートB1の上面
図、および上記上面図のA−A’線における断面図を図
4(a)、および同図(b)にそれぞれ示し、第2のボ
ートB2の上面図を図5に示す。
【0030】図4に示すように、第1のボートB1はC
Zウエハ1の周辺全周を保持しており、CZウエハ1の
自重によってCZウエハ1に発生する転位を抑えること
ができる。この第1のボートB1にCZウエハ1を乗せ
る場合は、一旦ピンなどでCZウエハ1を支えて搬送系
を引き出した後、CZウエハ1を第1のボートB1に乗
せ変える。一方、図5に示すように、第2のボートB2
には搬送系が入る切れ込みが入っており、これによっ
て、上記ピンを使用することなく搬送系から第2のボー
トB2に直接CZウエハ1を乗せ変えることができる。
【0031】また、エピタキシャル成長は、枚葉式反応
炉またはバッチ式反応炉によって行われるが、CZウエ
ハ1全面に供給される反応ガスの状態が均一となるよう
に、反応炉のガス噴き出し口の位置および数は最適設計
される。これによって、膜厚および不純物濃度分布が一
定のエピタキシャル層2を形成することができる。
【0032】図6は、上記エピタキシャル層2aの主面
に相補型MISFET(CMOSFET)を形成した半
導体集積回路装置の要部断面図である。
【0033】エピタキシャル層2aには、素子形成のた
めの半導体領域、具体的にはn型ウエル3nとp型ウエ
ル3pとが選択的に形成されている。特に限定はされな
いが、n型ウエル3nとp型ウエル3pのそれぞれは、
CMOSFETのラッチアップ耐性を向上させるため
に、エピタキシャル層2aに形成された素子分離溝4を
介して互いに分離されている。
【0034】エピタキシャル層2aに形成されたn型ウ
エル3nにはpチャネル型MISFETQpが形成さ
れ、p型ウエル3pにはnチャネル型MISFETQn
が形成されている。pチャネル型MISFETQpは、
主としてn型ウエル3nに形成された一対のp型半導体
領域(ソース領域、ドレイン領域)6、6と、n型ウエ
ル3nの表面に形成されたゲート酸化膜7と、このゲー
ト酸化膜7上に形成されたゲート電極8とで構成されて
いる。nチャネル型MISFETQnは、主としてp型
ウエル3pに形成された一対のn型半導体領域(ソース
領域、ドレイン領域)9、9と、p型ウエル3pの表面
に形成されたゲート酸化膜7と、このゲート酸化膜7上
に形成されたゲート電極8とで構成されている。ゲート
電極8は、例えばn型多結晶シリコン膜上にタングステ
ン(W)シリサイド膜を積層したポリサイド膜などで構
成されている。ゲート電極8の上部には、例えば酸化シ
リコン膜10が形成され、側壁には酸化シリコン膜から
なるサイドウォールスペーサ11が形成されている。酸
化シリコン膜10およびサイドウォールスペーサ11
は、ゲート電極8とその上層に形成された配線(13a
〜13d)とを電気的に分離する絶縁膜である。
【0035】pチャネル型MISFETQpとnチャネ
ル型MISFETQnのそれぞれの上部には、酸化シリ
コン膜12を介して第1層目の配線13a〜13dが形
成されている。配線13aは、酸化シリコン膜12に開
孔された接続孔14aを通じてpチャネル型MISFE
TQpの一方のp型半導体領域6と電気的に接続され、
配線13bは、接続孔14bを通じてpチャネル型MI
SFETQpの他方のp型半導体領域6と電気的に接続
されている。また、配線13cは、接続孔14cを通じ
てnチャネル型MISFETQnの一方のn型半導体領
域9と電気的に接続され、配線13dは、接続孔14d
を通じてnチャネル型MISFETQnの他方のn型半
導体領域9と電気的に接続されている。配線13a〜1
3dは、例えばSiと銅(Cu)とが添加されたアルミ
ニウム(Al)合金で構成されている。
【0036】第1層目の配線13a〜13dの上部に
は、酸化シリコン膜などからなる層間絶縁膜15を介し
て第2層目の配線16a、16bが形成されている。配
線16aは、層間絶縁膜15に開孔された接続孔17a
を通じて第1層目の配線13bと電気的に接続され、配
線16bは、接続孔17bを通じて第1層目の配線13
cと電気的に接続されている。配線16a、16bは、
例えばSiとCuとが添加されたAl合金で構成されて
いる。
【0037】配線16a、16bの上部には、酸化シリ
コン膜と窒化シリコン膜との積層膜などで構成されたパ
ッシベーション膜18が形成されている。
【0038】次に、上記した半導体集積回路装置の製造
方法を図7〜図15を用いて説明する。
【0039】まず、図7に示すように、p型の単結晶シ
リコンからなるCZウエハ1の表面および裏面にp型の
エピタキシャル層2aおよび半導体層2bをそれぞれ形
成したエピタキシャルウエハ(図2参照)2EWを用意
する。CZウエハ1、エピタキシャル層2aおよび半導
体層2bは、(100)面を主面とし、エピタキシャル
層2aおよび半導体層2bの膜厚は、例えば10μmで
あり、不純物(B)濃度は約1. 4×1015atoms
/cm3 である。
【0040】次に、図8に示すように、エピタキシャル
層2aの上部にCVD(Chemical Vapor Deposition )
法で酸化シリコン膜22(膜厚=約40nm)と窒化シ
リコン膜23(膜厚=約50nm)とを順次堆積し、次
いでフォトレジストをマスクにして窒化シリコン膜23
をパターニングした後、窒化シリコン膜23をマスクに
して酸化シリコン膜22とエピタキシャル層2aとを順
次エッチングして溝4aを形成する。続いて900〜1
150℃の熱酸化処理を施して溝4aの内壁に酸化シリ
コン膜(図示せず)を形成する。
【0041】次に、図9に示すように、エピタキシャル
層2aの上部にCVD法で酸化シリコン膜24を堆積
し、約1000℃の熱処理を施して膜をデンシファイし
た後、エッチバックまたは化学的機械研磨で酸化シリコ
ン膜24を平坦化し、溝4aの内部に残すことにより、
素子分離溝4を形成する。
【0042】次に、図10に示すように、エピタキシャ
ル層2aの表面の一部にn型不純物(例えばP)をイオ
ン打ち込みし、他の一部にp型不純物(例えばB)をイ
オン打ち込みした後、不純物引き伸ばし用の熱処理を1
200℃、数時間行って不純物をエピタキシャル層2a
の内部に熱拡散させることにより、n型ウエル3nとp
型ウエル3pとを形成する。n型ウエル3nおよびp型
ウエル3pの不純物濃度は、例えば6×1016atom
s/cm3 とする。
【0043】次に、図11に示すように、エピタキシャ
ル層2aを熱酸化して活性領域の表面にゲート酸化膜7
を形成した後、ゲート酸化膜7の上部にゲート電極8を
形成する。ゲート酸化膜7は、OSF転位密度の低いエ
ピタキシャル層2aの表面に形成されるので、膜の信頼
性が高い。ゲート電極8は、このゲート酸化膜7を形成
したエピタキシャル層2aの上部にCVD法でn型多結
晶シリコン膜、Wシリサイド膜および酸化シリコン膜1
0を順次堆積し、フォトレジストをマスクにしたドライ
エッチングでこれらの膜をパターニングして形成する。
ゲート電極8は、n型多結晶シリコン膜の上部にWシリ
サイド膜を積層したポリサイド膜などで構成されてい
る。ゲート電極8は、n型多結晶シリコンの単層膜また
はn型多結晶シリコン膜、TiN(チタンナイトライド
膜)、W膜を積層した3層膜などで構成してもよい。
【0044】次に、図12に示すように、ゲート電極8
の両側のp型ウエル3pにn型不純物をイオン打ち込み
してn型半導体領域(ソース領域、ドレイン領域)9、
9を形成し、n型ウエル3nにp型不純物をイオン打ち
込みしてp型半導体領域(ソース領域、ドレイン領域)
6、6を形成することにより、nチャネル型MISFE
TQnおよびpチャネル型MISFETQpを形成す
る。n型半導体領域9、9は、例えば1015atoms
/cm2 程度のヒ素(As)をイオン打ち込みして形成
し、p型半導体領域6、6は、例えば1015atoms
/cm2 程度のフッ化ホウ素(BF2 )をイオン打ち込
みして形成する。その後、エピタキシャル層2aの上部
にCVD法で堆積した酸化シリコン膜を異方性エッチン
グで加工してゲート電極8の側壁にサイドウォールスペ
ーサ11を形成する。nチャネル型MISFETQnの
ソース、ドレインおよびpチャネル型MISFETQp
のソース、ドレインは、二重拡散ドレイン(Double Dif
fused Drain )構造あるいはLDD(Lightly Doped Dr
ain )構造で構成することもできる。
【0045】次に、図13に示すように、nチャネル型
MISFETQnおよびpチャネル型MISFETQp
を形成したエピタキシャル層2aの上部にCVD法で酸
化シリコン膜12を堆積した後、フォトレジストをマス
クにしたドライエッチングで酸化シリコン膜12の一部
を開孔することにより、pチャネル型MISFETQp
のp型半導体領域6、6の上部に接続孔14a、14b
を形成し、nチャネル型MISFETQnのn型半導体
領域9、9の上部に接続孔14c、14dを形成する。
【0046】次に、図14に示すように、接続孔14a
〜14dを形成した酸化シリコン膜12の上部に例えば
スパッタリング法でAl合金膜を堆積した後、フォトレ
ジストをマスクにしたドレイエッチングでAl合金膜を
パターニングすることにより、pチャネル型MISFE
TQpのp型半導体領域6、6と電気的に接続された配
線13a、13b、およびnチャネル型MISFETQ
nのn型半導体領域9、9と電気的に接続された配線1
3c、13dを形成する。
【0047】次に、図15に示すように、配線13a〜
13dの上部にCVD法で酸化シリコン膜などを堆積し
て層間絶縁膜15を形成した後、フォトレジストをマス
クにしたドライエッチングで層間絶縁膜15の一部を開
孔することにより、配線13bの上部に接続孔17aを
形成し、配線13cの上部に接続孔17bを形成する。
続いて、層間絶縁膜15の上部に例えばスパッタリング
法でAl合金膜を堆積した後、フォトレジストをマスク
にしたドライエッチングでこのAl合金膜をパターニン
グすることにより、配線13bと電気的に接続された配
線16a、および配線13cと電気的に接続された配線
16bを形成する。
【0048】その後、配線16a、16bの上部にCV
D法で酸化シリコン膜と窒化シリコン膜とを堆積してパ
ッシッベーション膜18を形成することにより、本実施
の形態1の相補型MISFETを有する半導体集積回路
装置が完成する。
【0049】この後、半導体ウエハから半導体チップ
(ペレット)に分割(スクライブ)を行うに先立って、
半導体ウエハの裏面を研削し、半導体チップを得るため
に適した厚さ(例えば、150μm)の半導体ウエハを
得る。この裏面研削により、半導体ウエハの裏面のエピ
タクシャル層(単結晶シリコン層)または多結晶シリコ
ン層は除去される。
【0050】このように、本実施の形態1によれば、不
純物が高濃度に添加されたCZウエハ1にプレヒートを
施して表面および裏面近傍の不純物濃度を低下させた
後、CZウエハ1の表面および裏面をエピタキシャル層
2aおよび半導体層2bでそれぞれ覆うことにより、エ
ピタキシャル成長時あるいは製造プロセス途中の熱処理
でCZウエハ1中の不純物がその裏面から外方拡散して
CZウエハ1の表面のエピタキシャル層2aにオートド
ーピングするのを防ぐことができるので、ゲッタリング
能力が高く、素子形成領域の不純物濃度プロファイルの
変動によるMISFETの特性劣化を防ぐことのできる
エピタキシャルウエハ2EWを低コストで提供すること
ができる。
【0051】また、本実施の形態1によれば、上記エピ
タキシャルウエハ2EWを安価に製造することができる
ので、相補型MISFETを有する半導体集積回路装置
の製造コストを低減することができる。
【0052】なお、本実施の形態1では、エピタキシャ
ルウエハ2EWを構成するCZウエハ1の不純物濃度を
5×1018atoms/cm3 、エピタキシャル層2の
不純物濃度を1. 4×1015atoms/cm3 とした
が、CZウエハ1の不純物濃度は、ゲッタリング能力お
よびラッチアップ耐性を考慮して3×1016atoms
/cm3 以上、1×1021atoms/cm3 未満の範
囲に設定される。一方、エピタキシャル層2の不純物濃
度は1×1014atoms/cm3 以上、3×1016
toms/cm3 未満の範囲に設定される。
【0053】(実施の形態2)図16は、プレヒートお
よびエピタキシャル成長時にCZウエハ1を保持するサ
セプタの側面図を示す。サセプタは高周波によって加熱
され、CZウエハ1面内において良好な温度分布が得ら
れる。
【0054】サセプタを用いたエピタキシャルウエハ2
EWの製造方法は、まず、シリコン(Si)が堆積され
たサセプタにCZウエハ1を乗せてプレヒート処理を施
し、CZウエハ1の裏面にサセプタ上のSiを転写す
る。CZウエハ1の裏面に転写されたSiの厚さはプレ
ヒート時間によって制御される。所望の厚さのSiをC
Zウエハ1の裏面に形成した後、反応炉へ反応ガスを導
入してCZウエハ1の表面にエピタキシャル層2を形成
する。なお、プレヒート中は反応炉の内部を排気してC
Zウエハ1の表面から外方拡散する不純物(B)の影響
を抑える。
【0055】このように、本実施の形態2によれば、サ
セプタは高周波によって加熱されるので、CZウエハ1
面内の温度分布が均一となり、エピタキシャル層2の厚
さおよび抵抗の均一性が向上する。
【0056】(実施の形態3)図17は、本実施の形態
3の半導体集積回路装置を示す要部断面図である。
【0057】本実施の形態3の半導体集積回路装置は、
前記実施の形態1のエピタキシャルウエハ2EWの主面
にDRAM(Dynamic Random Access Memory)を形成し
たものである。
【0058】エピタキシャル層2aに形成されたp型ウ
エル3pの一部には、DRAMのメモリセルを構成する
nチャネル型のメモリセル選択用MISFETQsが形
成されており、他の一部には周辺回路のnチャネル型M
ISFETQnが形成されている。また、エピタキシャ
ル層2aに形成されたn型ウエル3nには周辺回路のp
チャネル型MISFETQpが形成されている。メモリ
セル選択用MISFETQt、nチャネル型MISFE
TQnおよびpチャネル型MISFETQpは、エピタ
キシャル層2aの表面にLOCOS(Local Oxidation
of Silicon)法で形成したフィールド酸化膜28によっ
て互いに分離されている。
【0059】メモリセル選択用MISFETQtとnチ
ャネル型MISFETQnは、主としてp型ウエル3p
に形成された一対のn型半導体領域(ソース領域、ドレ
イン領域)9、9と、p型ウエル3pの表面に形成され
たゲート酸化膜7と、このゲート酸化膜7上に形成され
たゲート電極8とで構成されている。pチャネル型MI
SFETQpは、主としてn型ウエル3nに形成された
一対のp型半導体領域(ソース領域、ドレイン領域)
6、6と、n型ウエル3nの表面に形成されたゲート酸
化膜7と、このゲート酸化膜7上に形成されたゲート電
極8とで構成されている。ゲート電極8は、n型多結晶
シリコン膜上にWシリサイド膜を積層したポリサイド膜
などで構成されている。
【0060】メモリセル選択用MISFETQtの上部
にはビット線BL1、BL2が形成されており、周辺回
路のpチャネル型MISFETQpとnチャネル型MI
SFETQnのそれぞれの上部には第1層目の配線13
e、13fが形成されている。ビット線BL1、BL2
の上部には下部電極25と容量絶縁膜26と上部電極2
7とからなる情報蓄積用容量素子Cが形成され、さらに
その上部には、第2層目の配線16c〜16fが形成さ
れている。
【0061】このように、本実施の形態3によれば、ゲ
ート酸化膜7の耐圧および膜質、ならびにリフレッシュ
特性を向上でき、かつゲッタリング能力の高いエピタキ
シャルウエハ2EWを使用することにより、DRAMの
信頼性および製造歩留まりを向上させることができる。
【0062】また、本実施の形態3によれば、安価に製
造されたエピタキシャルウエハ2EWにDRAMを製造
することができるので、DRAMの製造コストを低減す
ることができる。
【0063】(実施の形態4)図18は、本実施の形態
4の半導体集積回路装置を示す要部断面図である。
【0064】本実施の形態4の半導体集積回路装置は、
前記実施の形態1のエピタキシャルウエハ2EWの主面
にフラッシュメモリを形成したものである。エピタキシ
ャル層2aに形成されたp型ウエル3pの一部には、フ
ラッシュメモリのメモリセルを構成するnチャネル型M
ISFETQmと転送用MISFETを構成するnチャ
ネル型MISFETQtとが形成されており、他の一部
には周辺回路のnチャネル型MISFETQnが形成さ
れている。メモリセルはAND型で構成され、そのドレ
イン領域は、転送用MISFET(nチャネル型MIS
FETQtr)のソース、ドレインのパスを介してデー
タ線13iと電気的に接続されている。
【0065】また、エピタキシャル層2aに形成された
n型ウエル3nには周辺回路のpチャネル型MISFE
TQpが形成されている。nチャネル型MISFETQ
m、nチャネル型MISFETQnおよびpチャネル型
MISFETQpは、エピタキシャル層2aの表面にL
OCOS法で形成したフィールド酸化膜28によって互
いに分離されている。
【0066】メモリセルのnチャネル型MISFETQ
mは、主としてp型ウエル3pに形成された一対のn型
半導体領域(ソース領域、ドレイン領域)9、9と、p
型ウエル3pの表面に形成されたゲート酸化膜7と、ゲ
ート酸化膜7上に形成されたゲート電極(フローティン
グゲート)8と、ゲート電極8上に形成された第2ゲー
ト酸化膜29と、第2ゲート酸化膜29上に形成された
コントロールゲート30とで構成されている。周辺回路
のnチャネル型MISFETQnは、主としてp型ウエ
ル3pに形成された一対のn型半導体領域9、9と、p
型ウエル3pの表面に形成されたゲート酸化膜7と、こ
のゲート酸化膜7上に形成されたゲート電極8とで構成
されている。pチャネル型MISFETQpは、主とし
てn型ウエル3nに形成された一対のp型半導体領域
(ソース領域、ドレイン領域)6、6と、n型ウエル3
nの表面に形成されたゲート酸化膜7と、このゲート酸
化膜7上に形成されたゲート電極8とで構成されてい
る。
【0067】メモリセルのnチャネル型MISFETQ
mの上部には第1層目の配線13g〜13iが形成され
ており、さらにその上部には、第2層目の配線16gが
形成されている。周辺回路のpチャネル型MISFET
Qpとnチャネル型MISFETQnのそれぞれの上部
には第1層目の配線13jが形成されており、さらにそ
の上部には、第2層目の配線16hが形成されている。
【0068】このように、本実施の形態4によれば、ゲ
ート酸化膜7の耐圧および膜質を向上でき、かつゲッタ
リング能力の高いエピタキシャルウエハ2EWを使用す
ることにより、フラッシュメモリの信頼性および製造歩
留まりを向上させることができる。
【0069】また、本実施の形態4によれば、安価に製
造されたエピタキシャルウエハ2EWにフラッシュメモ
リを製造することができるので、フラッシュメモリの製
造コストを低減することができる。
【0070】(実施の形態5)図19は、本実施の形態
5の半導体集積回路装置を示す要部断面図である。
【0071】本実施の形態5の半導体集積回路装置は、
前記実施の形態1のエピタキシャルウエハ2EWの主面
にSRAM(Static Random Access Memory )を形成し
たものである。このSRAMのメモリセルは、エピタキ
シャル層2aの主面のフィールド絶縁膜28で周囲を囲
まれた活性領域に形成されている。メモリセルを構成す
る6個のMISFETのうち、nチャネル型で構成され
る一対の駆動用MISFETと一対の転送用MISFE
Tはp型ウエル3pの活性領域に形成され、pチャネル
型で構成される一対の負荷用MISFETは駆動用MI
SFETの上部に形成されている。
【0072】一対の転送用MISFETは、p型ウエル
3nの活性領域に形成されたn+ 型半導体領域38およ
びn- 型半導体領域(ソース領域、ドレイン領域)45
と、この活性領域の表面に形成された酸化シリコン膜か
らなるゲート酸化膜41と、このゲート酸化膜41上に
形成されたポリサイドからなるゲート電極42とで構成
されている。転送用MISFETのゲート電極42は、
ワード線WLと一体に構成されている。
【0073】一対の駆動用MISFETは、p型ウエル
3nの活性領域に形成されたn+ 型半導体領域38およ
びn- 型半導体領域(ソース領域、ドレイン領域)37
と、この活性領域の表面に形成されたゲート酸化膜35
と、このゲート酸化膜35上に形成された多結晶シリコ
ンからなるゲート電極36とで構成されている。
【0074】一対の負荷用MISFETは、駆動用MI
SFETの上部に形成された多結晶シリコンからなるゲ
ート電極47と、ゲート電極47の上部に形成されたゲ
ート酸化膜46と、ゲート酸化膜46のさらに上部に形
成された多結晶シリコンからなるp型半導体領域(ソー
ス領域、ドレイン領域)48とで構成されている。
【0075】なお、符号34はp型のチャネルストッパ
層、Vccは電源線、VssはGND線、DLはデータ
線、49〜51は第1層目のメタル配線である。
【0076】このように、本実施の形態5によれば、ゲ
ート酸化膜35、41の耐圧および膜質を向上でき、か
つゲッタリング能力の高いエピタキシャルウエハ2EW
を使用することにより、SRAMのデータリデンション
不良を低減して信頼性および製造歩留まりを向上させる
ことができる。
【0077】本実施の形態5によれば、安価に製造され
たエピタキシャルウエハ2EWにSRAMを製造するこ
とができるので、SRAMの製造コストを低減すること
ができる。
【0078】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0079】例えば、前記実施の形態では、CZウエハ
の不純物濃度が5×1018atoms/cm3 、エピタ
キシャル層の不純物濃度が1. 4×1015atoms/
cm3 で、その厚さが約10μmのp/p+ エピタキシ
ャルウエハに適用したが、CZウエハおよびエピタキシ
ャル層の不純物濃度が1015atoms/cm3 オーダ
ー程度で、エピタキシャル層の厚さが4μm以下のp/
pエピタキシャルウエハに適用可能であり、同様な効果
が得られる。
【0080】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0081】本発明によれば、高信頼度の半導体集積回
路装置を提供することができ、さらに、高品質で、ゲッ
タリング能力の高いエピタキシャルウエハを低コストで
提供することができる。
【図面の簡単な説明】
【図1】(a)〜(g)は、本発明の実施の形態1であ
るCZウエハの製造方法を示す説明図である。
【図2】本発明の実施の形態1であるエピタキシャルウ
エハの要部断面図である。
【図3】本発明の実施の形態1であるエピタキシャル成
長炉の搬送系の上面図および側面図である。
【図4】本発明の実施の形態1であるエピタキシャル成
長炉の第1のボートの上面図および側面図である。
【図5】本発明の実施の形態1であるエピタキシャル成
長炉の第2のボートの上面図である。
【図6】本発明の実施の形態1である相補型MISFE
Tを形成した半導体集積回路装置の要部断面図である。
【図7】本発明の実施の形態1である相補型MISFE
Tを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図8】本発明の実施の形態1である相補型MISFE
Tを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図9】本発明の実施の形態1である相補型MISFE
Tを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図10】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図11】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図12】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図13】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図14】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図15】本発明の実施の形態1である相補型MISF
ETを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図16】本発明の実施の形態2であるエピタキシャル
成長炉のサセプタの側面図である。
【図17】本発明の実施の形態3であるDRAMを形成
した半導体集積回路装置を示す要部断面図である。
【図18】本発明の実施の形態4であるフラッシュメモ
リを形成した半導体集積回路装置を示す要部断面図であ
る。
【図19】本発明の実施の形態5であるSRAMを形成
した半導体集積回路装置を示す要部断面図である。
【符号の説明】
1 シリコンウエハ(CZウエハ) 2 エピタキシャル層 2EW エピタキシャルウエハ 2a エピタキシャル層 2b 半導体層 3n n型ウエル 3p p型ウエル 4 素子分離溝 4a 溝 6 p型半導体領域(ソース領域、ドレイン領域) 7 ゲート酸化膜 8 ゲート電極 9 n型半導体領域(ソース領域、ドレイン領域) 10 酸化シリコン膜 11 サイドウォールスペーサ 12 酸化シリコン膜 13a〜13j 配線 14a〜14d 接続孔 15 層間絶縁膜 16a〜16h 配線 17a 接続孔 17b 接続孔 18 パッシベーション膜 20 酸化シリコン膜 21 酸化シリコン膜 22 酸化シリコン膜 23 窒化シリコン膜 24 酸化シリコン膜 25 下部電極 26 容量絶縁膜 27 上部電極 28 フィールド酸化膜 29 第2ゲート酸化膜 30 コントロールゲート 34 チャネルストッパ層 35 ゲート酸化膜 36 ゲート電極 37 n- 型半導体領域 38 n+ 型半導体領域 41 ゲート酸化膜 42 ゲート電極 45 n- 型半導体領域 46 ゲート酸化膜 47 ゲート電極 48 p型半導体領域 49〜51 メタル配線 100 インゴット B1 第1のボート B2 第2のボート BL1、BL2 ビット線 DL データ線 C 情報蓄積用容量素子 Qm nチャネル型MISFET Qn nチャネル型MISFET Qp pチャネル型MISFET Qs メモリセル選択用MISFET Qt 転送用MISFET Vcc 電源線 Vss GND WL ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/108 H01L 27/10 321 5F053 21/8244 381 5F083 27/11 434 27/115 29/78 301Q 29/78 371 21/8247 29/788 29/792 // H01L 21/205 21/208 (72)発明者 清水 博文 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業本部内 (72)発明者 川村 雅雄 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 青柳 良一 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業本部内 Fターム(参考) 5F001 AA25 AB08 AD12 AD41 AD53 AD62 AF06 AF07 AG40 5F032 AA13 AA35 AA44 AA45 AA77 AA78 CA17 CA23 DA02 DA22 DA33 DA53 5F040 DA06 DA27 DB03 DC01 EA08 EA09 EC01 EC02 EC07 EC13 EF02 EK05 FC05 FC07 FC10 5F045 AB02 AB03 AC01 AC05 AD14 AD15 AF03 AF16 BB08 CA05 5F048 AA03 AA06 AA07 AA09 AB01 AC03 BA02 BA04 BA06 BB05 BB08 BB09 BC06 BE03 BF02 BG01 BG14 5F053 AA12 DD01 GG01 JJ01 KK10 PP03 PP12 RR04 RR13 5F083 AD21 BS01 BS13 BS29 BS40 EP02 EP23 EP79 ER22 GA11 GA21 GA23 GA24 GA28 GA30 HA07 JA35 JA39 JA53 NA02 PR25 PR36 ZA01

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】(a).所定の導電型の不純物を有し、互いに
    対向して第1主面および第2主面を備えた半導体基体に
    熱処理を施すことにより、前記半導体基体の表面の不純
    物濃度を前記半導体基体の内部の不純物濃度よりも低下
    させる工程と、前記半導体基体の少なくとも前記第1主
    面に、前記熱処理の温度よりも低い温度のエピタキシャ
    ル成長によって前記半導体基体の内部の不純物濃度より
    も低濃度で前記所定の導電型の不純物と同一導電型の半
    導体層を形成する工程とを経たエピタキシャル半導体基
    体を準備する段階と、(b).前記エピタキシャル半導体基
    体の前記半導体層に、所定の不純物を選択的に導入する
    ことにより、素子形成のための半導体領域を形成する段
    階とを含むことを特徴とする半導体集積回路装置の製造
    方法。
  2. 【請求項2】(a).所定の導電型の不純物を有し、互いに
    対向して第1主面および第2主面を備えた半導体基体に
    熱処理を施すことにより、前記半導体基体の表面の不純
    物濃度を前記半導体基体の内部の不純物濃度よりも低下
    させる工程と、(b).前記半導体基体の前記第1主面に、
    前記熱処理の温度よりも低い温度のエピタキシャル成長
    によって前記半導体基体の内部の不純物濃度よりも低濃
    度で前記所定の導電型の不純物と同一導電型の半導体層
    を形成し、さらに、前記半導体基板の前記第2主面に、
    多結晶半導体層を形成することにより、エピタキシャル
    半導体基体を形成する工程と、(c).前記エピタキシャル
    半導体基体の前記半導体層に、所定の不純物を選択的に
    導入することにより、素子形成のための半導体領域を形
    成する工程とを有することを特徴とする半導体集積回路
    装置の製造方法。
  3. 【請求項3】 チョクラルスキ法によって製造された単
    結晶シリコンウエハの表面および裏面にエピタキシャル
    層が形成されていることを特徴とする半導体ウエハ。
  4. 【請求項4】 請求項3記載の半導体ウエハにおいて、
    前記単結晶シリコンウエハの主面が(100)面である
    ことを特徴とする半導体ウエハ。
  5. 【請求項5】 請求項3記載の半導体ウエハにおいて、
    前記単結晶シリコンウエハの主面を(100)面とし、
    その面内において[010]方向のいずれか1つの軸か
    ら35°の範囲内で、かつ100結晶軸から2. 5°〜
    15°の範囲内の結晶軸と直交するように傾斜させて成
    ることを特徴とする半導体ウエハ。
  6. 【請求項6】 請求項3または4記載の半導体ウエハに
    おいて、前記単結晶シリコンウエハは、両面鏡面研磨ウ
    エハであることを特徴とする半導体ウエハ。
  7. 【請求項7】(a).所定の導電型の不純物を含し、互いに
    対向して第1主面および第2主面を備えた半導体基体に
    熱処理を施すことにより、前記半導体基体の表面の不純
    物濃度を前記半導体基体の内部の不純物濃度よりも低下
    させる工程と、(b).前記半導体基体の少なくとも前記第
    1主面に、前記熱処理の温度よりも低い温度のエピタキ
    シャル成長によって前記半導体基体の内部の不純物濃度
    よりも低濃度で前記所定の導電型の不純物と同一導電型
    の半導体層を形成する工程とを有することを特徴とする
    半導体ウエハの製造方法。
  8. 【請求項8】 単結晶シリコンのインゴットの引き上げ
    時に、所定の導電型の不純物が3×1016atoms/
    cm3 以上、1×1021atoms/cm3未満の濃度
    範囲でドープされたインゴットを形成した後、前記イン
    ゴットをスライスして単結晶シリコンによって構成され
    る半導体ウエハを形成し、次いで前記半導体ウエハの主
    面に前記所定の導電型の不純物と同一導電型の不純物が
    1×1014atoms/cm3 以上、3×1016ato
    ms/cm3 未満の濃度範囲でドープされたエピタクシ
    ャル層を形成することを特徴とする半導体ウエハの製造
    方法。
  9. 【請求項9】 単結晶シリコンウエハの主面にエピタキ
    シャル層を成長させる半導体ウエハの製造方法であっ
    て、(a).エピタキシャル成長炉に設置され、前記単結晶
    シリコンウエハの周辺全周または周辺の一部を保持する
    ボートに前記単結晶シリコンウエハを乗せて、前記単結
    晶シリコンウエハにプレヒートを施すことにより、前記
    単結晶シリコンウエハの表面および裏面から不純物を外
    方拡散させる工程と、(b).前記エピタキシャル成長炉の
    内部のガスを排気する工程と、(c).前記エピタキシャル
    成長炉へエピタキシャル層を成長させるための反応ガス
    を導入し、前記プレヒートの温度よりも低い温度で熱処
    理を施す工程とを有することを特徴とする半導体ウエハ
    の製造方法。
  10. 【請求項10】 単結晶シリコンウエハの主面にエピタ
    キシャル層を成長させる半導体ウエハの製造方法であっ
    て、(a).エピタキシャル成長炉に設置され、前記単結晶
    シリコンウエハの周辺全周または周辺の一部を保持する
    ボートに前記単結晶シリコンウエハを乗せて、前記単結
    晶シリコンウエハにプレヒートを施すことにより、前記
    単結晶シリコンウエハの表面および裏面から不純物を外
    方拡散させる工程と、(b).前記エピタキシャル成長炉の
    内部のガスを排気する工程と、(c).前記エピタキシャル
    成長炉へエピタキシャル層を成長させるための反応ガス
    を導入し、前記プレヒートの温度よりも低い温度で熱処
    理を施すことにより、前記単結晶シリコンウエハの表面
    に単結晶シリコン層を形成し、前記単結晶シリコンウエ
    ハの裏面に多結晶シリコン層を形成する工程とを有する
    ことを特徴とする半導体ウエハの製造方法。
  11. 【請求項11】 単結晶シリコンウエハの主面にエピタ
    キシャル層を成長させる半導体ウエハの製造方法であっ
    て、(a).エピタキシャル成長炉内に設置され、シリコン
    が堆積されているサセプタ上に前記単結晶シリコンウエ
    ハを乗せて、前記単結晶シリコンウエハにプレヒートを
    施すことにより、前記単結晶シリコンウエハの裏面に前
    記シリコンを転写させる工程と、(b).前記エピタキシャ
    ル成長炉の内部のガスを排気する工程と、(c).前記エピ
    タキシャル成長炉へ反応ガスを導入して、前記単結晶シ
    リコンウエハの表面にエピタキシャル層を形成する工程
    とを有することを特徴とする半導体ウエハの製造方法。
  12. 【請求項12】 請求項9、10または11記載の半導
    体ウエハの製造方法において、前記反応ガスは、SiH
    4 、SiHCl3 またはSiH2 Cl2 であることを特
    徴とする半導体ウエハの製造方法。
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