JP2000124144A - 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法 - Google Patents
半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 高信頼度の半導体集積回路装置を提供する。
【解決手段】 エピタキシャル成長炉に設置され、ＣＺ
ウエハの周辺全周または周辺の一部を保持するボートに
ＣＺウエハ（不純物濃度＝約５×１０18ａｔｏｍｓ／ｃ
ｍ3 ）１を置いて、ＣＺウエハ１にプレヒートを施すこ
とによって、ＣＺウエハ１の表面および裏面近傍から不
純物を外方拡散させた後、エピタキシャル成長炉内のガ
スを排気し、次いでエピタキシャル成長炉へ反応ガスを
導入して、上記プレヒートの温度よりも５０〜１００℃
程度低い温度で、ＣＺウエハ１の両面にエピタキシャル
層（不純物濃度＝約１. ４×１０15ａｔｏｍｓ／ｃ
ｍ3 ）２ａおよび半導体層２ｂを成長させて、エピタキ
シャルウエハ２ＥＷを形成する。
ウエハの周辺全周または周辺の一部を保持するボートに
ＣＺウエハ（不純物濃度＝約５×１０18ａｔｏｍｓ／ｃ
ｍ3 ）１を置いて、ＣＺウエハ１にプレヒートを施すこ
とによって、ＣＺウエハ１の表面および裏面近傍から不
純物を外方拡散させた後、エピタキシャル成長炉内のガ
スを排気し、次いでエピタキシャル成長炉へ反応ガスを
導入して、上記プレヒートの温度よりも５０〜１００℃
程度低い温度で、ＣＺウエハ１の両面にエピタキシャル
層（不純物濃度＝約１. ４×１０15ａｔｏｍｓ／ｃ
ｍ3 ）２ａおよび半導体層２ｂを成長させて、エピタキ
シャルウエハ２ＥＷを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハおよ
びその製造方法、ならびにそれを用いた半導体集積回路
装置技術に関し、特に、単結晶シリコン（Ｓｉ）ウエハ
の主面上に成長させたエピタキシャル層にＭＩＳＦＥＴ
（Metal Insulator Semiconductor FieldEffect Transi
stor ）で構成された集積回路を形成する半導体集積回
路装置に適用して有効な技術に関するものである。
びその製造方法、ならびにそれを用いた半導体集積回路
装置技術に関し、特に、単結晶シリコン（Ｓｉ）ウエハ
の主面上に成長させたエピタキシャル層にＭＩＳＦＥＴ
（Metal Insulator Semiconductor FieldEffect Transi
stor ）で構成された集積回路を形成する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、集積回路をＭＩＳＦＥＴで構成す
るＭＩＳデバイスの分野においては、ゲート酸化膜の耐
圧改善やｐｎ接合のリーク電流低減を図るために、チョ
クラルスキ（ＣＺ：Czochralski ）法によって製造した
単結晶シリコンウエハ（ＣＺウエハ）の主面上にエピタ
キシャル層を成長させた半導体ウエハ（エピタキシャル
ウエハ）の導入が進められている。
るＭＩＳデバイスの分野においては、ゲート酸化膜の耐
圧改善やｐｎ接合のリーク電流低減を図るために、チョ
クラルスキ（ＣＺ：Czochralski ）法によって製造した
単結晶シリコンウエハ（ＣＺウエハ）の主面上にエピタ
キシャル層を成長させた半導体ウエハ（エピタキシャル
ウエハ）の導入が進められている。
【０００３】通常、ＭＩＳデバイス用のエピタキシャル
ウエハは、汚染不純物のゲッタリング能力の向上を目的
として高濃度（例えば３×１０16〜１×１０21ａｔｏｍ
ｓ／ｃｍ3 ）の不純物を添加した低抵抗（例えば０. ０
１〜０. ０２Ωｃｍ）のＣＺウエハを使用する。特に、
ホウ素（Ｂ）を高濃度に添加したＣＺウエハ（ｐ+ ＣＺ
ウエハ）は、鉄（Ｆｅ）などの重金属に対するゲッタリ
ング能力の向上に有効と考えられている。また、低抵抗
のＣＺウエハ上にエピタキシャル層を成長させたエピタ
キシャルウエハ（ｐ／ｐ+ エピタキシャルウエハ）を使
用することは、ＭＩＳデバイスの耐ラッチアップ特性や
耐α線強度を改善する対策としても有効である。
ウエハは、汚染不純物のゲッタリング能力の向上を目的
として高濃度（例えば３×１０16〜１×１０21ａｔｏｍ
ｓ／ｃｍ3 ）の不純物を添加した低抵抗（例えば０. ０
１〜０. ０２Ωｃｍ）のＣＺウエハを使用する。特に、
ホウ素（Ｂ）を高濃度に添加したＣＺウエハ（ｐ+ ＣＺ
ウエハ）は、鉄（Ｆｅ）などの重金属に対するゲッタリ
ング能力の向上に有効と考えられている。また、低抵抗
のＣＺウエハ上にエピタキシャル層を成長させたエピタ
キシャルウエハ（ｐ／ｐ+ エピタキシャルウエハ）を使
用することは、ＭＩＳデバイスの耐ラッチアップ特性や
耐α線強度を改善する対策としても有効である。
【０００４】なお、ｐ型の低抵抗のＣＺウエハ上にｐ型
のエピタキシャル層を形成したｐ／ｐ+ エピタキシャル
ウエハについては、応用物理学会、１９９１年８月１０
発行「応用物理」第６０巻、第８号、ｐ７６２〜ｐ７６
３および特開平１−２６０８３２号公報に記載がある。
のエピタキシャル層を形成したｐ／ｐ+ エピタキシャル
ウエハについては、応用物理学会、１９９１年８月１０
発行「応用物理」第６０巻、第８号、ｐ７６２〜ｐ７６
３および特開平１−２６０８３２号公報に記載がある。
【０００５】ところが、不純物を高濃度に添加したＣＺ
ウエハ上にエピタキシャル層を形成すると、エピタキシ
ャル成長時（あるいは製造プロセス途中）の熱処理でＣ
Ｚウエハ中の不純物がその裏面から外方拡散（Out Diff
usion ）してエピタキシャル層の表面にドーピング（オ
ートドーピング）するために、素子形成領域の不純物濃
度プロファイルが変動してしきい値電圧（Vth ）がばら
つくなど、ＭＩＳＦＥＴの特性が劣化するおそれがあ
る。すなわち、高信頼度の半導体集積回路装置を得るこ
とができない。
ウエハ上にエピタキシャル層を形成すると、エピタキシ
ャル成長時（あるいは製造プロセス途中）の熱処理でＣ
Ｚウエハ中の不純物がその裏面から外方拡散（Out Diff
usion ）してエピタキシャル層の表面にドーピング（オ
ートドーピング）するために、素子形成領域の不純物濃
度プロファイルが変動してしきい値電圧（Vth ）がばら
つくなど、ＭＩＳＦＥＴの特性が劣化するおそれがあ
る。すなわち、高信頼度の半導体集積回路装置を得るこ
とができない。
【０００６】上記問題を回避するために、エピタキシャ
ル層形成前にＣＺウエハの裏面（および側面）を酸化シ
リコン膜などの絶縁膜で覆って不純物の外方拡散を防止
し、高品質で、しかもゲッタリング能力の高いエピタキ
シャル層を実現できるｐ／ｐ+ エピタキシャルウエハが
考えられている。
ル層形成前にＣＺウエハの裏面（および側面）を酸化シ
リコン膜などの絶縁膜で覆って不純物の外方拡散を防止
し、高品質で、しかもゲッタリング能力の高いエピタキ
シャル層を実現できるｐ／ｐ+ エピタキシャルウエハが
考えられている。
【０００７】
【発明が解決しようとする課題】しかしながら、ＣＺウ
エハの裏面（および側面）を絶縁膜で覆い不純物の外方
拡散を防止する前記ｐ／ｐ+ エピタキシャルウエハは、
最終仕上げの終わったＣＺウエハの全面に絶縁膜を形成
する工程と、ＣＺウエハの表面上の絶縁膜を除去する工
程と、ＣＺウエハの表面にエピタキシャル層を形成する
工程とによって順次形成される。さらにこれらの工程に
伴う洗浄工程が増えるため、ｐ／ｐ+ エピタキシャルウ
エハの製造コストが高くなり、結果的にこのｐ／ｐ+ エ
ピタキシャルウエハに形成される半導体デバイス（ＭＩ
ＳＦＥＴで構成されたＩＣ（Integrated Circuit））の
製造コストが増加してしまう。
エハの裏面（および側面）を絶縁膜で覆い不純物の外方
拡散を防止する前記ｐ／ｐ+ エピタキシャルウエハは、
最終仕上げの終わったＣＺウエハの全面に絶縁膜を形成
する工程と、ＣＺウエハの表面上の絶縁膜を除去する工
程と、ＣＺウエハの表面にエピタキシャル層を形成する
工程とによって順次形成される。さらにこれらの工程に
伴う洗浄工程が増えるため、ｐ／ｐ+ エピタキシャルウ
エハの製造コストが高くなり、結果的にこのｐ／ｐ+ エ
ピタキシャルウエハに形成される半導体デバイス（ＭＩ
ＳＦＥＴで構成されたＩＣ（Integrated Circuit））の
製造コストが増加してしまう。
【０００８】本発明の目的は、高信頼度の半導体集積回
路装置を提供することにある。
路装置を提供することにある。
【０００９】本発明の他の目的は、高品質で、ゲッタリ
ング能力の高いエピタキシャルウエハを低コストで提供
することにある。
ング能力の高いエピタキシャルウエハを低コストで提供
することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置の製造方法
は、所定の導電型の不純物を有し、互いに対向して第１
主面および第２主面を備えた半導体基体に熱処理を施す
ことにより、前記半導体基体の表面の不純物濃度を前記
半導体基体の内部の不純物濃度よりも低下させる工程
と、前記半導体基体の少なくとも前記第１主面に、前記
熱処理の温度よりも低い温度のエピタキシャル成長によ
って前記半導体基体の内部の不純物濃度よりも低濃度で
前記所定の導電型の不純物と同一導電型の半導体層を形
成する工程とを経たエピタキシャル半導体基体を準備す
る段階と、前記エピタキシャル半導体基体の前記半導体
層に、所定の不純物を選択的に導入することにより、素
子形成のための半導体領域を形成する段階とを含むもの
である。
は、所定の導電型の不純物を有し、互いに対向して第１
主面および第２主面を備えた半導体基体に熱処理を施す
ことにより、前記半導体基体の表面の不純物濃度を前記
半導体基体の内部の不純物濃度よりも低下させる工程
と、前記半導体基体の少なくとも前記第１主面に、前記
熱処理の温度よりも低い温度のエピタキシャル成長によ
って前記半導体基体の内部の不純物濃度よりも低濃度で
前記所定の導電型の不純物と同一導電型の半導体層を形
成する工程とを経たエピタキシャル半導体基体を準備す
る段階と、前記エピタキシャル半導体基体の前記半導体
層に、所定の不純物を選択的に導入することにより、素
子形成のための半導体領域を形成する段階とを含むもの
である。
【００１３】上記した手段によれば、不純物が高濃度に
添加されたＣＺウエハにプレヒートを施して表面および
裏面近傍の不純物濃度を低下させた後、ＣＺウエハの表
面（半導体領域が形成されるべき表面）をエピタキシャ
ル層で覆うことにより、エピタキシャル成長時あるいは
製造プロセス途中の熱処理でＣＺウエハ中の不純物がそ
の裏面から外方拡散してＣＺウエハの表面のエピタキシ
ャル層にオートドーピングするのを防ぐことができるの
で、工程数を増加することなく、ゲッタリング能力が高
く、素子形成領域の不純物濃度プロファイルの変動によ
る素子特性の劣化を避けることができる高信頼度の半導
体集積回路装置を形成することができる。
添加されたＣＺウエハにプレヒートを施して表面および
裏面近傍の不純物濃度を低下させた後、ＣＺウエハの表
面（半導体領域が形成されるべき表面）をエピタキシャ
ル層で覆うことにより、エピタキシャル成長時あるいは
製造プロセス途中の熱処理でＣＺウエハ中の不純物がそ
の裏面から外方拡散してＣＺウエハの表面のエピタキシ
ャル層にオートドーピングするのを防ぐことができるの
で、工程数を増加することなく、ゲッタリング能力が高
く、素子形成領域の不純物濃度プロファイルの変動によ
る素子特性の劣化を避けることができる高信頼度の半導
体集積回路装置を形成することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の一実施の形態で
あるエピタキシャルウエハの製造方法を図１〜図５を用
いて説明する。
あるエピタキシャルウエハの製造方法を図１〜図５を用
いて説明する。
【００１７】まず、図１（ａ）に示すように、ＣＺ法を
用いて単結晶シリコンのインゴット１００を製造する。
このインゴット１００の引き上げ時にドーパントとし
て、例えばＢを添加し、上記インゴット１００の不純物
（Ｂ）濃度を約５×１０18ａｔｏｍｓ／ｃｍ3 （比抵抗
＝約０. ０１〜０. ０２Ωｃｍ）とする。インゴット１
００の引き上げには、１００結晶軸に対して傾斜角を持
たない（傾斜角＝０°）種結晶を使用してもよく、また
（１００）面内において［０１０］方向のいずれか１つ
の軸から３５°の範囲内で、かつ１００結晶軸から２.
５〜１５°の範囲内の結晶軸と直交するような傾斜角を
有する種結晶を使用してもよい。後者の種結晶は、表面
が結晶欠陥の少ないＣＺウエハを得るために使用され
る。
用いて単結晶シリコンのインゴット１００を製造する。
このインゴット１００の引き上げ時にドーパントとし
て、例えばＢを添加し、上記インゴット１００の不純物
（Ｂ）濃度を約５×１０18ａｔｏｍｓ／ｃｍ3 （比抵抗
＝約０. ０１〜０. ０２Ωｃｍ）とする。インゴット１
００の引き上げには、１００結晶軸に対して傾斜角を持
たない（傾斜角＝０°）種結晶を使用してもよく、また
（１００）面内において［０１０］方向のいずれか１つ
の軸から３５°の範囲内で、かつ１００結晶軸から２.
５〜１５°の範囲内の結晶軸と直交するような傾斜角を
有する種結晶を使用してもよい。後者の種結晶は、表面
が結晶欠陥の少ないＣＺウエハを得るために使用され
る。
【００１８】特に、傾斜角を有する種結晶により成長し
た円柱状のインゴットは、ウエハとして垂直にスライス
した特に真円ウエハが得られる。このため、ウエハのハ
ンドリング、搬送が容易となる。もちろん、このウエハ
には位置決め用のＶ状またはＵ状のノッチまたはオリエ
ンテーションフラット（ＯＦ）が設けられる。
た円柱状のインゴットは、ウエハとして垂直にスライス
した特に真円ウエハが得られる。このため、ウエハのハ
ンドリング、搬送が容易となる。もちろん、このウエハ
には位置決め用のＶ状またはＵ状のノッチまたはオリエ
ンテーションフラット（ＯＦ）が設けられる。
【００１９】次に、同図（ｂ）に示すように、インゴッ
ト１００の一部を切断した後、同図（ｃ）に示すよう
に、インゴット１００の外周研削加工およびオリエンテ
ーションフラット（またはオリエンテーションノッチ）
加工を行い、次いで、同図（ｄ）に示すように、インゴ
ット１００を引き上げ方向に対して直交する面で薄くス
ライスしてシリコンウエハ（ＣＺウエハ）１を作製す
る。
ト１００の一部を切断した後、同図（ｃ）に示すよう
に、インゴット１００の外周研削加工およびオリエンテ
ーションフラット（またはオリエンテーションノッチ）
加工を行い、次いで、同図（ｄ）に示すように、インゴ
ット１００を引き上げ方向に対して直交する面で薄くス
ライスしてシリコンウエハ（ＣＺウエハ）１を作製す
る。
【００２０】次に、チッピング（かけ）を防止するため
に、ＣＺウエハ１の外周部の面取り加工を行った後、厚
さおよび平坦度を整えるためにＣＺウエハ１の両面をラ
ッピングし、次いで、同図（ｅ）に示すように、このラ
ッピングによって生じた機械歪みを除去するために、酸
またはアルカリ液を用いてＣＺウエハ１の両面をウエッ
トエッチングする。
に、ＣＺウエハ１の外周部の面取り加工を行った後、厚
さおよび平坦度を整えるためにＣＺウエハ１の両面をラ
ッピングし、次いで、同図（ｅ）に示すように、このラ
ッピングによって生じた機械歪みを除去するために、酸
またはアルカリ液を用いてＣＺウエハ１の両面をウエッ
トエッチングする。
【００２１】次に、同図（ｆ）に示すように、ＣＺウエ
ハ１の表面、または表面および裏面の両面を鏡面研磨加
工することにより、（１００）面を主面としたｐ型のＣ
Ｚウエハ１が得られる。なお、インゴット１００の引き
上げ時にドーパントとしてｎ型不純物（例えばリン
（Ｐ））を添加すれば、ｎ型の単結晶ＣＺウエハが得ら
れる。この段階でのＣＺウエハ１の厚さは、例えば７３
０〜７５０μｍである。
ハ１の表面、または表面および裏面の両面を鏡面研磨加
工することにより、（１００）面を主面としたｐ型のＣ
Ｚウエハ１が得られる。なお、インゴット１００の引き
上げ時にドーパントとしてｎ型不純物（例えばリン
（Ｐ））を添加すれば、ｎ型の単結晶ＣＺウエハが得ら
れる。この段階でのＣＺウエハ１の厚さは、例えば７３
０〜７５０μｍである。
【００２２】インゴット１００の引き上げ時に、結晶軸
と直交するような傾斜角を有する種結晶を使用した場合
は、（１００）面を主面とし、（１００）面内において
［０１０］方向のいずれか１つの軸から３５°の範囲内
で、かつ１００結晶軸から２. ５°〜１５°の範囲内の
結晶軸と直交するような傾斜角を持つＣＺウエハが得ら
れる。結晶軸と直交するような傾斜角を持つＣＺウエハ
１の他の製造方法として、上記のような傾斜角を持たな
い（傾斜角＝０°）種結晶を使用してインゴット１００
を作製した後、前記図１（ｄ）の工程で前記のような傾
斜角を持った（１００）面が露出するようにインゴット
１００をスライスしてもよい。
と直交するような傾斜角を有する種結晶を使用した場合
は、（１００）面を主面とし、（１００）面内において
［０１０］方向のいずれか１つの軸から３５°の範囲内
で、かつ１００結晶軸から２. ５°〜１５°の範囲内の
結晶軸と直交するような傾斜角を持つＣＺウエハが得ら
れる。結晶軸と直交するような傾斜角を持つＣＺウエハ
１の他の製造方法として、上記のような傾斜角を持たな
い（傾斜角＝０°）種結晶を使用してインゴット１００
を作製した後、前記図１（ｄ）の工程で前記のような傾
斜角を持った（１００）面が露出するようにインゴット
１００をスライスしてもよい。
【００２３】次に、図１（ｇ）および図２に示すよう
に、上記ＣＺウエハ１の両面にＣＺウエハ１と同じ導電
型（ｐ型）のエピタキシャル層２ａおよび半導体層２ｂ
を約１０μｍ程度成長させてエピタキシャルウエハ（ｐ
／ｐ+ エピタキシャルウエハ）２ＥＷを作製する。この
エピタキシャル層２ａおよび半導体層２ｂの成長時にド
ーパントとして、例えばＢを添加する。上記エピタキシ
ャル層２ａおよび半導体層２ｂの不純物（Ｂ）濃度の具
体的な値は、約１. ４×１０15ａｔｏｍｓ／ｃｍ3 （比
抵抗＝約１０Ωｃｍ）に設定される。
に、上記ＣＺウエハ１の両面にＣＺウエハ１と同じ導電
型（ｐ型）のエピタキシャル層２ａおよび半導体層２ｂ
を約１０μｍ程度成長させてエピタキシャルウエハ（ｐ
／ｐ+ エピタキシャルウエハ）２ＥＷを作製する。この
エピタキシャル層２ａおよび半導体層２ｂの成長時にド
ーパントとして、例えばＢを添加する。上記エピタキシ
ャル層２ａおよび半導体層２ｂの不純物（Ｂ）濃度の具
体的な値は、約１. ４×１０15ａｔｏｍｓ／ｃｍ3 （比
抵抗＝約１０Ωｃｍ）に設定される。
【００２４】この際、表面のみが鏡面研磨されたＣＺウ
エハ１では、その表面に形成されたエピタキシャル層２
ａは単結晶であるが、裏面に形成された半導体層２ｂは
多結晶である。この場合、ゲッタリング効果が期待でき
る。一方、両面が鏡面研磨されたＣＺウエハで、かつ
（１００）を主面とし、軸傾斜を伴わないＣＺウエハ１
では、その表面および裏面に形成されたエピタキシャル
層２ａおよび半導体層２ｂは単結晶である。この場合、
エピタキシャル層２ａおよび半導体層２ｂのいずれか一
方に素子を形成することができ、素子形成に先立って、
表裏管理が不要であることのメリットを有する。
エハ１では、その表面に形成されたエピタキシャル層２
ａは単結晶であるが、裏面に形成された半導体層２ｂは
多結晶である。この場合、ゲッタリング効果が期待でき
る。一方、両面が鏡面研磨されたＣＺウエハで、かつ
（１００）を主面とし、軸傾斜を伴わないＣＺウエハ１
では、その表面および裏面に形成されたエピタキシャル
層２ａおよび半導体層２ｂは単結晶である。この場合、
エピタキシャル層２ａおよび半導体層２ｂのいずれか一
方に素子を形成することができ、素子形成に先立って、
表裏管理が不要であることのメリットを有する。
【００２５】上記エピタキシャル層２を形成するには、
例えば、まずＣＺウエハ１をエピタキシャル成長炉（反
応炉）に投入し、ＣＺウエハ１に約１１５０℃の温度で
熱処理（プレヒート）を施した後、上記プレヒート温度
よりも５０〜１００℃程度低い温度に設定し、次いで、
反応ガス、例えばＳｉＨ4 、ＳｉＨＣｌ3 またはＳｉＨ
2 Ｃｌ2 を反応炉に導入してエピタキシャル成長を行
う。
例えば、まずＣＺウエハ１をエピタキシャル成長炉（反
応炉）に投入し、ＣＺウエハ１に約１１５０℃の温度で
熱処理（プレヒート）を施した後、上記プレヒート温度
よりも５０〜１００℃程度低い温度に設定し、次いで、
反応ガス、例えばＳｉＨ4 、ＳｉＨＣｌ3 またはＳｉＨ
2 Ｃｌ2 を反応炉に導入してエピタキシャル成長を行
う。
【００２６】上記プレヒートの目的は、ＣＺウエハ１の
全面の清浄以外に、ＣＺウエハ１からＢを外方拡散させ
て、ＣＺウエハ１の表面および裏面近傍の不純物濃度を
低下させることにある。このため、プレヒート後は、Ｃ
Ｚウエハ１から外方拡散したＢによってエピタキシャル
層２の不純物（Ｂ）濃度を制御することが難しくなるの
で、一旦反応炉内のガスを外へ排気（低圧）した後に、
反応ガスは反応炉へ導入される。
全面の清浄以外に、ＣＺウエハ１からＢを外方拡散させ
て、ＣＺウエハ１の表面および裏面近傍の不純物濃度を
低下させることにある。このため、プレヒート後は、Ｃ
Ｚウエハ１から外方拡散したＢによってエピタキシャル
層２の不純物（Ｂ）濃度を制御することが難しくなるの
で、一旦反応炉内のガスを外へ排気（低圧）した後に、
反応ガスは反応炉へ導入される。
【００２７】ＣＺウエハ１、特に両面を鏡面研磨したＣ
Ｚウエハ１を反応炉へ搬送する際は、搬送系の治具がＣ
Ｚウエハ１の表面または裏面に接触するの最小限に抑え
るために、ＣＺウエハ１の周辺のみを支持する治具が用
いられる。
Ｚウエハ１を反応炉へ搬送する際は、搬送系の治具がＣ
Ｚウエハ１の表面または裏面に接触するの最小限に抑え
るために、ＣＺウエハ１の周辺のみを支持する治具が用
いられる。
【００２８】図３に、ＣＺウエハ１の周辺のみを支持す
る搬送系の治具の例を示す。図３（ａ）は搬送系の治具
の上面図であり、図３（ｂ）および（ｃ）は搬送系の治
具の側面図である。ＣＺウエハ１の周囲を支持する搬送
系の治具には、例えばＣＺウエハ１の周辺を溝で保持す
るもの（図３（ｂ））、またはＣＺウエハ１の周囲を傾
斜面で保持するもの（図３（ｃ））が用いられる。
る搬送系の治具の例を示す。図３（ａ）は搬送系の治具
の上面図であり、図３（ｂ）および（ｃ）は搬送系の治
具の側面図である。ＣＺウエハ１の周囲を支持する搬送
系の治具には、例えばＣＺウエハ１の周辺を溝で保持す
るもの（図３（ｂ））、またはＣＺウエハ１の周囲を傾
斜面で保持するもの（図３（ｃ））が用いられる。
【００２９】次に、プレヒートおよびエピタキシャル成
長時にＣＺウエハ１を保持する第１のボートＢ１の上面
図、および上記上面図のＡ−Ａ’線における断面図を図
４（ａ）、および同図（ｂ）にそれぞれ示し、第２のボ
ートＢ２の上面図を図５に示す。
長時にＣＺウエハ１を保持する第１のボートＢ１の上面
図、および上記上面図のＡ−Ａ’線における断面図を図
４（ａ）、および同図（ｂ）にそれぞれ示し、第２のボ
ートＢ２の上面図を図５に示す。
【００３０】図４に示すように、第１のボートＢ１はＣ
Ｚウエハ１の周辺全周を保持しており、ＣＺウエハ１の
自重によってＣＺウエハ１に発生する転位を抑えること
ができる。この第１のボートＢ１にＣＺウエハ１を乗せ
る場合は、一旦ピンなどでＣＺウエハ１を支えて搬送系
を引き出した後、ＣＺウエハ１を第１のボートＢ１に乗
せ変える。一方、図５に示すように、第２のボートＢ２
には搬送系が入る切れ込みが入っており、これによっ
て、上記ピンを使用することなく搬送系から第２のボー
トＢ２に直接ＣＺウエハ１を乗せ変えることができる。
Ｚウエハ１の周辺全周を保持しており、ＣＺウエハ１の
自重によってＣＺウエハ１に発生する転位を抑えること
ができる。この第１のボートＢ１にＣＺウエハ１を乗せ
る場合は、一旦ピンなどでＣＺウエハ１を支えて搬送系
を引き出した後、ＣＺウエハ１を第１のボートＢ１に乗
せ変える。一方、図５に示すように、第２のボートＢ２
には搬送系が入る切れ込みが入っており、これによっ
て、上記ピンを使用することなく搬送系から第２のボー
トＢ２に直接ＣＺウエハ１を乗せ変えることができる。
【００３１】また、エピタキシャル成長は、枚葉式反応
炉またはバッチ式反応炉によって行われるが、ＣＺウエ
ハ１全面に供給される反応ガスの状態が均一となるよう
に、反応炉のガス噴き出し口の位置および数は最適設計
される。これによって、膜厚および不純物濃度分布が一
定のエピタキシャル層２を形成することができる。
炉またはバッチ式反応炉によって行われるが、ＣＺウエ
ハ１全面に供給される反応ガスの状態が均一となるよう
に、反応炉のガス噴き出し口の位置および数は最適設計
される。これによって、膜厚および不純物濃度分布が一
定のエピタキシャル層２を形成することができる。
【００３２】図６は、上記エピタキシャル層２ａの主面
に相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）を形成した半
導体集積回路装置の要部断面図である。
に相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）を形成した半
導体集積回路装置の要部断面図である。
【００３３】エピタキシャル層２ａには、素子形成のた
めの半導体領域、具体的にはｎ型ウエル３ｎとｐ型ウエ
ル３ｐとが選択的に形成されている。特に限定はされな
いが、ｎ型ウエル３ｎとｐ型ウエル３ｐのそれぞれは、
ＣＭＯＳＦＥＴのラッチアップ耐性を向上させるため
に、エピタキシャル層２ａに形成された素子分離溝４を
介して互いに分離されている。
めの半導体領域、具体的にはｎ型ウエル３ｎとｐ型ウエ
ル３ｐとが選択的に形成されている。特に限定はされな
いが、ｎ型ウエル３ｎとｐ型ウエル３ｐのそれぞれは、
ＣＭＯＳＦＥＴのラッチアップ耐性を向上させるため
に、エピタキシャル層２ａに形成された素子分離溝４を
介して互いに分離されている。
【００３４】エピタキシャル層２ａに形成されたｎ型ウ
エル３ｎにはｐチャネル型ＭＩＳＦＥＴＱｐが形成さ
れ、ｐ型ウエル３ｐにはｎチャネル型ＭＩＳＦＥＴＱｎ
が形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、
主としてｎ型ウエル３ｎに形成された一対のｐ型半導体
領域（ソース領域、ドレイン領域）６、６と、ｎ型ウエ
ル３ｎの表面に形成されたゲート酸化膜７と、このゲー
ト酸化膜７上に形成されたゲート電極８とで構成されて
いる。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型
ウエル３ｐに形成された一対のｎ型半導体領域（ソース
領域、ドレイン領域）９、９と、ｐ型ウエル３ｐの表面
に形成されたゲート酸化膜７と、このゲート酸化膜７上
に形成されたゲート電極８とで構成されている。ゲート
電極８は、例えばｎ型多結晶シリコン膜上にタングステ
ン（Ｗ）シリサイド膜を積層したポリサイド膜などで構
成されている。ゲート電極８の上部には、例えば酸化シ
リコン膜１０が形成され、側壁には酸化シリコン膜から
なるサイドウォールスペーサ１１が形成されている。酸
化シリコン膜１０およびサイドウォールスペーサ１１
は、ゲート電極８とその上層に形成された配線（１３ａ
〜１３ｄ）とを電気的に分離する絶縁膜である。
エル３ｎにはｐチャネル型ＭＩＳＦＥＴＱｐが形成さ
れ、ｐ型ウエル３ｐにはｎチャネル型ＭＩＳＦＥＴＱｎ
が形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、
主としてｎ型ウエル３ｎに形成された一対のｐ型半導体
領域（ソース領域、ドレイン領域）６、６と、ｎ型ウエ
ル３ｎの表面に形成されたゲート酸化膜７と、このゲー
ト酸化膜７上に形成されたゲート電極８とで構成されて
いる。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型
ウエル３ｐに形成された一対のｎ型半導体領域（ソース
領域、ドレイン領域）９、９と、ｐ型ウエル３ｐの表面
に形成されたゲート酸化膜７と、このゲート酸化膜７上
に形成されたゲート電極８とで構成されている。ゲート
電極８は、例えばｎ型多結晶シリコン膜上にタングステ
ン（Ｗ）シリサイド膜を積層したポリサイド膜などで構
成されている。ゲート電極８の上部には、例えば酸化シ
リコン膜１０が形成され、側壁には酸化シリコン膜から
なるサイドウォールスペーサ１１が形成されている。酸
化シリコン膜１０およびサイドウォールスペーサ１１
は、ゲート電極８とその上層に形成された配線（１３ａ
〜１３ｄ）とを電気的に分離する絶縁膜である。
【００３５】ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネ
ル型ＭＩＳＦＥＴＱｎのそれぞれの上部には、酸化シリ
コン膜１２を介して第１層目の配線１３ａ〜１３ｄが形
成されている。配線１３ａは、酸化シリコン膜１２に開
孔された接続孔１４ａを通じてｐチャネル型ＭＩＳＦＥ
ＴＱｐの一方のｐ型半導体領域６と電気的に接続され、
配線１３ｂは、接続孔１４ｂを通じてｐチャネル型ＭＩ
ＳＦＥＴＱｐの他方のｐ型半導体領域６と電気的に接続
されている。また、配線１３ｃは、接続孔１４ｃを通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一方のｎ型半導体領
域９と電気的に接続され、配線１３ｄは、接続孔１４ｄ
を通じてｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半
導体領域９と電気的に接続されている。配線１３ａ〜１
３ｄは、例えばＳｉと銅（Ｃｕ）とが添加されたアルミ
ニウム（Ａｌ）合金で構成されている。
ル型ＭＩＳＦＥＴＱｎのそれぞれの上部には、酸化シリ
コン膜１２を介して第１層目の配線１３ａ〜１３ｄが形
成されている。配線１３ａは、酸化シリコン膜１２に開
孔された接続孔１４ａを通じてｐチャネル型ＭＩＳＦＥ
ＴＱｐの一方のｐ型半導体領域６と電気的に接続され、
配線１３ｂは、接続孔１４ｂを通じてｐチャネル型ＭＩ
ＳＦＥＴＱｐの他方のｐ型半導体領域６と電気的に接続
されている。また、配線１３ｃは、接続孔１４ｃを通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一方のｎ型半導体領
域９と電気的に接続され、配線１３ｄは、接続孔１４ｄ
を通じてｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半
導体領域９と電気的に接続されている。配線１３ａ〜１
３ｄは、例えばＳｉと銅（Ｃｕ）とが添加されたアルミ
ニウム（Ａｌ）合金で構成されている。
【００３６】第１層目の配線１３ａ〜１３ｄの上部に
は、酸化シリコン膜などからなる層間絶縁膜１５を介し
て第２層目の配線１６ａ、１６ｂが形成されている。配
線１６ａは、層間絶縁膜１５に開孔された接続孔１７ａ
を通じて第１層目の配線１３ｂと電気的に接続され、配
線１６ｂは、接続孔１７ｂを通じて第１層目の配線１３
ｃと電気的に接続されている。配線１６ａ、１６ｂは、
例えばＳｉとＣｕとが添加されたＡｌ合金で構成されて
いる。
は、酸化シリコン膜などからなる層間絶縁膜１５を介し
て第２層目の配線１６ａ、１６ｂが形成されている。配
線１６ａは、層間絶縁膜１５に開孔された接続孔１７ａ
を通じて第１層目の配線１３ｂと電気的に接続され、配
線１６ｂは、接続孔１７ｂを通じて第１層目の配線１３
ｃと電気的に接続されている。配線１６ａ、１６ｂは、
例えばＳｉとＣｕとが添加されたＡｌ合金で構成されて
いる。
【００３７】配線１６ａ、１６ｂの上部には、酸化シリ
コン膜と窒化シリコン膜との積層膜などで構成されたパ
ッシベーション膜１８が形成されている。
コン膜と窒化シリコン膜との積層膜などで構成されたパ
ッシベーション膜１８が形成されている。
【００３８】次に、上記した半導体集積回路装置の製造
方法を図７〜図１５を用いて説明する。
方法を図７〜図１５を用いて説明する。
【００３９】まず、図７に示すように、ｐ型の単結晶シ
リコンからなるＣＺウエハ１の表面および裏面にｐ型の
エピタキシャル層２ａおよび半導体層２ｂをそれぞれ形
成したエピタキシャルウエハ（図２参照）２ＥＷを用意
する。ＣＺウエハ１、エピタキシャル層２ａおよび半導
体層２ｂは、（１００）面を主面とし、エピタキシャル
層２ａおよび半導体層２ｂの膜厚は、例えば１０μｍで
あり、不純物（Ｂ）濃度は約１. ４×１０15ａｔｏｍｓ
／ｃｍ3 である。
リコンからなるＣＺウエハ１の表面および裏面にｐ型の
エピタキシャル層２ａおよび半導体層２ｂをそれぞれ形
成したエピタキシャルウエハ（図２参照）２ＥＷを用意
する。ＣＺウエハ１、エピタキシャル層２ａおよび半導
体層２ｂは、（１００）面を主面とし、エピタキシャル
層２ａおよび半導体層２ｂの膜厚は、例えば１０μｍで
あり、不純物（Ｂ）濃度は約１. ４×１０15ａｔｏｍｓ
／ｃｍ3 である。
【００４０】次に、図８に示すように、エピタキシャル
層２ａの上部にＣＶＤ（Chemical Vapor Deposition ）
法で酸化シリコン膜２２（膜厚＝約４０ｎｍ）と窒化シ
リコン膜２３（膜厚＝約５０ｎｍ）とを順次堆積し、次
いでフォトレジストをマスクにして窒化シリコン膜２３
をパターニングした後、窒化シリコン膜２３をマスクに
して酸化シリコン膜２２とエピタキシャル層２ａとを順
次エッチングして溝４ａを形成する。続いて９００〜１
１５０℃の熱酸化処理を施して溝４ａの内壁に酸化シリ
コン膜（図示せず）を形成する。
層２ａの上部にＣＶＤ（Chemical Vapor Deposition ）
法で酸化シリコン膜２２（膜厚＝約４０ｎｍ）と窒化シ
リコン膜２３（膜厚＝約５０ｎｍ）とを順次堆積し、次
いでフォトレジストをマスクにして窒化シリコン膜２３
をパターニングした後、窒化シリコン膜２３をマスクに
して酸化シリコン膜２２とエピタキシャル層２ａとを順
次エッチングして溝４ａを形成する。続いて９００〜１
１５０℃の熱酸化処理を施して溝４ａの内壁に酸化シリ
コン膜（図示せず）を形成する。
【００４１】次に、図９に示すように、エピタキシャル
層２ａの上部にＣＶＤ法で酸化シリコン膜２４を堆積
し、約１０００℃の熱処理を施して膜をデンシファイし
た後、エッチバックまたは化学的機械研磨で酸化シリコ
ン膜２４を平坦化し、溝４ａの内部に残すことにより、
素子分離溝４を形成する。
層２ａの上部にＣＶＤ法で酸化シリコン膜２４を堆積
し、約１０００℃の熱処理を施して膜をデンシファイし
た後、エッチバックまたは化学的機械研磨で酸化シリコ
ン膜２４を平坦化し、溝４ａの内部に残すことにより、
素子分離溝４を形成する。
【００４２】次に、図１０に示すように、エピタキシャ
ル層２ａの表面の一部にｎ型不純物（例えばＰ）をイオ
ン打ち込みし、他の一部にｐ型不純物（例えばＢ）をイ
オン打ち込みした後、不純物引き伸ばし用の熱処理を１
２００℃、数時間行って不純物をエピタキシャル層２ａ
の内部に熱拡散させることにより、ｎ型ウエル３ｎとｐ
型ウエル３ｐとを形成する。ｎ型ウエル３ｎおよびｐ型
ウエル３ｐの不純物濃度は、例えば６×１０16ａｔｏｍ
ｓ／ｃｍ3 とする。
ル層２ａの表面の一部にｎ型不純物（例えばＰ）をイオ
ン打ち込みし、他の一部にｐ型不純物（例えばＢ）をイ
オン打ち込みした後、不純物引き伸ばし用の熱処理を１
２００℃、数時間行って不純物をエピタキシャル層２ａ
の内部に熱拡散させることにより、ｎ型ウエル３ｎとｐ
型ウエル３ｐとを形成する。ｎ型ウエル３ｎおよびｐ型
ウエル３ｐの不純物濃度は、例えば６×１０16ａｔｏｍ
ｓ／ｃｍ3 とする。
【００４３】次に、図１１に示すように、エピタキシャ
ル層２ａを熱酸化して活性領域の表面にゲート酸化膜７
を形成した後、ゲート酸化膜７の上部にゲート電極８を
形成する。ゲート酸化膜７は、ＯＳＦ転位密度の低いエ
ピタキシャル層２ａの表面に形成されるので、膜の信頼
性が高い。ゲート電極８は、このゲート酸化膜７を形成
したエピタキシャル層２ａの上部にＣＶＤ法でｎ型多結
晶シリコン膜、Ｗシリサイド膜および酸化シリコン膜１
０を順次堆積し、フォトレジストをマスクにしたドライ
エッチングでこれらの膜をパターニングして形成する。
ゲート電極８は、ｎ型多結晶シリコン膜の上部にＷシリ
サイド膜を積層したポリサイド膜などで構成されてい
る。ゲート電極８は、ｎ型多結晶シリコンの単層膜また
はｎ型多結晶シリコン膜、ＴｉＮ（チタンナイトライド
膜）、Ｗ膜を積層した３層膜などで構成してもよい。
ル層２ａを熱酸化して活性領域の表面にゲート酸化膜７
を形成した後、ゲート酸化膜７の上部にゲート電極８を
形成する。ゲート酸化膜７は、ＯＳＦ転位密度の低いエ
ピタキシャル層２ａの表面に形成されるので、膜の信頼
性が高い。ゲート電極８は、このゲート酸化膜７を形成
したエピタキシャル層２ａの上部にＣＶＤ法でｎ型多結
晶シリコン膜、Ｗシリサイド膜および酸化シリコン膜１
０を順次堆積し、フォトレジストをマスクにしたドライ
エッチングでこれらの膜をパターニングして形成する。
ゲート電極８は、ｎ型多結晶シリコン膜の上部にＷシリ
サイド膜を積層したポリサイド膜などで構成されてい
る。ゲート電極８は、ｎ型多結晶シリコンの単層膜また
はｎ型多結晶シリコン膜、ＴｉＮ（チタンナイトライド
膜）、Ｗ膜を積層した３層膜などで構成してもよい。
【００４４】次に、図１２に示すように、ゲート電極８
の両側のｐ型ウエル３ｐにｎ型不純物をイオン打ち込み
してｎ型半導体領域（ソース領域、ドレイン領域）９、
９を形成し、ｎ型ウエル３ｎにｐ型不純物をイオン打ち
込みしてｐ型半導体領域（ソース領域、ドレイン領域）
６、６を形成することにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成す
る。ｎ型半導体領域９、９は、例えば１０15ａｔｏｍｓ
／ｃｍ2 程度のヒ素（Ａｓ）をイオン打ち込みして形成
し、ｐ型半導体領域６、６は、例えば１０15ａｔｏｍｓ
／ｃｍ2 程度のフッ化ホウ素（ＢＦ2 ）をイオン打ち込
みして形成する。その後、エピタキシャル層２ａの上部
にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチン
グで加工してゲート電極８の側壁にサイドウォールスペ
ーサ１１を形成する。ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレインおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のソース、ドレインは、二重拡散ドレイン（Double Dif
fused Drain ）構造あるいはＬＤＤ（Lightly Doped Dr
ain ）構造で構成することもできる。
の両側のｐ型ウエル３ｐにｎ型不純物をイオン打ち込み
してｎ型半導体領域（ソース領域、ドレイン領域）９、
９を形成し、ｎ型ウエル３ｎにｐ型不純物をイオン打ち
込みしてｐ型半導体領域（ソース領域、ドレイン領域）
６、６を形成することにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成す
る。ｎ型半導体領域９、９は、例えば１０15ａｔｏｍｓ
／ｃｍ2 程度のヒ素（Ａｓ）をイオン打ち込みして形成
し、ｐ型半導体領域６、６は、例えば１０15ａｔｏｍｓ
／ｃｍ2 程度のフッ化ホウ素（ＢＦ2 ）をイオン打ち込
みして形成する。その後、エピタキシャル層２ａの上部
にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチン
グで加工してゲート電極８の側壁にサイドウォールスペ
ーサ１１を形成する。ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレインおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のソース、ドレインは、二重拡散ドレイン（Double Dif
fused Drain ）構造あるいはＬＤＤ（Lightly Doped Dr
ain ）構造で構成することもできる。
【００４５】次に、図１３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
を形成したエピタキシャル層２ａの上部にＣＶＤ法で酸
化シリコン膜１２を堆積した後、フォトレジストをマス
クにしたドライエッチングで酸化シリコン膜１２の一部
を開孔することにより、ｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ型半導体領域６、６の上部に接続孔１４ａ、１４ｂ
を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体
領域９、９の上部に接続孔１４ｃ、１４ｄを形成する。
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
を形成したエピタキシャル層２ａの上部にＣＶＤ法で酸
化シリコン膜１２を堆積した後、フォトレジストをマス
クにしたドライエッチングで酸化シリコン膜１２の一部
を開孔することにより、ｐチャネル型ＭＩＳＦＥＴＱｐ
のｐ型半導体領域６、６の上部に接続孔１４ａ、１４ｂ
を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体
領域９、９の上部に接続孔１４ｃ、１４ｄを形成する。
【００４６】次に、図１４に示すように、接続孔１４ａ
〜１４ｄを形成した酸化シリコン膜１２の上部に例えば
スパッタリング法でＡｌ合金膜を堆積した後、フォトレ
ジストをマスクにしたドレイエッチングでＡｌ合金膜を
パターニングすることにより、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ型半導体領域６、６と電気的に接続された配
線１３ａ、１３ｂ、およびｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域９、９と電気的に接続された配線１
３ｃ、１３ｄを形成する。
〜１４ｄを形成した酸化シリコン膜１２の上部に例えば
スパッタリング法でＡｌ合金膜を堆積した後、フォトレ
ジストをマスクにしたドレイエッチングでＡｌ合金膜を
パターニングすることにより、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ型半導体領域６、６と電気的に接続された配
線１３ａ、１３ｂ、およびｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域９、９と電気的に接続された配線１
３ｃ、１３ｄを形成する。
【００４７】次に、図１５に示すように、配線１３ａ〜
１３ｄの上部にＣＶＤ法で酸化シリコン膜などを堆積し
て層間絶縁膜１５を形成した後、フォトレジストをマス
クにしたドライエッチングで層間絶縁膜１５の一部を開
孔することにより、配線１３ｂの上部に接続孔１７ａを
形成し、配線１３ｃの上部に接続孔１７ｂを形成する。
続いて、層間絶縁膜１５の上部に例えばスパッタリング
法でＡｌ合金膜を堆積した後、フォトレジストをマスク
にしたドライエッチングでこのＡｌ合金膜をパターニン
グすることにより、配線１３ｂと電気的に接続された配
線１６ａ、および配線１３ｃと電気的に接続された配線
１６ｂを形成する。
１３ｄの上部にＣＶＤ法で酸化シリコン膜などを堆積し
て層間絶縁膜１５を形成した後、フォトレジストをマス
クにしたドライエッチングで層間絶縁膜１５の一部を開
孔することにより、配線１３ｂの上部に接続孔１７ａを
形成し、配線１３ｃの上部に接続孔１７ｂを形成する。
続いて、層間絶縁膜１５の上部に例えばスパッタリング
法でＡｌ合金膜を堆積した後、フォトレジストをマスク
にしたドライエッチングでこのＡｌ合金膜をパターニン
グすることにより、配線１３ｂと電気的に接続された配
線１６ａ、および配線１３ｃと電気的に接続された配線
１６ｂを形成する。
【００４８】その後、配線１６ａ、１６ｂの上部にＣＶ
Ｄ法で酸化シリコン膜と窒化シリコン膜とを堆積してパ
ッシッベーション膜１８を形成することにより、本実施
の形態１の相補型ＭＩＳＦＥＴを有する半導体集積回路
装置が完成する。
Ｄ法で酸化シリコン膜と窒化シリコン膜とを堆積してパ
ッシッベーション膜１８を形成することにより、本実施
の形態１の相補型ＭＩＳＦＥＴを有する半導体集積回路
装置が完成する。
【００４９】この後、半導体ウエハから半導体チップ
（ペレット）に分割（スクライブ）を行うに先立って、
半導体ウエハの裏面を研削し、半導体チップを得るため
に適した厚さ（例えば、１５０μｍ）の半導体ウエハを
得る。この裏面研削により、半導体ウエハの裏面のエピ
タクシャル層（単結晶シリコン層）または多結晶シリコ
ン層は除去される。
（ペレット）に分割（スクライブ）を行うに先立って、
半導体ウエハの裏面を研削し、半導体チップを得るため
に適した厚さ（例えば、１５０μｍ）の半導体ウエハを
得る。この裏面研削により、半導体ウエハの裏面のエピ
タクシャル層（単結晶シリコン層）または多結晶シリコ
ン層は除去される。
【００５０】このように、本実施の形態１によれば、不
純物が高濃度に添加されたＣＺウエハ１にプレヒートを
施して表面および裏面近傍の不純物濃度を低下させた
後、ＣＺウエハ１の表面および裏面をエピタキシャル層
２ａおよび半導体層２ｂでそれぞれ覆うことにより、エ
ピタキシャル成長時あるいは製造プロセス途中の熱処理
でＣＺウエハ１中の不純物がその裏面から外方拡散して
ＣＺウエハ１の表面のエピタキシャル層２ａにオートド
ーピングするのを防ぐことができるので、ゲッタリング
能力が高く、素子形成領域の不純物濃度プロファイルの
変動によるＭＩＳＦＥＴの特性劣化を防ぐことのできる
エピタキシャルウエハ２ＥＷを低コストで提供すること
ができる。
純物が高濃度に添加されたＣＺウエハ１にプレヒートを
施して表面および裏面近傍の不純物濃度を低下させた
後、ＣＺウエハ１の表面および裏面をエピタキシャル層
２ａおよび半導体層２ｂでそれぞれ覆うことにより、エ
ピタキシャル成長時あるいは製造プロセス途中の熱処理
でＣＺウエハ１中の不純物がその裏面から外方拡散して
ＣＺウエハ１の表面のエピタキシャル層２ａにオートド
ーピングするのを防ぐことができるので、ゲッタリング
能力が高く、素子形成領域の不純物濃度プロファイルの
変動によるＭＩＳＦＥＴの特性劣化を防ぐことのできる
エピタキシャルウエハ２ＥＷを低コストで提供すること
ができる。
【００５１】また、本実施の形態１によれば、上記エピ
タキシャルウエハ２ＥＷを安価に製造することができる
ので、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
の製造コストを低減することができる。
タキシャルウエハ２ＥＷを安価に製造することができる
ので、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
の製造コストを低減することができる。
【００５２】なお、本実施の形態１では、エピタキシャ
ルウエハ２ＥＷを構成するＣＺウエハ１の不純物濃度を
５×１０18ａｔｏｍｓ／ｃｍ3 、エピタキシャル層２の
不純物濃度を１. ４×１０15ａｔｏｍｓ／ｃｍ3 とした
が、ＣＺウエハ１の不純物濃度は、ゲッタリング能力お
よびラッチアップ耐性を考慮して３×１０16ａｔｏｍｓ
／ｃｍ3 以上、１×１０21ａｔｏｍｓ／ｃｍ3 未満の範
囲に設定される。一方、エピタキシャル層２の不純物濃
度は１×１０14ａｔｏｍｓ／ｃｍ3 以上、３×１０16ａ
ｔｏｍｓ／ｃｍ3 未満の範囲に設定される。
ルウエハ２ＥＷを構成するＣＺウエハ１の不純物濃度を
５×１０18ａｔｏｍｓ／ｃｍ3 、エピタキシャル層２の
不純物濃度を１. ４×１０15ａｔｏｍｓ／ｃｍ3 とした
が、ＣＺウエハ１の不純物濃度は、ゲッタリング能力お
よびラッチアップ耐性を考慮して３×１０16ａｔｏｍｓ
／ｃｍ3 以上、１×１０21ａｔｏｍｓ／ｃｍ3 未満の範
囲に設定される。一方、エピタキシャル層２の不純物濃
度は１×１０14ａｔｏｍｓ／ｃｍ3 以上、３×１０16ａ
ｔｏｍｓ／ｃｍ3 未満の範囲に設定される。
【００５３】（実施の形態２）図１６は、プレヒートお
よびエピタキシャル成長時にＣＺウエハ１を保持するサ
セプタの側面図を示す。サセプタは高周波によって加熱
され、ＣＺウエハ１面内において良好な温度分布が得ら
れる。
よびエピタキシャル成長時にＣＺウエハ１を保持するサ
セプタの側面図を示す。サセプタは高周波によって加熱
され、ＣＺウエハ１面内において良好な温度分布が得ら
れる。
【００５４】サセプタを用いたエピタキシャルウエハ２
ＥＷの製造方法は、まず、シリコン（Ｓｉ）が堆積され
たサセプタにＣＺウエハ１を乗せてプレヒート処理を施
し、ＣＺウエハ１の裏面にサセプタ上のＳｉを転写す
る。ＣＺウエハ１の裏面に転写されたＳｉの厚さはプレ
ヒート時間によって制御される。所望の厚さのＳｉをＣ
Ｚウエハ１の裏面に形成した後、反応炉へ反応ガスを導
入してＣＺウエハ１の表面にエピタキシャル層２を形成
する。なお、プレヒート中は反応炉の内部を排気してＣ
Ｚウエハ１の表面から外方拡散する不純物（Ｂ）の影響
を抑える。
ＥＷの製造方法は、まず、シリコン（Ｓｉ）が堆積され
たサセプタにＣＺウエハ１を乗せてプレヒート処理を施
し、ＣＺウエハ１の裏面にサセプタ上のＳｉを転写す
る。ＣＺウエハ１の裏面に転写されたＳｉの厚さはプレ
ヒート時間によって制御される。所望の厚さのＳｉをＣ
Ｚウエハ１の裏面に形成した後、反応炉へ反応ガスを導
入してＣＺウエハ１の表面にエピタキシャル層２を形成
する。なお、プレヒート中は反応炉の内部を排気してＣ
Ｚウエハ１の表面から外方拡散する不純物（Ｂ）の影響
を抑える。
【００５５】このように、本実施の形態２によれば、サ
セプタは高周波によって加熱されるので、ＣＺウエハ１
面内の温度分布が均一となり、エピタキシャル層２の厚
さおよび抵抗の均一性が向上する。
セプタは高周波によって加熱されるので、ＣＺウエハ１
面内の温度分布が均一となり、エピタキシャル層２の厚
さおよび抵抗の均一性が向上する。
【００５６】（実施の形態３）図１７は、本実施の形態
３の半導体集積回路装置を示す要部断面図である。
３の半導体集積回路装置を示す要部断面図である。
【００５７】本実施の形態３の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＤＲＡＭ（Dynamic Random Access Memory）を形成し
たものである。
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＤＲＡＭ（Dynamic Random Access Memory）を形成し
たものである。
【００５８】エピタキシャル層２ａに形成されたｐ型ウ
エル３ｐの一部には、ＤＲＡＭのメモリセルを構成する
ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓが形
成されており、他の一部には周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎが形成されている。また、エピタキシャ
ル層２ａに形成されたｎ型ウエル３ｎには周辺回路のｐ
チャネル型ＭＩＳＦＥＴＱｐが形成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、エピタ
キシャル層２ａの表面にＬＯＣＯＳ（Local Oxidation
of Silicon）法で形成したフィールド酸化膜２８によっ
て互いに分離されている。
エル３ｐの一部には、ＤＲＡＭのメモリセルを構成する
ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓが形
成されており、他の一部には周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎが形成されている。また、エピタキシャ
ル層２ａに形成されたｎ型ウエル３ｎには周辺回路のｐ
チャネル型ＭＩＳＦＥＴＱｐが形成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、エピタ
キシャル層２ａの表面にＬＯＣＯＳ（Local Oxidation
of Silicon）法で形成したフィールド酸化膜２８によっ
て互いに分離されている。
【００５９】メモリセル選択用ＭＩＳＦＥＴＱｔとｎチ
ャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエル３ｐ
に形成された一対のｎ型半導体領域（ソース領域、ドレ
イン領域）９、９と、ｐ型ウエル３ｐの表面に形成され
たゲート酸化膜７と、このゲート酸化膜７上に形成され
たゲート電極８とで構成されている。ｐチャネル型ＭＩ
ＳＦＥＴＱｐは、主としてｎ型ウエル３ｎに形成された
一対のｐ型半導体領域（ソース領域、ドレイン領域）
６、６と、ｎ型ウエル３ｎの表面に形成されたゲート酸
化膜７と、このゲート酸化膜７上に形成されたゲート電
極８とで構成されている。ゲート電極８は、ｎ型多結晶
シリコン膜上にＷシリサイド膜を積層したポリサイド膜
などで構成されている。
ャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエル３ｐ
に形成された一対のｎ型半導体領域（ソース領域、ドレ
イン領域）９、９と、ｐ型ウエル３ｐの表面に形成され
たゲート酸化膜７と、このゲート酸化膜７上に形成され
たゲート電極８とで構成されている。ｐチャネル型ＭＩ
ＳＦＥＴＱｐは、主としてｎ型ウエル３ｎに形成された
一対のｐ型半導体領域（ソース領域、ドレイン領域）
６、６と、ｎ型ウエル３ｎの表面に形成されたゲート酸
化膜７と、このゲート酸化膜７上に形成されたゲート電
極８とで構成されている。ゲート電極８は、ｎ型多結晶
シリコン膜上にＷシリサイド膜を積層したポリサイド膜
などで構成されている。
【００６０】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
にはビット線ＢＬ１、ＢＬ２が形成されており、周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩ
ＳＦＥＴＱｎのそれぞれの上部には第１層目の配線１３
ｅ、１３ｆが形成されている。ビット線ＢＬ１、ＢＬ２
の上部には下部電極２５と容量絶縁膜２６と上部電極２
７とからなる情報蓄積用容量素子Ｃが形成され、さらに
その上部には、第２層目の配線１６ｃ〜１６ｆが形成さ
れている。
にはビット線ＢＬ１、ＢＬ２が形成されており、周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩ
ＳＦＥＴＱｎのそれぞれの上部には第１層目の配線１３
ｅ、１３ｆが形成されている。ビット線ＢＬ１、ＢＬ２
の上部には下部電極２５と容量絶縁膜２６と上部電極２
７とからなる情報蓄積用容量素子Ｃが形成され、さらに
その上部には、第２層目の配線１６ｃ〜１６ｆが形成さ
れている。
【００６１】このように、本実施の形態３によれば、ゲ
ート酸化膜７の耐圧および膜質、ならびにリフレッシュ
特性を向上でき、かつゲッタリング能力の高いエピタキ
シャルウエハ２ＥＷを使用することにより、ＤＲＡＭの
信頼性および製造歩留まりを向上させることができる。
ート酸化膜７の耐圧および膜質、ならびにリフレッシュ
特性を向上でき、かつゲッタリング能力の高いエピタキ
シャルウエハ２ＥＷを使用することにより、ＤＲＡＭの
信頼性および製造歩留まりを向上させることができる。
【００６２】また、本実施の形態３によれば、安価に製
造されたエピタキシャルウエハ２ＥＷにＤＲＡＭを製造
することができるので、ＤＲＡＭの製造コストを低減す
ることができる。
造されたエピタキシャルウエハ２ＥＷにＤＲＡＭを製造
することができるので、ＤＲＡＭの製造コストを低減す
ることができる。
【００６３】（実施の形態４）図１８は、本実施の形態
４の半導体集積回路装置を示す要部断面図である。
４の半導体集積回路装置を示す要部断面図である。
【００６４】本実施の形態４の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にフラッシュメモリを形成したものである。エピタキシ
ャル層２ａに形成されたｐ型ウエル３ｐの一部には、フ
ラッシュメモリのメモリセルを構成するｎチャネル型Ｍ
ＩＳＦＥＴＱｍと転送用ＭＩＳＦＥＴを構成するｎチャ
ネル型ＭＩＳＦＥＴＱｔとが形成されており、他の一部
には周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎが形成さ
れている。メモリセルはＡＮＤ型で構成され、そのドレ
イン領域は、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳ
ＦＥＴＱｔｒ）のソース、ドレインのパスを介してデー
タ線１３ｉと電気的に接続されている。
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にフラッシュメモリを形成したものである。エピタキシ
ャル層２ａに形成されたｐ型ウエル３ｐの一部には、フ
ラッシュメモリのメモリセルを構成するｎチャネル型Ｍ
ＩＳＦＥＴＱｍと転送用ＭＩＳＦＥＴを構成するｎチャ
ネル型ＭＩＳＦＥＴＱｔとが形成されており、他の一部
には周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎが形成さ
れている。メモリセルはＡＮＤ型で構成され、そのドレ
イン領域は、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳ
ＦＥＴＱｔｒ）のソース、ドレインのパスを介してデー
タ線１３ｉと電気的に接続されている。
【００６５】また、エピタキシャル層２ａに形成された
ｎ型ウエル３ｎには周辺回路のｐチャネル型ＭＩＳＦＥ
ＴＱｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱ
ｍ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐは、エピタキシャル層２ａの表面にＬ
ＯＣＯＳ法で形成したフィールド酸化膜２８によって互
いに分離されている。
ｎ型ウエル３ｎには周辺回路のｐチャネル型ＭＩＳＦＥ
ＴＱｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱ
ｍ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐは、エピタキシャル層２ａの表面にＬ
ＯＣＯＳ法で形成したフィールド酸化膜２８によって互
いに分離されている。
【００６６】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍは、主としてｐ型ウエル３ｐに形成された一対のｎ型
半導体領域（ソース領域、ドレイン領域）９、９と、ｐ
型ウエル３ｐの表面に形成されたゲート酸化膜７と、ゲ
ート酸化膜７上に形成されたゲート電極（フローティン
グゲート）８と、ゲート電極８上に形成された第２ゲー
ト酸化膜２９と、第２ゲート酸化膜２９上に形成された
コントロールゲート３０とで構成されている。周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエ
ル３ｐに形成された一対のｎ型半導体領域９、９と、ｐ
型ウエル３ｐの表面に形成されたゲート酸化膜７と、こ
のゲート酸化膜７上に形成されたゲート電極８とで構成
されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、主とし
てｎ型ウエル３ｎに形成された一対のｐ型半導体領域
（ソース領域、ドレイン領域）６、６と、ｎ型ウエル３
ｎの表面に形成されたゲート酸化膜７と、このゲート酸
化膜７上に形成されたゲート電極８とで構成されてい
る。
ｍは、主としてｐ型ウエル３ｐに形成された一対のｎ型
半導体領域（ソース領域、ドレイン領域）９、９と、ｐ
型ウエル３ｐの表面に形成されたゲート酸化膜７と、ゲ
ート酸化膜７上に形成されたゲート電極（フローティン
グゲート）８と、ゲート電極８上に形成された第２ゲー
ト酸化膜２９と、第２ゲート酸化膜２９上に形成された
コントロールゲート３０とで構成されている。周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエ
ル３ｐに形成された一対のｎ型半導体領域９、９と、ｐ
型ウエル３ｐの表面に形成されたゲート酸化膜７と、こ
のゲート酸化膜７上に形成されたゲート電極８とで構成
されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、主とし
てｎ型ウエル３ｎに形成された一対のｐ型半導体領域
（ソース領域、ドレイン領域）６、６と、ｎ型ウエル３
ｎの表面に形成されたゲート酸化膜７と、このゲート酸
化膜７上に形成されたゲート電極８とで構成されてい
る。
【００６７】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍの上部には第１層目の配線１３ｇ〜１３ｉが形成され
ており、さらにその上部には、第２層目の配線１６ｇが
形成されている。周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐとｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれの上部
には第１層目の配線１３ｊが形成されており、さらにそ
の上部には、第２層目の配線１６ｈが形成されている。
ｍの上部には第１層目の配線１３ｇ〜１３ｉが形成され
ており、さらにその上部には、第２層目の配線１６ｇが
形成されている。周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐとｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれの上部
には第１層目の配線１３ｊが形成されており、さらにそ
の上部には、第２層目の配線１６ｈが形成されている。
【００６８】このように、本実施の形態４によれば、ゲ
ート酸化膜７の耐圧および膜質を向上でき、かつゲッタ
リング能力の高いエピタキシャルウエハ２ＥＷを使用す
ることにより、フラッシュメモリの信頼性および製造歩
留まりを向上させることができる。
ート酸化膜７の耐圧および膜質を向上でき、かつゲッタ
リング能力の高いエピタキシャルウエハ２ＥＷを使用す
ることにより、フラッシュメモリの信頼性および製造歩
留まりを向上させることができる。
【００６９】また、本実施の形態４によれば、安価に製
造されたエピタキシャルウエハ２ＥＷにフラッシュメモ
リを製造することができるので、フラッシュメモリの製
造コストを低減することができる。
造されたエピタキシャルウエハ２ＥＷにフラッシュメモ
リを製造することができるので、フラッシュメモリの製
造コストを低減することができる。
【００７０】（実施の形態５）図１９は、本実施の形態
５の半導体集積回路装置を示す要部断面図である。
５の半導体集積回路装置を示す要部断面図である。
【００７１】本実施の形態５の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＳＲＡＭ（Static Random Access Memory ）を形成し
たものである。このＳＲＡＭのメモリセルは、エピタキ
シャル層２ａの主面のフィールド絶縁膜２８で周囲を囲
まれた活性領域に形成されている。メモリセルを構成す
る６個のＭＩＳＦＥＴのうち、ｎチャネル型で構成され
る一対の駆動用ＭＩＳＦＥＴと一対の転送用ＭＩＳＦＥ
Ｔはｐ型ウエル３ｐの活性領域に形成され、ｐチャネル
型で構成される一対の負荷用ＭＩＳＦＥＴは駆動用ＭＩ
ＳＦＥＴの上部に形成されている。
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＳＲＡＭ（Static Random Access Memory ）を形成し
たものである。このＳＲＡＭのメモリセルは、エピタキ
シャル層２ａの主面のフィールド絶縁膜２８で周囲を囲
まれた活性領域に形成されている。メモリセルを構成す
る６個のＭＩＳＦＥＴのうち、ｎチャネル型で構成され
る一対の駆動用ＭＩＳＦＥＴと一対の転送用ＭＩＳＦＥ
Ｔはｐ型ウエル３ｐの活性領域に形成され、ｐチャネル
型で構成される一対の負荷用ＭＩＳＦＥＴは駆動用ＭＩ
ＳＦＥＴの上部に形成されている。
【００７２】一対の転送用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ- 型半導体領域（ソース領域、ドレイン領域）４５
と、この活性領域の表面に形成された酸化シリコン膜か
らなるゲート酸化膜４１と、このゲート酸化膜４１上に
形成されたポリサイドからなるゲート電極４２とで構成
されている。転送用ＭＩＳＦＥＴのゲート電極４２は、
ワード線ＷＬと一体に構成されている。
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ- 型半導体領域（ソース領域、ドレイン領域）４５
と、この活性領域の表面に形成された酸化シリコン膜か
らなるゲート酸化膜４１と、このゲート酸化膜４１上に
形成されたポリサイドからなるゲート電極４２とで構成
されている。転送用ＭＩＳＦＥＴのゲート電極４２は、
ワード線ＷＬと一体に構成されている。
【００７３】一対の駆動用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ- 型半導体領域（ソース領域、ドレイン領域）３７
と、この活性領域の表面に形成されたゲート酸化膜３５
と、このゲート酸化膜３５上に形成された多結晶シリコ
ンからなるゲート電極３６とで構成されている。
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ- 型半導体領域（ソース領域、ドレイン領域）３７
と、この活性領域の表面に形成されたゲート酸化膜３５
と、このゲート酸化膜３５上に形成された多結晶シリコ
ンからなるゲート電極３６とで構成されている。
【００７４】一対の負荷用ＭＩＳＦＥＴは、駆動用ＭＩ
ＳＦＥＴの上部に形成された多結晶シリコンからなるゲ
ート電極４７と、ゲート電極４７の上部に形成されたゲ
ート酸化膜４６と、ゲート酸化膜４６のさらに上部に形
成された多結晶シリコンからなるｐ型半導体領域（ソー
ス領域、ドレイン領域）４８とで構成されている。
ＳＦＥＴの上部に形成された多結晶シリコンからなるゲ
ート電極４７と、ゲート電極４７の上部に形成されたゲ
ート酸化膜４６と、ゲート酸化膜４６のさらに上部に形
成された多結晶シリコンからなるｐ型半導体領域（ソー
ス領域、ドレイン領域）４８とで構成されている。
【００７５】なお、符号３４はｐ型のチャネルストッパ
層、Ｖｃｃは電源線、ＶｓｓはＧＮＤ線、ＤＬはデータ
線、４９〜５１は第１層目のメタル配線である。
層、Ｖｃｃは電源線、ＶｓｓはＧＮＤ線、ＤＬはデータ
線、４９〜５１は第１層目のメタル配線である。
【００７６】このように、本実施の形態５によれば、ゲ
ート酸化膜３５、４１の耐圧および膜質を向上でき、か
つゲッタリング能力の高いエピタキシャルウエハ２ＥＷ
を使用することにより、ＳＲＡＭのデータリデンション
不良を低減して信頼性および製造歩留まりを向上させる
ことができる。
ート酸化膜３５、４１の耐圧および膜質を向上でき、か
つゲッタリング能力の高いエピタキシャルウエハ２ＥＷ
を使用することにより、ＳＲＡＭのデータリデンション
不良を低減して信頼性および製造歩留まりを向上させる
ことができる。
【００７７】本実施の形態５によれば、安価に製造され
たエピタキシャルウエハ２ＥＷにＳＲＡＭを製造するこ
とができるので、ＳＲＡＭの製造コストを低減すること
ができる。
たエピタキシャルウエハ２ＥＷにＳＲＡＭを製造するこ
とができるので、ＳＲＡＭの製造コストを低減すること
ができる。
【００７８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００７９】例えば、前記実施の形態では、ＣＺウエハ
の不純物濃度が５×１０18ａｔｏｍｓ／ｃｍ3 、エピタ
キシャル層の不純物濃度が１. ４×１０15ａｔｏｍｓ／
ｃｍ3 で、その厚さが約１０μｍのｐ／ｐ+ エピタキシ
ャルウエハに適用したが、ＣＺウエハおよびエピタキシ
ャル層の不純物濃度が１０15ａｔｏｍｓ／ｃｍ3 オーダ
ー程度で、エピタキシャル層の厚さが４μｍ以下のｐ／
ｐエピタキシャルウエハに適用可能であり、同様な効果
が得られる。
の不純物濃度が５×１０18ａｔｏｍｓ／ｃｍ3 、エピタ
キシャル層の不純物濃度が１. ４×１０15ａｔｏｍｓ／
ｃｍ3 で、その厚さが約１０μｍのｐ／ｐ+ エピタキシ
ャルウエハに適用したが、ＣＺウエハおよびエピタキシ
ャル層の不純物濃度が１０15ａｔｏｍｓ／ｃｍ3 オーダ
ー程度で、エピタキシャル層の厚さが４μｍ以下のｐ／
ｐエピタキシャルウエハに適用可能であり、同様な効果
が得られる。
【００８０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８１】本発明によれば、高信頼度の半導体集積回
路装置を提供することができ、さらに、高品質で、ゲッ
タリング能力の高いエピタキシャルウエハを低コストで
提供することができる。
路装置を提供することができ、さらに、高品質で、ゲッ
タリング能力の高いエピタキシャルウエハを低コストで
提供することができる。
【図１】（ａ）〜（ｇ）は、本発明の実施の形態１であ
るＣＺウエハの製造方法を示す説明図である。
るＣＺウエハの製造方法を示す説明図である。
【図２】本発明の実施の形態１であるエピタキシャルウ
エハの要部断面図である。
エハの要部断面図である。
【図３】本発明の実施の形態１であるエピタキシャル成
長炉の搬送系の上面図および側面図である。
長炉の搬送系の上面図および側面図である。
【図４】本発明の実施の形態１であるエピタキシャル成
長炉の第１のボートの上面図および側面図である。
長炉の第１のボートの上面図および側面図である。
【図５】本発明の実施の形態１であるエピタキシャル成
長炉の第２のボートの上面図である。
長炉の第２のボートの上面図である。
【図６】本発明の実施の形態１である相補型ＭＩＳＦＥ
Ｔを形成した半導体集積回路装置の要部断面図である。
Ｔを形成した半導体集積回路装置の要部断面図である。
【図７】本発明の実施の形態１である相補型ＭＩＳＦＥ
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図８】本発明の実施の形態１である相補型ＭＩＳＦＥ
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図９】本発明の実施の形態１である相補型ＭＩＳＦＥ
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
Ｔを形成した半導体集積回路装置の製造方法を示す要部
断面図である。
【図１０】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１１】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１２】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１３】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１４】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１５】本発明の実施の形態１である相補型ＭＩＳＦ
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
ＥＴを形成した半導体集積回路装置の製造方法を示す要
部断面図である。
【図１６】本発明の実施の形態２であるエピタキシャル
成長炉のサセプタの側面図である。
成長炉のサセプタの側面図である。
【図１７】本発明の実施の形態３であるＤＲＡＭを形成
した半導体集積回路装置を示す要部断面図である。
した半導体集積回路装置を示す要部断面図である。
【図１８】本発明の実施の形態４であるフラッシュメモ
リを形成した半導体集積回路装置を示す要部断面図であ
る。
リを形成した半導体集積回路装置を示す要部断面図であ
る。
【図１９】本発明の実施の形態５であるＳＲＡＭを形成
した半導体集積回路装置を示す要部断面図である。
した半導体集積回路装置を示す要部断面図である。
１ シリコンウエハ（ＣＺウエハ） ２ エピタキシャル層 ２ＥＷ エピタキシャルウエハ ２ａ エピタキシャル層 ２ｂ 半導体層 ３ｎ ｎ型ウエル ３ｐ ｐ型ウエル ４ 素子分離溝 ４ａ 溝 ６ ｐ型半導体領域（ソース領域、ドレイン領域） ７ ゲート酸化膜 ８ ゲート電極 ９ ｎ型半導体領域（ソース領域、ドレイン領域） １０ 酸化シリコン膜 １１ サイドウォールスペーサ １２ 酸化シリコン膜 １３ａ〜１３ｊ 配線 １４ａ〜１４ｄ 接続孔 １５ 層間絶縁膜 １６ａ〜１６ｈ 配線 １７ａ 接続孔 １７ｂ 接続孔 １８ パッシベーション膜 ２０ 酸化シリコン膜 ２１ 酸化シリコン膜 ２２ 酸化シリコン膜 ２３ 窒化シリコン膜 ２４ 酸化シリコン膜 ２５ 下部電極 ２６ 容量絶縁膜 ２７ 上部電極 ２８ フィールド酸化膜 ２９ 第２ゲート酸化膜 ３０ コントロールゲート ３４ チャネルストッパ層 ３５ ゲート酸化膜 ３６ ゲート電極 ３７ ｎ- 型半導体領域 ３８ ｎ+ 型半導体領域 ４１ ゲート酸化膜 ４２ ゲート電極 ４５ ｎ- 型半導体領域 ４６ ゲート酸化膜 ４７ ゲート電極 ４８ ｐ型半導体領域 ４９〜５１ メタル配線 １００ インゴット Ｂ１ 第１のボート Ｂ２ 第２のボート ＢＬ１、ＢＬ２ ビット線 ＤＬ データ線 Ｃ 情報蓄積用容量素子 Ｑｍ ｎチャネル型ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｔ 転送用ＭＩＳＦＥＴ Ｖｃｃ 電源線 Ｖｓｓ ＧＮＤ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ３２１ ５Ｆ０５３ 21/8244 ３８１ ５Ｆ０８３ 27/11 ４３４ 27/115 29/78 ３０１Ｑ 29/78 ３７１ 21/8247 29/788 29/792 // Ｈ０１Ｌ 21/205 21/208 (72)発明者 清水 博文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 川村 雅雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 青柳 良一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5F001 AA25 AB08 AD12 AD41 AD53 AD62 AF06 AF07 AG40 5F032 AA13 AA35 AA44 AA45 AA77 AA78 CA17 CA23 DA02 DA22 DA33 DA53 5F040 DA06 DA27 DB03 DC01 EA08 EA09 EC01 EC02 EC07 EC13 EF02 EK05 FC05 FC07 FC10 5F045 AB02 AB03 AC01 AC05 AD14 AD15 AF03 AF16 BB08 CA05 5F048 AA03 AA06 AA07 AA09 AB01 AC03 BA02 BA04 BA06 BB05 BB08 BB09 BC06 BE03 BF02 BG01 BG14 5F053 AA12 DD01 GG01 JJ01 KK10 PP03 PP12 RR04 RR13 5F083 AD21 BS01 BS13 BS29 BS40 EP02 EP23 EP79 ER22 GA11 GA21 GA23 GA24 GA28 GA30 HA07 JA35 JA39 JA53 NA02 PR25 PR36 ZA01
Claims (12)
- 【請求項１】(a).所定の導電型の不純物を有し、互いに
対向して第１主面および第２主面を備えた半導体基体に
熱処理を施すことにより、前記半導体基体の表面の不純
物濃度を前記半導体基体の内部の不純物濃度よりも低下
させる工程と、前記半導体基体の少なくとも前記第１主
面に、前記熱処理の温度よりも低い温度のエピタキシャ
ル成長によって前記半導体基体の内部の不純物濃度より
も低濃度で前記所定の導電型の不純物と同一導電型の半
導体層を形成する工程とを経たエピタキシャル半導体基
体を準備する段階と、(b).前記エピタキシャル半導体基
体の前記半導体層に、所定の不純物を選択的に導入する
ことにより、素子形成のための半導体領域を形成する段
階とを含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項２】(a).所定の導電型の不純物を有し、互いに
対向して第１主面および第２主面を備えた半導体基体に
熱処理を施すことにより、前記半導体基体の表面の不純
物濃度を前記半導体基体の内部の不純物濃度よりも低下
させる工程と、(b).前記半導体基体の前記第１主面に、
前記熱処理の温度よりも低い温度のエピタキシャル成長
によって前記半導体基体の内部の不純物濃度よりも低濃
度で前記所定の導電型の不純物と同一導電型の半導体層
を形成し、さらに、前記半導体基板の前記第２主面に、
多結晶半導体層を形成することにより、エピタキシャル
半導体基体を形成する工程と、(c).前記エピタキシャル
半導体基体の前記半導体層に、所定の不純物を選択的に
導入することにより、素子形成のための半導体領域を形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項３】 チョクラルスキ法によって製造された単
結晶シリコンウエハの表面および裏面にエピタキシャル
層が形成されていることを特徴とする半導体ウエハ。 - 【請求項４】 請求項３記載の半導体ウエハにおいて、
前記単結晶シリコンウエハの主面が（１００）面である
ことを特徴とする半導体ウエハ。 - 【請求項５】 請求項３記載の半導体ウエハにおいて、
前記単結晶シリコンウエハの主面を（１００）面とし、
その面内において［０１０］方向のいずれか１つの軸か
ら３５°の範囲内で、かつ１００結晶軸から２. ５°〜
１５°の範囲内の結晶軸と直交するように傾斜させて成
ることを特徴とする半導体ウエハ。 - 【請求項６】 請求項３または４記載の半導体ウエハに
おいて、前記単結晶シリコンウエハは、両面鏡面研磨ウ
エハであることを特徴とする半導体ウエハ。 - 【請求項７】(a).所定の導電型の不純物を含し、互いに
対向して第１主面および第２主面を備えた半導体基体に
熱処理を施すことにより、前記半導体基体の表面の不純
物濃度を前記半導体基体の内部の不純物濃度よりも低下
させる工程と、(b).前記半導体基体の少なくとも前記第
１主面に、前記熱処理の温度よりも低い温度のエピタキ
シャル成長によって前記半導体基体の内部の不純物濃度
よりも低濃度で前記所定の導電型の不純物と同一導電型
の半導体層を形成する工程とを有することを特徴とする
半導体ウエハの製造方法。 - 【請求項８】 単結晶シリコンのインゴットの引き上げ
時に、所定の導電型の不純物が３×１０16ａｔｏｍｓ／
ｃｍ3 以上、１×１０21ａｔｏｍｓ／ｃｍ3未満の濃度
範囲でドープされたインゴットを形成した後、前記イン
ゴットをスライスして単結晶シリコンによって構成され
る半導体ウエハを形成し、次いで前記半導体ウエハの主
面に前記所定の導電型の不純物と同一導電型の不純物が
１×１０14ａｔｏｍｓ／ｃｍ3 以上、３×１０16ａｔｏ
ｍｓ／ｃｍ3 未満の濃度範囲でドープされたエピタクシ
ャル層を形成することを特徴とする半導体ウエハの製造
方法。 - 【請求項９】 単結晶シリコンウエハの主面にエピタキ
シャル層を成長させる半導体ウエハの製造方法であっ
て、(a).エピタキシャル成長炉に設置され、前記単結晶
シリコンウエハの周辺全周または周辺の一部を保持する
ボートに前記単結晶シリコンウエハを乗せて、前記単結
晶シリコンウエハにプレヒートを施すことにより、前記
単結晶シリコンウエハの表面および裏面から不純物を外
方拡散させる工程と、(b).前記エピタキシャル成長炉の
内部のガスを排気する工程と、(c).前記エピタキシャル
成長炉へエピタキシャル層を成長させるための反応ガス
を導入し、前記プレヒートの温度よりも低い温度で熱処
理を施す工程とを有することを特徴とする半導体ウエハ
の製造方法。 - 【請求項１０】 単結晶シリコンウエハの主面にエピタ
キシャル層を成長させる半導体ウエハの製造方法であっ
て、(a).エピタキシャル成長炉に設置され、前記単結晶
シリコンウエハの周辺全周または周辺の一部を保持する
ボートに前記単結晶シリコンウエハを乗せて、前記単結
晶シリコンウエハにプレヒートを施すことにより、前記
単結晶シリコンウエハの表面および裏面から不純物を外
方拡散させる工程と、(b).前記エピタキシャル成長炉の
内部のガスを排気する工程と、(c).前記エピタキシャル
成長炉へエピタキシャル層を成長させるための反応ガス
を導入し、前記プレヒートの温度よりも低い温度で熱処
理を施すことにより、前記単結晶シリコンウエハの表面
に単結晶シリコン層を形成し、前記単結晶シリコンウエ
ハの裏面に多結晶シリコン層を形成する工程とを有する
ことを特徴とする半導体ウエハの製造方法。 - 【請求項１１】 単結晶シリコンウエハの主面にエピタ
キシャル層を成長させる半導体ウエハの製造方法であっ
て、(a).エピタキシャル成長炉内に設置され、シリコン
が堆積されているサセプタ上に前記単結晶シリコンウエ
ハを乗せて、前記単結晶シリコンウエハにプレヒートを
施すことにより、前記単結晶シリコンウエハの裏面に前
記シリコンを転写させる工程と、(b).前記エピタキシャ
ル成長炉の内部のガスを排気する工程と、(c).前記エピ
タキシャル成長炉へ反応ガスを導入して、前記単結晶シ
リコンウエハの表面にエピタキシャル層を形成する工程
とを有することを特徴とする半導体ウエハの製造方法。 - 【請求項１２】 請求項９、１０または１１記載の半導
体ウエハの製造方法において、前記反応ガスは、ＳｉＨ
4 、ＳｉＨＣｌ3 またはＳｉＨ2 Ｃｌ2 であることを特
徴とする半導体ウエハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299934A JP2000124144A (ja) | 1998-10-21 | 1998-10-21 | 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10299934A JP2000124144A (ja) | 1998-10-21 | 1998-10-21 | 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124144A true JP2000124144A (ja) | 2000-04-28 |
Family
ID=17878710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299934A Withdrawn JP2000124144A (ja) | 1998-10-21 | 1998-10-21 | 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2000124144A (ja) |
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-
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- 1998-10-21 JP JP10299934A patent/JP2000124144A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |