JP2005197749A

JP2005197749A - 垂直型デバイスの性能に与えるコーナー・デバイスの影響を減らすための窒化ｓｔｉ（浅いトレンチ分離）ライナー酸化物

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Publication number: JP2005197749A
Application number: JP2005002025A
Authority: JP
Inventors: Jochen Beintner; ヨッヘン・バイントナー; Rama Divakaruni; ラマ・ディヴァカルニー; Rajarao Jammy; ラジャラオ・ジャミー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2004-01-09
Filing date: 2005-01-07
Publication date: 2005-07-21
Anticipated expiration: 2025-01-07
Also published as: EP1553631A2; TW200523927A; US6998666B2; TWI329872B; US20050151181A1; EP1553631A3; JP4474289B2

Abstract

【課題】平面デバイスを使用するプロセス・フローに統合できる垂直型ＤＲＡＭ用の構造を提供する。
【解決手段】集積回路デバイスを製造する方法は、基板内のトレンチをエッチングするステップと、下部端にある蓄積キャパシタ２４と、これを覆うゲート導体３０およびホウ素ドープ・チャネルを有する垂直型ＭＯＳＦＥＴと、を有するＤＲＡＭセルを形成するステップとを有する。当該方法には、ＤＲＡＭセルに隣接するトレンチと、ＤＲＡＭセルのいずれかの側にあるシリコン酸窒化分離ライナーとを形成するステップが含まれる。次に、ＤＲＡＭセルのいずれかの側のトレンチ内に分離領域が形成される。その後、ホウ素含有チャネル領域を含むＤＲＡＭセルは、支持デバイスを形成するなどの熱処理による高温にさらされる。窒化物含有分離ライナーは、本質的に窒素の無い酸化物含有分離ライナーに比べて、チャネル領域内でのホウ素の分離を減らす。
【選択図】図１

Description

本発明は半導体プロセスに関し、具体的に言えば、垂直型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と他の支持回路との両方を有し、ＤＲＡＭにおけるコーナー・デバイスの影響を減らす分離トレンチを含む、集積回路の製造に関する。

垂直型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路は、有効セル・サイズを小さくしメモリ密度を上げるために用いられてきた。通常、垂直型ＤＲＡＭメモリ・セルは垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有し、当該ＭＯＳＦＥＴはその下にあるトレンチ・キャパシタに接続される。垂直型ＭＯＳＦＥＴでは、トランジスタのチャネル領域の表面は、一般に基板の主表面と垂直である。

ＤＲＡＭ回路は、垂直アレイ（ａｒｒａｙ）および平面支持（ｐｌａｎａｒｓｕｐｐｏｒｔ）デバイス、たとえば論理回路向けのプロセス・ステップを分けることによって形成可能である。しかしながら、埋め込み型の垂直型ＤＲＡＭの製造が平面支持デバイスの製造工程流れに組み込まれる複合型DＲＡＭ回路の製造には、重要な課題が存在する。これらの問題の中には、熱使用量（ｔｈｅｒｍａｌｂｕｄｇｅｔ）の増加、すなわち、垂直型デバイス用の注入（ｉｍｐｌａｎｔ）が受ける高温での時間の累積的影響がある。熱処理は、通常、ＤＲＡＭゲート側壁層および支持領域内の平面ゲート酸化物などの酸化膜の成長に関連し、１０００〜１２００℃に達する場合がある。垂直型デバイス用の注入がこうした大掛かりな熱処理の前に実施された場合、分離（ｓｅｇｒｅｇａｔｉｏｎ）が生じることが多い。たとえば、酸化物ライナーを備えた浅いトレンチ分離（ＳＴＩ：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）を用いて、ＤＲＡＭを分離することができる。このような場合、ＤＲＡＭのトランジスタ部分のコーナー・デバイスは、ホウ素のライナーへの分離によるＳＴＩライナーの酸化によって影響を受ける可能性があり、高温にさらされる結果としてゲート導体に隣接するチャネルに空乏（ｄｅｐｌｅｔｉｏｎ）が発生する。

したがって、特にゲートおよびＳＴＩに隣接する領域内でのホウ素の枯渇（ｄｅｐｌｅｔｉｏｎ）による、垂直型ＤＲＡＭの望ましくないコーナー・デバイスの影響を減らす構造が求められている。

従来技術の問題および欠点を念頭に置くと、本発明の目的は平面デバイスを使用するプロセス・フローに首尾よく統合できる垂直型ＤＲＡＭ用の構造を提供することである。

本発明の他の目的は、ＤＲＡＭのトランジスタ部分におけるコーナーの影響を減らす、平面支持デバイスを使用して垂直型ＤＲＡＭを製造する統合的な方法を提供することである。

本発明の他の目的は、後続の熱処理中に隣接する分離トレンチへのドーパント（ｄｏｐａｎｔ）の分離を阻止する、垂直型ＤＲＡＭを製造するための構造および方法を提供することである。

本発明の他の目的および利点は、一部は自明となり、一部は本明細書から明らかとなろう。

当業者であれば明らかな上記および他の目的および利点は、第一の態様で、基板の深いトレンチ内に形成された蓄積キャパシタ（ｓｔｏｒａｇｅｃａｐａｃｉｔｏｒ）、および深いトレンチ（ｄｅｅｐｔｒｅｎｃｈ）内の蓄積キャパシタを覆うゲート導体を有する、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルと、ＤＲＡＭセルのいずれかの側にある分離領域とを備えるものであって、当該分離領域がゲート導体の下に延在する、集積回路デバイスを対象とする本発明で達成される。当該デバイスには、分離領域に隣接し、少なくともそれぞれの分離領域とゲート導体との間に延在する、窒化化合物を有するライナーも含まれる。

好ましくは、ライナーはシリコン酸窒化（ｓｉｌｉｃｏｎ−ｏｘｙ−ｎｉｔｒｉｄｅ）化合物を有し、分離領域の側面および下に延在する。ＤＲＡＭセルの蓄積キャパシタは、分離領域およびライナーの下に延在することも可能である。

ゲート導体に隣接する領域には、通常、ホウ素などのドーパントが含まれ、さらに集積回路デバイスにはゲート導体とドーパント含有領域との間にあり分離領域間に延在する酸化膜が含まれる。酸化膜および分離領域は、ライナーが後続のＤＲＡＭセルの熱処理中のコーナー領域でのドーパントの枯渇を少なくするように、ゲート導体のコーナー領域およびドーパント含有領域を画定する。

通常、ゲート導体およびホウ素ドープ・チャネルを有する垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、蓄積キャパシタを覆う。さらに集積回路デバイスは、ＤＲＡＭセルに隣接する平面支持デバイスを含むことが可能であり、当該平面支持デバイスは熱によって生成される酸化膜を含む。

他の態様では、本発明は、基板を準備すること、基板内のトレンチをエッチングすること、およびトレンチ内でダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを形成することを含む、集積回路を製造する方法を対象とするものである。ＤＲＡＭセルは、トレンチの下部端にある蓄積キャパシタと、トレンチ内の蓄積キャパシタを覆うゲート導体とを有する。次に当該方法は、ゲート導体に隣接する基板内の領域をドーピングすること、およびＤＲＡＭセルに隣接するトレンチを形成することを含み、当該トレンチはゲート導体の下に延在する。トレンチ内では、ＤＲＡＭセルのいずれかの側でゲート導体に隣接した窒化化合物を有する分離ライナーが形成される。さらに当該方法には、ＤＲＡＭセルのいずれかの側でトレンチ内に分離領域を形成することも含まれる。その後、ゲート導体に隣接するドーパント含有領域を含むＤＲＡＭセルは、たとえば分離領域に隣接する基板上に支持デバイスを形成するなどの熱処理により、高温（ｅｌｅｖａｔｅｄｔｅｍｐｅｒａｔｕｒｅ）にさらされる。窒化物含有分離ライナーは、本質的に窒素の無い酸化物含有分離ライナーに比べて、熱処理の結果としてのゲート導体に隣接した領域内でのドーパントの枯渇を少なくする。ドーパントは好ましくはホウ素であり、ライナーは好ましくはシリコン酸窒化化合物を含む。

ゲート導体に隣接する基板内の領域は、通常、垂直型ＭＯＳＦＥＴのチャネルを有する。好ましくは、ライナーはＤＲＡＭセルのいずれかの側のトレンチの壁上に形成され、その結果ライナーは分離領域の側面（ａｌｏｎｇｓｉｄｅ）および下（ｂｅｌｏｗ）に延在する。

さらに当該方法は、ゲート導体とドーパント含有領域との間に酸化膜を形成すること、およびドーパント含有領域が分離領域間に延在することを含むことができる。酸化膜および分離領域は、ゲート導体のコーナー領域およびドーパント含有領域を画定し、ライナーは、後続の熱処理中のコーナー領域におけるドーパントの枯渇を減少させる。

他の態様では、本発明は、集積回路デバイスと、基板内の活性領域（ａｃｔｉｖｅｒｅｇｉｏｎ）間の深いトレンチ内に形成されたＤＲＡＭセルとともに、活性領域を有するシリコン基板を備えた集積回路デバイスを形成するための方法とを対象とするものである。ＤＲＡＭセルにはポリシリコン・ゲート導体が含まれる。さらに集積回路デバイスは、シリコン基板の活性領域およびポリシリコン・ゲート導体に沿って形成され連続して延在する酸化および窒化された側壁層を有する。好ましくは、ＤＲＡＭセルは、ゲート導体を有し、ゲート導体と基板内の活性領域のうちの少なくとも１つとの間にゲート酸化膜を含む、垂直型ＭＯＳＦＥＴを備える。さらに集積回路デバイスは、ＤＲＡＭセルのいずれかの側に形成された分離領域および基板内の活性領域用のライナーとしての、酸化および窒化された側壁層のペアを含む。

新規であると考えられる本発明の特徴および本発明の要素の特徴については、添付の特許請求の範囲に具体的に記載されている。図面は例示のために示したものに過ぎず、必ずしも実寸法の比どおりに図示されたものではない。しかしながら、構成及びプロセス方法の両方に関する本発明それ自体は、添付の図面と共に以下の詳細な説明を参照することによって、最も良く理解されよう。

本発明の好ましい実施形態を記載するにあたり、本明細書では、同じ番号が本発明の同じ要素（ｆｅａｔｕｒｅ）を表す図面の図１〜５を参照することになる。本発明の要素は、図面内で必ずしも実寸法の比を用いて示されるとは限らない。

本発明によれば、垂直型ＤＲＡＭ１０のアレイ（ａｒｒａｙ）は図１では断面立面図に、図２では平面図に示されている。各垂直型ＤＲＡＭ１０には、トレンチ・キャパシタの上に、好ましくはシリコン基板である半導体ウェハ基板２０内に形成された垂直型ＭＯＳＦＥＴが含まれる。製造工程において、知られたパターン形成およびエッチング技法により、複数の垂直の深いトレンチが上表面からシリコン基板１０内部まで形成される。次に知られた処理技法を使用して、各垂直トレンチの底部に、ドープされたポリシリコン・フィル（ｆｉｌｌ）２４の部分を囲む酸化物のトレンチ・カラー２２が提供される。ポリシリコン・フィル２４はトレンチ・トップ酸化（ＴＴＯ：ｔｒｅｎｃｈｔｏｐｏｘｉｄｅ）膜２６で完全に覆われる、その結果各トレンチの下部内にストレージ・ノード（ｓｔｏｒａｇｅｎｏｄｅ）として働くトレンチ蓄積キャパシタ２４を形成する。図に示されるように、トレンチ蓄積キャパシタ２４は、基板１０内に深く延在する。酸化物カラー２２は、下方にはトレンチの底部近くまで、上方にはＴＴＯ２６近くまで延在する。ストラップ拡散（ｓｔｒａｐｄｉｆｆｕｓｉｏｎ）領域３６がトレンチに隣接するシリコン基板内に形成され、蓄積キャパシタ２４とともに電気的ブリッジを形成する。

各キャパシタ２４の上方では、垂直トレンチ内に垂直型トランジスタが形成される。これは、第１に、通常はホウ素によってドープされるトレンチの側壁に沿ってチャネル３４を堆積し、次に熱処理によってその上にゲート酸化膜３２を成長させることによって行われる。その後、各トレンチの残っている上部内にポリシリコンが堆積され、トレンチ・トップ酸化膜２６の上に垂直のゲート導体３０を形成する。トレンチ・トップ酸化膜２６は、トレンチ上部内のゲート導体３０を、ＤＲＡＭアレイ１０のトレンチ下部内のストレージ・ノードから絶縁させる。

図３および４に示されるように、次にＤＲＡＭ１０のアレイの側面に沿って、シリコン基板２０内に浅いトレンチ分離（ＳＴＩ）４０が形成される。トレンチは第１に、ＴＴＯ２６から下方にカラー２２の上部まで延在するように、知られた技法によって形成される。次にこれらのトレンチは、好ましくは、酸化後窒化（たとえばプラズマまたは加熱炉（ｆｕｒｎａｃｅ）による）、またはＮＯ、Ｎ_２Ｏ、ＮＨ_３などの窒素雰囲気ガス内での酸化などの当分野で知られた方法によって形成されたシリコン酸窒化物である、窒化化合物を形成することによって内側が覆われる（ｌｉｎｅｄ）。したがって、ゲート導体３０とゲート導体間のシリコン基板２０活性領域とのそれぞれに沿って延在する連続する側壁には、好ましくは酸化および窒化の両方が行われる。上部付近部分を除くトレンチの側面および底面は、好ましくは窒化物ライナー（ｌｉｎｅｒ）によって完全に内部が覆われる。

ＳＴＩ４０は、図３に示されるように、ＤＲＡＭアレイ領域１０を基板の平面支持領域（ｓｕｐｐｏｒｔａｒｅａ）１２から分離する。基板２０上に形成される支持領域は、ゲート酸化膜１６の上にゲート膜１４を用いる論理デバイスを含むことができる。ＤＲＡＭトランジスタの形成に続く平面支持デバイスのこの処理は、一般に１０００〜１２００℃までの範囲内であることの多い高温を用いて、犠牲酸化膜（ｓａｃｒｉｆｉｃｉａｌｏｘｉｄａｔｉｏｎｌａｙｅｒ）の形成および膜およびコンポーネントの熱処理を行う。

ＤＲＡＭ１０のセルのコーナー・デバイスは、図５でより詳細に示されている。チャネル３４は、通常、ホウ素などのｐ型のドーパントでドープされる。ゲート酸化膜３２およびＳＴＩライナー４２によって形成されるコーナー近くのゲート導体３０に隣接するチャネル３４領域は、通常、コーナーから離れた領域とは異なる特性を有する。分離領域４０に対して窒化物ライナー４２を使用することによって、様々な酸化膜の熱処理および他の熱処理の結果としてのホウ素の分離が著しく減少することが、思いがけなく見出された。窒化膜を使用することで、ＳＴＩライナー４２へのホウ素の拡散が、本質的に窒素の無い従来技術のＳＴＩライナー酸化物への拡散に比べて少ないことがわかってきた。ライナーと垂直型ＭＯＳＦＥＴ間の活性シリコンとの間の表面のホウ素濃度は、最低１×１０^１５原子／ｃｍ^３は異なることがわかってきた。

したがって本発明は、ＤＲＡＭがかなりの熱影響を受ける場合に、平面デバイスを用いるプロセス・フローに首尾よく統合することが可能な垂直型ＤＲＡＭの構造を提供するものである。具体的に言えば、本発明の統合的な製造方法は、ＤＲＡＭのトランジスタ部分におけるコーナーの影響を減らすものである。

以上、本発明について特定の好ましい実施形態に従って説明してきたが、当業者であれば、本発明の真の範囲および趣旨を逸脱することなく実行可能な多くの修正および強化が、添付の特許請求の範囲によってのみ制限されるものであることを理解されよう。

垂直型ＤＲＡＭセルのアレイを示す断面立面図である。図１の垂直型ＤＲＡＭセルのアレイを示す平面図である。図１の垂直型ＤＲＡＭセルのアレイの側面に沿って形成されたＳＴＩを示す断面立面図である。図３のＳＴＩおよび垂直型ＤＲＡＭセルのアレイを示す平面図である。ＳＴＩライナーおよび垂直ゲート酸化膜に隣接するゲートおよびチャネルのコーナー領域を示す、図４の一部のクローズアップ図である。

符号の説明

１０垂直型ＤＲＡＭ
１２平面支持領域
１４ゲート膜
１６ゲート酸化膜
２０ウェハ基板、シリコン基板
２２トレンチ・カラー
２４ポリシリコン・フィル、（トレンチ）蓄積キャパシタ
２６トレンチ・トップ酸化（ＴＴＯ）膜
３０ゲート導体
３２ゲート酸化膜
３４チャネル領域
３６ストラップ拡散領域
４０浅いトレンチ分離（ＳＴＩ）
４２ＳＴＩライナー、窒化物ライナー

Claims

基板の深いトレンチ内部に形成された蓄積キャパシタと、前記深いトレンチ内の前記蓄積キャパシタを覆うゲート導体とを有する、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルと、
前記ゲート導体の下に延在する、前記ＤＲＡＭセルのいずれかの側にある分離領域と、
前記分離領域に隣接する窒化化合物を含み、少なくともそれぞれの分離領域とゲート導体との間に延在するライナーと、
を有する、集積回路デバイス。
前記ライナーがシリコン酸窒化化合物を含む、請求項１に記載の集積回路デバイス。
前記ライナーが前記分離領域の側面および下に延在する、請求項１に記載の集積回路デバイス。
前記ゲート導体に隣接する領域がドーパントを含むドーパント含有領域であり、さらに前記ゲート導体と前記ドーパント含有領域との間に酸化膜を含み、前記分離領域間に延在するものであって、前記酸化膜および分離領域は前記ゲート導体のコーナー領域およびドーパント含有領域を画定し、前記ライナーは後続のＤＲＡＭセルの熱処理中に前記コーナー領域におけるドーパントの枯渇を減らすものである、請求項１に記載の集積回路デバイス。
前記ゲート導体に隣接する前記ドーパント含有領域がチャネルを有する、請求項４に記載の集積回路デバイス。
前記ドーパントがホウ素を含む、請求項４に記載の集積回路デバイス。
前記ＤＲＡＭセルに隣接する平面支持デバイスをさらに含み、前記平面支持デバイスは熱によって生成される酸化膜を含む、請求項１に記載の集積回路デバイス。
前記ＤＲＡＭセルの前記蓄積キャパシタが前記分離領域およびライナーの下に延在する、請求項１に記載の集積回路デバイス。
前記ゲート導体およびホウ素ドープ・チャネルを有する垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が前記蓄積キャパシタを覆う、請求項１に記載の集積回路デバイス。
シリコン基板の深いトレンチ内に形成された蓄積キャパシタと、前記深いトレンチ内の前記蓄積キャパシタを覆うゲート導体とを有し、前記ゲート導体に隣接する領域がホウ素ドーパントを含むホウ素ドーパント含有領域である、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルと、
前記ゲート導体の下に延在する、前記ＤＲＡＭセルのいずれかの側にある分離領域と、
前記分離領域に隣接するシリコン酸窒化化合物を含み、少なくともそれぞれの分離領域とゲート導体との間に延在する、ライナーと、
前記ゲート導体と前記ホウ素ドーパント含有領域との間にあり、前記分離領域間に延在する酸化膜であって、前記酸化膜および分離領域は前記ゲート導体のコーナー領域およびホウ素ドーパント含有領域を画定し、前記ライナーは後続のＤＲＡＭセルの熱処理中に前記コーナー領域におけるホウ素の枯渇を減らすものである、酸化膜と、
を有する、集積回路デバイス。
前記ライナーが前記分離領域の側面および下に延在する、請求項１０に記載の集積回路デバイス。
前記ゲート導体に隣接する前記ホウ素ドーパント含有領域がチャネルを有し、前記ゲート導体および前記ホウ素ドープ・チャネルを有する垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が前記蓄積キャパシタを覆う、請求項１０に記載の集積回路デバイス。
前記ＤＲＡＭセルに隣接する平面支持デバイスをさらに含み、前記平面支持デバイスは熱によって生成される酸化膜を含む、請求項１０に記載の集積回路デバイス。
前記ＤＲＡＭセルの前記蓄積キャパシタが前記分離領域およびライナーの下に延在するものである、請求項１０に記載の集積回路デバイス。
基板を準備するステップと、
前記基板内のトレンチをエッチングするステップと、
前記トレンチの下部端にある蓄積キャパシタと前記トレンチ内の前記蓄積キャパシタを覆うゲート導体とを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを、前記トレンチ内に形成するステップと、
前記ゲート導体に隣接する前記基板内の領域をドープするステップと、
前記ゲート導体の下に延在する、ＤＲＡＭセルに隣接するトレンチを形成するステップと、
前記ゲート導体に隣接する前記ＤＲＡＭセルのいずれかの側で前記トレンチ内に窒化化合物を含む分離ライナーを形成するステップと、
前記ＤＲＡＭセルのいずれかの側で前記トレンチ内に分離領域を形成するステップと、
その後、前記ゲート導体に隣接する前記ドーパント含有領域を含む前記ＤＲＡＭセルを熱処理によって高温にさらすステップと、
を有する集積回路デバイスを製造する方法であって、
前記窒化物を含む分離ライナーは、本質的に窒素の無い酸化物含有分離ライナーに比べて、熱処理の結果としての前記ゲート導体に隣接する領域でのドーパントの分離を減らすものである、
方法。
前記ドーパントがホウ素である、請求項１５に記載の方法。
前記ライナーがシリコン酸窒化化合物を含む、請求項１５に記載の方法。
前記ライナーは、前記ライナーが前記分離領域の側面および下に延在するように、前記ＤＲＡＭセルのいずれかの側にある前記トレンチの側壁上に形成される、請求項１５に記載の方法。
前記ゲート導体と前記ドーパント含有領域との間にあり、前記分離領域間に延在する酸化膜を形成するステップであって、前記酸化膜および分離領域は前記ゲート導体のコーナー領域およびドーパント含有領域を画定し、前記ライナーは後続の熱処理中に前記コーナー領域におけるドーパントの枯渇を減らすものである、酸化膜を形成するステップをさらに含む、請求項１５に記載の方法。
前記ＤＲＡＭセルの前記蓄積キャパシタが前記分離領域およびライナーの下に延在する、請求項１５に記載の方法。
前記熱処理が、前記分離領域に隣接する前記基板上に支持デバイスを形成するステップを含む、請求項１５に記載の方法。
前記ゲート導体に隣接する前記基板内の前記領域が、垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネルを有する、請求項１５に記載の方法。
シリコン基板を準備するステップと、
前記シリコン基板内のトレンチをエッチングするステップと、
前記トレンチの下部端にある蓄積キャパシタと、前記トレンチ内の前記蓄積キャパシタを覆うゲート導体と、前記ゲート導体と前記ゲート導体に隣接する前記シリコン基板との間の酸化膜とを有する、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを、前記トレンチ内に形成するステップと、
前記ゲート導体に隣接する前記シリコン基板内の領域をホウ素でドープするステップと、
前記ゲート導体の下に延在するトレンチであって、ＤＲＡＭセルに隣接するトレンチを形成するステップと、
前記ゲート導体に隣接する前記ＤＲＡＭセルのいずれかの側で前記トレンチ内にシリコン酸窒化化合物を含む分離ライナーを形成するステップと、
前記ＤＲＡＭセルのいずれかの側で前記トレンチ内に分離領域を形成するステップであって、前記酸化膜および分離領域が前記ゲート導体のコーナー領域およびホウ素ドーパント含有領域を画定するものである、分離領域を形成するステップと、
その後、前記ゲート導体に隣接する前記ドーパント含有領域を含む前記ＤＲＡＭセルを熱処理によって高温にさらすステップと、
を有する集積回路デバイスを製造する方法であって、
前記窒化物含有分離ライナーは、本質的に窒素の無い酸化物含有分離ライナーに比べて、熱処理の結果としての前記ゲート導体に隣接するコーナー領域でのホウ素ドーパントの分離を減らすものである、
方法。
前記ライナーは、前記ライナーが前記分離領域の側面および下に延在するように、前記ＤＲＡＭセルのいずれかの側にある前記トレンチの側壁上に形成される、請求項２３に記載の方法。
前記ＤＲＡＭセルの前記蓄積キャパシタが前記分離領域およびライナーの下に延在する、請求項２３に記載の方法。
前記熱処理が、前記分離領域に隣接する前記基板上に支持デバイスを形成するステップを含む、請求項２３に記載の方法。
前記ゲート導体に隣接する前記基板内の前記領域が、垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネルを有する、請求項２３に記載の方法。
活性領域を有するシリコン基板と、
前記シリコン基板内の前記活性領域間の深いトレンチ内に形成される、ポリシリコン・ゲート導体を有するＤＲＡＭセルと、
前記シリコン基板の活性領域および前記ポリシリコン・ゲート導体に沿って連続して延在する酸化および窒化された側壁層と、
を有する、集積回路デバイス。
前記ＤＲＡＭセルは、前記ゲート導体を有し、前記ゲート導体と前記シリコン基板内の前記活性領域のうちの少なくとも１つとの間にゲート酸化膜とをさらに含む、垂直型ＭＯＳＦＥＴを備え、前記ＤＲＡＭセルのいずれかの側の分離領域および前記シリコン基板内の活性領域用のライナーとしての酸化および窒化された側壁層のペアをさらに含むものである、請求項２８に記載の集積回路デバイス。
活性領域を有するシリコン基板を準備するステップと、
前記シリコン基板内の前記活性領域間の深いトレンチ内に形成される、ポリシリコン・ゲート導体を有するＤＲＡＭセルを形成するステップと、
前記シリコン基板の活性領域および前記ポリシリコン・ゲート導体に沿って連続して延在する酸化および窒化された側壁層を形成するステップと、
を有する、集積回路デバイスを製造する方法。
前記ＤＲＡＭセルを形成するステップは、前記ゲート導体と、前記ゲート導体と前記シリコン基板内の前記活性領域のうちの少なくとも１つとの間のゲート酸化膜とを有する垂直型ＭＯＳＦＥＴを形成するステップを有し、前記ＤＲＡＭセルのいずれかの側の分離領域および前記シリコン基板内の活性領域用のライナーとしての酸化および窒化された側壁層のペアを形成するステップをさらに含む、請求項３０に記載の方法。