KR100906081B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
MIMC 구조의 용량 소자가 낮은 기생 용량(parasitic capacity)을 갖는 반도체 장치가 개시된다. 상기 반도체 장치의 제조 방법이 개시된다. 반도체 장치는, 동일한 반도체 기판 상에 함께 설치된 MIMC 구조의 용량 소자, PN 포토다이오드(photodiode), 및 수직 NPN 바이폴라 트랜지스터를 갖는다. MIMC 구조의 용량 소자의 TiN 하부 전극층에 접속된 하부 배선층은 절연막과 제 1 층간 절연막 상에 형성된다. 이 절연막과 p형 반도체 기판 사이에는, 불순물 농도가 p형 반도체 기판보다 낮은 p-형 저농도 반도체층이 있다. 이 구성은 MIMC 구조의 용량 소자의 기생 용량을 억제한다. 따라서, 낮은 기생 용량을 갖는 MIMC 구조의 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 반도체 기판 상에 함께 설치되는 다중-기능의 고성능 집적 회로를 실현하는 것이 가능하다.
반도체 장치, 트랜지스터, 포토다이오드, 불순물 농도, 기생 용량
Description
도 1은 MIMC 구조의 용량 소자, PN 포토다이오드(photodiode), 및 수직 NPN 바이폴라 트랜지스터를 갖고, 이들이 모두 동일한 반도체 기판 상에 함께 설치된, 본 발명의 일 실시예에 대한 반도체 장치를 도시하는 개략 단면도.
도 2는 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 1).
도 3은 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 2).
도 4는 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 3).
도 5는 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 4).
도 6은 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 5).
도 7은 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 6).
도 8은 도 1에 도시된 반도체 장치의 제조 공정을 설명하는 단면도(부분 7).
도 9는 동일한 반도체 기판에 설치된 MIMC 구조의 용량 소자, PN 포토다이오드, 및 수직 NPN 바이폴라 트랜지스터를 갖는, 본 발명의 제 1 변형예에 대한 반도체 장치를 도시하는 개략 단면도.
도 10은 동일한 반도체 기판에 설치된 MIMC 구조의 용량 소자, PN 포토다이오드, 및 수직 NPN 바이폴라 트랜지스터를 갖는, 본 발명의 제 2 변형예에 대한 반 도체 장치를 도시하는 개략 단면도.
도 11은 MIS 캐패시터 구조의 종래 용량 소자를 도시하는 개략 단면도.
도 12는 MIMC 구조의 종래 용량 소자를 도시하는 개략 단면도.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 MIMC 구조의 용량 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판(예를 들면, 실리콘 기판) 상에 형성된 종래의 용량 소자들은 2가지 종류가 있다. 한가지는 반도체 기판에 형성된 저저항 확산층이 하부 전극층으로서 기능하는 것을 특징으로 하는 MIS 캐패시터 구조이다. 또 다른 것은 반도체 기판 상의 절연막 상에 형성된 도전층이 하부 전극층으로서 기능하는 것을 특징으로 하는 MIMC 구조이다. 종래의 MIS 구조의 용량 소자와 MIMC 구조의 용량 소자는 각각 도 11 및 도 12를 참고로 이하 간단히 설명된다.
도 11에는 종래의 MIS 캐패시터 구조의 용량 소자가 도시된다. 이는 p형 반도체 기판(60), 그 기판의 표면 상에 있는 필드 산화막(field oxide film)(62), 및 필드 산화막 아래에서 p+형 소자 분리 영역(64)에 의해 분리된 소자 영역을 갖는다. 소자 영역에는 하부 전극으로서 기능하는 n형 불순물 확산층(66)이 있다. n형 불순물 확산층(66)(하부 전극으로서 기능함)에는 제 1 상부 배선층(wiring layer)(70a)(상부 전극으로서 기능함)이 형성되어 있고, 그 사이에는 SiN 유전체층(68)이 삽입된다. 제 2 상부 배선층(70b)은 층간 절연막(72)과 SiN 유전체층(68)에 만들어진 비어홀(via hole)을 통해 n형 불순물 확산층(66)(하부 전극으로서 기능함)에 접속되어 형성된다. 이와 같이, SiN 유전체층(68)이 n형 불순물 확산층(66)(하부 전극으로서 기능함)과 제 1 상부 배선층(70a)(상부 전극으로서 기능함) 사이에 유지되도록, MIS 캐패시터 구조의 용량 소자(74)가 구성된다. MIS 캐패시터 구조의 용량 소자(74)와 p형 반도체 기판(60) 사이에는 기생 용량이 존재한다. 이 기생 용량은 n형 불순물 확산층(66)(하부 전극으로서 기능함)과 p형 반도체 기판(60) 사이의 PN 접합 용량에 의해 지배된다.
도 12에는 종래의 MIMC 구조의 용량 소자가 도시되어 있다. 이는 p형 반도체 기판(60) 및 하부 배선층(78)(하부 전극으로서 기능함)을 갖고, 그 사이에는 절연막(76)이 삽입된다. 하부 배선층(78)(하부 전극으로서 기능함)에는 제 1 상부 배선층(82)이 형성되고, 그 사이에는 SiN 유전체층(80)이 삽입된다. 제 2 상부 배선층(82b)은 층간 절연막(84)에 만들어진 비어홀을 통해 하부 배선층(78)(하부 전극으로서 기능함)에 접속되어 형성된다.
이와 같이, SiN 유전체층(80)이 하부 배선층(78)(하부 전극으로서 기능함)과 제 1 상부 배선층(82a)(상부 전극으로서 기능함) 사이에 유지되도록, MIMC 구조의 용량 소자(86)가 구성된다. MIMC 구조의 전기용량성 소자(86)와 p형 반도체 기판(60) 사이에는 기생 용량이 존재한다. 이 기생 용량은 하부 배선층(78)(하부 전극으로서 기능함)과 p형 반도체 기판(60) 사이의 용량에 의해 지배된다.
상술된 구조로 인하여, 종래의 MIS 캐패시터 구조의 용량 소자(74)와 종래의 MIMC 구조의 용량 소자(86) 사이의 기생 용량에는 차이가 있다. 통상적으로, 후자는 절연막(76)이 두껍기 때문에 그 기생 용량이 전자 보다 더 쉽게 감소되도록 허용한다. 부가하여, 후자는 특히 고주파수 용도에 적절하다. 그러므로, 용량 소자가 높은 용량, 낮은 기생 용량, 및 낮은 기생 저항을 가질 필요가 있을 경우 통상적으로 MIMC 구조의 용량 소자가 채용된다.
비록 종래의 MIMC 구조의 용량 소자가 MIC 캐패시터 구조와 비교하여 더 적은 기생 용량을 갖지만, 용량 소자 아래에 반도체 기판이 존재하고 그 사이에 절연막이 삽입되기 때문에, 기생 용량으로부터 완전히 자유로워질 수는 없다. 낮은 기생 용량을 갖는 고성능 용량 소자를 실현하기 위해서는 MIMC 구조의 용량 소자의 기생 용량을 더 감소시킬 필요가 있다.
이 요구조건을 충족시키는 한가지 방법은 절연막을 갖는 SOI(Silicon On Insulator) 기판을 채용하는 것이다. 이 기판을 사용하면, 기생 용량을 감소시키는데 많은 도움이 된다. 불행하게도, 이 기판에는 집적 회로들의 제조 단계들을 복잡하게 하는 불편한 점이 있어 경제적으로 적절하지 못하다.
반도체 기판과 MIMC 구조의 용량 소자 사이의 층간 절연막을 더 두껍게 만듦으로써 기생 용량을 감소시킬 수 있다는 다른 방법도 있다. 이 방법의 단점은 다층 구조의 배선 접속을 위해 깊게 층이 진 전극을 형성할 필요가 있다는 것이다. 이 방식의 접속은 불완전한 접촉을 일으키는 경향이 있다.
본 발명은 상술된 내용을 고려하여 완성되었다. 본 발명의 목적은 MIMC 구 조의 용량 소자가 감소된 기생 용량을 갖는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 그 반도체 장치의 제조 방법을 제공하는 것이다.
상술된 목적은 첨부된 청구항에서 설명된 바와 같은 반도체 장치 및 그 제조 방법에 의해 달성된다.
본 발명의 제 1 특징은, 반도체 기판 상에 형성된 절연막 상에 용량 소자를 갖고, 용량 소자가 하부 전극층, 유전체층, 및 상부 전극층을 포함하는 반도체 장치에 관한 것으로, 반도체 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층이 반도체 기판과 절연막 사이에 형성된다.
본 발명의 제 1 특징에서 정의되는 반도체 장치는 MIMC 구조의 용량 소자(또는 하부 전극층, 유전체층, 및 상부 전극층이 절연막 상에 순차적으로 적층되는 용량 소자)를 포함하고, 이는 하부 절연막과 반도체 기판 사이에 삽입된 반도체 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층을 갖는다. 이 구성은 MIMC 구조의 용량 소자의 기생 용량을 감소시킨다.
또한, 이 구조는 집적 회로들의 제조를 복잡하게 만드는 SOI 기판을 사용하고 제조하기 어려운 고저항 반도체 기판을 사용할 필요성을 없앤다. 이는 기생 소자들로 인한 비용 증가 및 래치-업(latch-up)을 방지한다. 이 구조는 반도체 기판과 MIMC 구조의 용량 소자 사이에 삽입된 과도하게 두꺼운 절연막이 필요없게 한다. 이는 다층 배선 구조의 층들 사이에서 결함이 있는 배선 접촉을 방지한다.
본 발명의 제 2 특징은 용량 소자와 포토다이오드가 동일한 반도체 기판 상에 함께 설치된 반도체 장치에 관한 것이다. 이 반도체 장치에서는: 반도체 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층이 반도체 기판 상에 형성되고; 미리 정해진 도전형의 반도체층의 저농도 반도체층 및 애노드 또는 캐소드 중 하나가 되는 반도체층이 각각 용량 소자 형성 영역 및 포토다이오드 형성 영역에 형성되고; 용량 소자가 저농도 반도체 기판 상에 순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층으로 구성되고, 그 사이에 절연막이 삽입되며, 미리 정해진 도전형의 반도체층과 반대되는 도전형을 갖는 반도체층의 애노드 또는 캐소드 중 하나가 되는 반도체층이 애노드 또는 캐소드가 되는 반도체층 상에 형성된다.
"포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층"은 반도체층이, 예를 들어, 미리 정해진 도전형의 반도체층에 의해 포토다이오드의 애노드가 될 때 포토다이오드의 캐소드가 되는 반도체층, 또는 반도체층이, 예를 들어, 미리 정해진 도전형의 반도체층에 의해 포토다이오드의 캐소드가 될 때 포토다이오드의 애노드가 되는 반도체층을 의미한다. 이 정의는 이후에도 적용된다.
용량 소자와 포토다이오드가 동일한 기판 상에 함께 설치되는 본 발명의 제 2 특징에 관한 반도체 장치에서는, 반도체 기판보다 낮은 불순물 농도를 갖는 반도체층이 용량 소자 영역에서 기판 상에 형성되고, 순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층으로 구성된 용량 소자가 저농도 반도체층 상에 형성되고, 그 사이에 절연막이 삽입된다. 즉, MIMC 구조의 용량 소자는 저농도 반도체층이 반도체 기판과 하부 절연막 사이에 삽입되도록 구성된다. 이 구조는 MIMC 구조의 용량 소자의 기생 용량을 억제한다.
반도체 장치는 MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층과 포토다이오드의 애노드나 캐소드 중 하나가 되는 반도체층이 반도체 기판 상에 형성된 미리 정해진 도전형의 반도체층이 되도록 구성된다. 이 구조는 용량 소자와 포토다이오드가 동일한 기판 상에 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인하여, 비용이 감소된다.
본 발명의 제 3 특징은 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 기판 상에 모두 함께 설치되는 반도체 장치에 관한 것으로, 그 반도체 장치에서는 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층이 기판 상에 형성되고; 미리 정해진 도전형의 이 반도체층의 저농도 반도체층, 애노드 또는 캐소드 중 하나가 되는 반도체층, 및 기판용 반도체층이 포토다이오드 형성 영역 및 바이폴라 트랜지스터 형성 영역에 형성되고; 순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층으로 구성된 용량 소자가 저농도 반도체층 상에 형성되고, 그 사이에 절연막이 삽입되고; 미리 정해진 도전형의 반도체층 및 반대 도전형의 반도체층이 애노드 또는 캐소드 중 하나가 되는 반도체층 상에 형성되며, 기판용 반도체층, 반대 도전형의 반도체층의 애노드 또는 캐소드 중 다른 하나가 되는 반도체층, 및 콜렉터층이 형성된다.
또한, 용어 "반도체층 기판"은 바이폴라 트랜지스터의 통상적인 기판으로 기능하는 반도체층을 의미한다. 이 정의는 이어지는 설명에서 적용가능하다.
본 발명의 제 3 특징에 관한 반도체 장치는 기판보다 낮은 불순물 농도를 갖는 반도체층이 용량 소자 형성 영역내의 기판 상에 형성되고, 순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층을 포함하는 용량 소자가 저농도 반도체층 상에 형성되고, 그 사이에 절연막이 삽입되도록, 동일한 반도체 기판 상에 모두 함께 설치된 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터를 갖는다. 즉, MIMC 구조의 용량 소자 아래에 있는 반도체 기판과 절연막 사이에 저농도 반도체층이 삽입된다. 상술된 제 1 특징의 경우에서와 같이, 이 구성은 MIMC 구조의 용량 소자의 기생 용량을 억제한다.
또한, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층, 포토트랜지스터의 애노드 또는 캐소드 중 하나가 되는 반도체층, 및 바이폴라 트랜지스터의 기판용 반도체층이 반도체 기판 상에 형성된 미리 정해진 도전형의 반도체층으로 형성된다. 포토다이오드의 애노드나 캐소드 중 하나가 되는 반도체층 및 바이폴라 트랜지스터의 콜렉터층은 미리 정해진 도전형의 반도체층 상에 형성된 반대 도전형의 반도체층으로 형성된다. 이 구성은 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
바람직하게, 본 발명의 제 4 특징은 상술된 제 1 내지 제 3 특징들 중 임의의 것에서 정의된 반도체 장치에 관한 것으로, 용량 소자의 하부 전극층이 TiN으로 형성된다.
바람직하게, 본 발명의 제 5 특징은 상술된 제 1 내지 제 3 특징들 중 임의의 것에서 정의된 반도체 장치에 관한 것으로, 용량 소자의 유전체층이 Ta2O5로 형성된다.
바람직하게, 본 발명의 제 6 특징은 상술된 제 1 내지 제 3 특징들 중 임의의 것에서 정의된 반도체 장치에 관한 것으로, 용량 소자의 상부 전극층이 TiN으로 형성된다.
바람직하게, 본 발명의 제 7 특징은 상술된 제 1 내지 제 3 특징들 중 임의의 것에서 정의된 반도체 장치에 관한 것으로, 미리 정해진 도전형의 반도체층의 불순물 농도는 1 x 1013atom/cm3 이상, 5 x 1014atom/cm3 이하이다.
바람직하게, 본 발명의 제 8 특징은 상술된 제 1 내지 제 3 특징 중 임의의 것에서 정의된 반도체 장치에 관한 것으로, 미리 정해진 도전형의 반도체층은 1 x 1013atom/cm3 이상, 5 x 1014atom/cm3 이하의 불순물 농도를 갖고, 미리 정해진 도전형의 반도체층과 도전형이 반대인 반도체층은 1 x 1015atom/cm3이상, 5 x 1016atom/cm3 이하의 불순물 농도를 갖는다.
본 발명의 제 9 특징은 반도체 장치의 제조 방법에 관한 것으로: 반도체 기판보다 낮은 불순물 농도를 갖는 반도체층을 반도체 기판 상에 형성하는 제 1 단계; 반도체층 상에 절연막을 형성하는 제 2 단계; 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 반도체층 상에 형성하는 제 3 단계를 포함한다.
본 발명의 제 9 특징에 따른 반도체 장치 제조 방법은: 반도체 기판보다 낮은 불순물 농도를 갖는 반도체층을 반도체 기판 상에 형성하는 제 1 단계; 반도체층 상에 절연막을 형성하는 제 2 단계; 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 반도체층 상에 형성하는 제 3 단계를 포함한다. 즉, MIMC 구조의 용량 소자가 형성될 때, 반도체 기판과 절연막 사이에는 반도체 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층이 형성된다. 이 구성은 MIMC 구조의 용량 소자의 기생 용량을 억제한다.
본 발명의 제 10 특징은 용량 소자와 포토다이오드가 동일한 기판 상에 함께 설치되는 반도체 장치의 제조 방법에 관한 것으로: 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층을 반도체 기판 상에 형성하여, 용량 소자 형성 영역에 저농도 반도체층을 형성하고 포토다이오드 형성 영역에 애노드 또는 캐소드가 되는 반도체층을 형성하는 제 1 단계; 제 2 도전형의 반도체층을 제 1 도전형의 반도체층 상에 형성하여, 포토다이오드 형성 영역에 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하는 제 2 단계; 용량 소자 형성 영역의 제 2 도전형의 반도체층 상에서 선택적인 산화를 실행하여, 제 1 도전형의 반도체층 상에 절연막을 형성하는 제 3 단계; 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 절연막 상에 형성하는 제 4 단계를 포함한다.
본 발명의 제 10 특징에 따른 반도체 장치의 제조 과정은 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층이 반도체 기판 상에 형성되고, 그에 의해 저농도 반도체층을 형성하는 단계, 제 2 도전형의 반도체층을 제 1 도전형의 반도체층 상에 형성하는 단계, 또한 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 절연층 상에 형성하는 단계를 포함한다. 즉, MIMC 구조의 용량 소자가 형성될 때, 반도체 기판과 절연막 사이에는 저농도 반도체층이 형성된다. 이 구성은 상술된 제 9 특징의 경우에서와 같이 MIMC 구조의 용량 소자의 기생 용량을 억제한다.
이 처리에 따라, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층 및 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층은 반도체 기판 상에 제 1 도전형의 반도체층을 형성함으로써 동시에 형성된다. 이 구성은 용량 소자 및 포토다이오드가 동일한 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
본 발명의 제 11 특징은 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 기판 상에 함께 설치되는 반도체 장치의 제조 방법에 관한 것으로: 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층을 반도체 기판 상에 형성하여, 용량 소자 형성 영역에 저농도 반도체층을 형성하고 포토다이오드에 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하는 제 1 단계; 제 2 도전형의 반도체층을 제 1 도전형의 반도체층 상에 형성하여, 포토다이오드 형성 영역에 애노드 또는 캐소드가 되는 반도체층을 형성하고 바이폴라 트랜지스터 형성 영역에 콜렉터층을 형성하는 제 2 단계; 용량 소자 형성 영역의 제 2 도전형의 반도체층에서 선택적인 산화를 수행하고, 그에 의해 제 1 도전형의 반도체층 상에 절연막을 형성하는 제 3 단계; 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 절연막 상에 형성하는 제 4 단계를 포함한다.
본 발명의 제 11 특징에 따른 반도체 장치의 제조 과정은 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층이 반도체 기판 상에 형성되어 저농도 반도체층을 형성하고, 제 1 도전형의 반도체층 상에 형성된 제 2 도전형의 반도체층 상에 선택적인 산화를 실행하여 절연막을 형성하고, 또한 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 이 절연막 상에 용량 소자를 형성하는 단계를 포함한다. 즉, MIMC 구조의 용량 소자가 형성될 때, 반도체 기판과 절연막 사이에 저농도 반도체층이 형성된다. 이 구성은 상술된 제 9 특징의 경우에서와 같이 MIMC 구조의 용량 소자의 기생 용량을 억제한다.
이 처리에 따라, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층, 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층, 및 바이폴라 트랜지스터의 기판용 반도체층은 반도체 기판 상에 제 1 도전형의 반도체층을 형성함으로써 동시에 형성되고, 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층 및 바이폴라 트랜지스터의 콜렉터층은 제 1 도전형의 반도체층 상에 제 2 도전형의 반도체층을 형성함으로써 동시에 형성된다. 이 구성은 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
바람직하게, 본 발명의 제 12 특징은 상술된 제 10 또는 제 11 특징에서 정의된 반도체 장치의 제조 과정에 대한 변형에 관한 것으로, 용량 소자 형성 영역의 제 2 도전형의 반도체층이 선택적으로 산화되어 제 1 도전형의 반도체층 상에 절연막이 형성될 때, 소자 분리 부분의 제 2 도전형의 반도체층이 또한 동시에 선택적으로 산화되어, 필드 산화막이 형성되는 것을 특징으로 한다.
이 경우, MIMC 구조의 용량 소자 아래에 있는 절연막 및 소자 분리 부분의 필드 산화막은 제 2 도전형의 반도체층을 선택적으로 산화함으로써 동시에 형성된다. 이 구성은 용량 소자 등이 동일한 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 더 감소된다.
바람직하게, 본 발명의 제 13 특징은 상술된 제 11 특징에서 정의된 반도체 장치의 제조 과정에 대한 변형에 관한 것으로: 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층이 반도체 기판 상에 형성된 이후에 기판용 반도체층에 미리 정해진 도전형의 불순물을 첨가하는 단계를 더 포함하고, 그에 의해 용량 소자 형성 영역에 저농도 반도체층이 형성되고 바이폴라 트랜지스터 형성 영역에 기판용 반도체층이 형성된다.
이 경우, 원하는 특성을 실행하는데 요구되는 기판의 불순물 농도와 정합되도록 바이폴라 트랜지스터의 기판으로 동작하는 기판용 반도체층에서 불순물 농도를 제어하는 것이 가능하다. 이 방법으로, 원하는 특성을 갖는 바이폴라 트랜지스터가 제조된다.
본 발명의 바람직한 실시예는 첨부된 도면을 참고로 설명된다.
도 1은 본 발명의 일 실시예에 대한 반도체 장치를 도시하는 개략 단면도로, 상기 반도체 장치는 동일한 반도체 기판 상에 모두 함께 설치된 MIMC 구조의 용량 소자, PN 포토다이오드, 및 수직 NPN 바이폴라 트랜지스터를 갖는다. 도 2 내지 도 7은 각각 도 1에 도시된 반도체 장치의 제조 단계를 설명하는 단면도이다.
도 1에는 MIMC 구조의 용량 소자(50), PN 포토다이오드(36), 및 수직 NPN 바이폴라 트랜지스터(38)가 도시되어 있다. 또한, 약 1 x 1015atom/cm3의 불순물 농도를 갖는 p형 반도체 기판(10)이 도시되어 있다. 상기 소자들은 모두 이 기판 상에 설치된다.
MIMC 구조의 용량 소자(50)는 서로 상하에 놓인 TiN(약 10 내지 50nm의 두께)의 상부 전극층(48)과 TiN(약 10 내지 200nm의 두께)의 하부 전극층(44)으로 구성되고, 그들 사이에는 Ta2O5(약 10 내지 70nm의 두께)의 유전체층(46)이 삽입된다. TiN의 상부 전극층(48)에는 제 1 상부 배선층(52a)이 접속되고, TiN의 하부 전극층(44)에는 비어홀을 통해 하부 배선층(34) 및 제 2 상부 배선층(52b)이 접속된다.
하부 배선층(34)(MIMC 구조의 용량 소자(50)에서 TiN의 하부 전극층(44)과 접촉함)은 산화실리콘의 제 1 층간 절연막(32)과 절연막(22a)(약 400 내지 1500nm의 두께) 상에 형성된다. 절연막(22a)과 p형 반도체 기판(10) 사이에는 약 2 x 1014atom/cm3(p형 반도체 기판(10) 보다 낮음)의 불순물 농도를 갖는 p-형 반도체층(14a)(약 10μm의 두께)이 있다. 상기 구조가 본 실시예의 특성이다.
PN 포토다이오드(36)는 약 2 x 1014atom/cm3의 불순물 농도를 갖는 p-형 애노드층(14b) 및 약 5 x 1015atom/cm3의 불순물 농도를 갖는 n형 캐소드층(20b)으로 구성된 PN 접합을 갖는다. p-형 애노드층(14b)은 p형 반도체 기판(10)에 형성되고, 그 사이에는 p+형 반도체 영역(12)이 삽입된다. p-형 애노드층(14b)에는 p+형 애노드 리드-아웃(lead-out) 영역(도시되지 않음)을 통해 애노드 전극(도시되지 않음)이 접속된다. n형 캐소드층(20b)에는 n+형 캐소드 리드-아웃 영역(도시되지 않음)을 통해 캐소드 전극(도시되지 않음)이 접속된다.
PN 포토다이오드(36)의 p-형 애노드층(14b)은, p형 반도체 기판(10) 및 p+형 반도체 영역(12) 상에서, MIMC 구조의 용량 소자(50)의 p-형 반도체층(14a)(낮은 불순물 농도를 가짐)과 함께 동시에 형성된 p-형 에피택셜층(epitaxial layer)이다. 상기 구조는 본 실시예의 특성이다.
수직 NPN 바이폴라 트랜지스터(38)는 표면 부근에서 약 1 x 1015atom/cm3의 불순물 농도를 갖는 p형 기판용 반도체층(16) 상에 형성된다. 반도체층(16)은 p형 반도체 기판(10) 상에 형성되고, 그 사이에는 p+형 반도체 영역(12)이 삽입된다. 수직 NPN 바이폴라 트랜지스터(38)는 n형 콜렉터층(20c), p형 베이스 영역(28), 및 n+형 이미터 영역(34E)으로 구성된다. (n형 콜렉터층(20c)은 p형 기판용 반도체층(16) 상에 형성되고, 그 사이에는 n+형 콜렉터 매립층(18)이 삽입된다. p형 베이스 영역(28)은 n형 콜렉터층(20c)의 표면 상에 형성된다. n+형 이미터 영역(34E)은 p형 베이스 영역(28)의 표면 상에 형성된다.) n형 이미터 영역(30)에는 이미터 전극(34E)이 접속된다. p형 베이스 영역(28)에는 p+형 베이스 리드-아웃 영역(도시되지 않음)을 통해 베이스 전극(34B)이 접속된다. n형 콜렉터층(20c)에는 n+형 콜렉터 매립층(18) 및 n+형 콜렉터 리드-아웃 영역(24)을 통해 콜렉터 전극(34C)이 접속된다.
수직 NPN 바이폴라 트랜지스터(38)에서, p형 기판용 반도체층(16)은 p형 불순물(붕소와 같은)이 선택적으로 부가된 p-형 에피택셜층이다. p-형 에피택셜층은 MIMC 구조의 용량 소자(50)에 대해서는 약간 도핑된 p-형 반도체층(14a)을 형성하고, 또한 PN 포토다이오드에 대해서는 p-형 애노드층(14b)을 형성하도록 성장된 것이다. 또한, 수직 NPN 바이폴라 트랜지스터(38)에서, n형 콜렉터층(20c)은 PN 포토다이오드의 n형 캐소드층(20b)과 함께 p-형 에피택셜층(14) 및 p형 기판용 반도체층(16) 상에 형성된 n형 에피택셜층(14)이다. 상기의 구조는 본 실시예의 특성이다.
PN 포토다이오드(36) 및 수직 NPN 바이폴라 트랜지스터(38)는 기본적으로 종래의 구조이지만, 이들은 상술된 특성을 갖는 한 임의의 구조가 될 수도 있다. 본 발명은 그 구조에 의해 제한되지 않는다.
이하 도 2 내지 도 8을 참고로 도 1에 도시된 반도체 장치의 제조 과정이 설명되고, 여기서는 MIMC 구조의 용량 소자(50), PN 포토다이오드, 및 수직 NPN 바이 폴라 트랜지스터(38)가 동일한 p형 반도체 기판(10) 상에 모두 함께 설치된다.
제조 과정을 도시하는 단면도인 도 2 내지 도 8에서, p형 반도체 기판(10) 상에 형성된 용량 소자(50), PN 포토다이오드(36), 및 수직 NPN 바이폴라 트랜지스터(38)에 대한 영역들은 각각 용량 소자 형성 영역(A), 포토다이오드 형성 영역(B), 및 바이폴라 트랜지스터 형성 영역(C)이라고 한다.
처리 과정은 약 1 x 1015atom/cm3의 불순물 농도를 갖는 p형 반도체 기판(10) 상에 얇은 열산화막을 형성하는 것으로 시작된다. 반도체 기판에는 포토리소그래피로 패터닝된 포토레지스트(photoresist)의 마스크(mask)를 통해 30keV의 가속 전압과 1 x 1015atom/cm2의 도우즈(dose)로 (붕소와 같은) p형 불순물의 선택적인 이온 주입이 행해진다.
p형 반도체 기판(10)의 표면에 고농도로 주입된 p형 불순물 이온들이 활성화되어 p형 반도체 기판(10)의 표면에 확산되도록 약 1 시간 동안 1200℃의 열처리가 실행되고, 그에 의해 약 1 x 1018atom/cm3(피크 농도)의 고농도 p+형 반도체 영역(12)을 형성한다. 상술된 열산화막은 HF(hydrofluoric acid)를 사용하여 완전히 제거된다(도 2 참조).
p형 반도체 기판(10)과 p+형 반도체 영역(12) 상에는 약 2 x 1014atom/cm3의 낮은 불순물 농도로 p-형 에피택셜층(14)이 형성된다.
이 p-형 에피택셜층(14)은 추후 그 위에 형성될 용량 소자 형성 영역(A)의 저농도 반도체 기판 및 포토다이오드 형성 영역(B)의 애노드를 위해 의도된다(도 3 참조).
p-형 에피택셜층(14)의 표면에는 얇은 열산화막이 형성된다. (용량 소자 형성 영역(A) 및 포토다이오드 형성 영역(B)을 제외한) p-형 에피택셜층(14)에는 포토리소그래피로 패터닝된 포토레지스트의 마스크를 통해 500keV의 가속 전압 및 1 x 1012atom/cm2의 도우즈로 (붕소와 같은) p형 불순물의 선택적인 이온 주입이 행해진다.
p-형 에피택셜층(14)(바이폴라 트랜지스터 형성 영역(C)을 위한)에 저농도로 주입된 p형 불순물 이온들이 활성화되어 확산되도록 약 1 시간 동안 1200℃의 열처리가 실행되고, 그에 의해 표면 부근에서 약 1 x 1015atom/cm3의 낮은 불순물 농도로 p형 기판용 반도체층(16)을 형성한다. 상술된 열산화막은 HF를 사용하여 완전히 제거된다.
p형 기판의 이 반도체층(16)은 바이폴라 트랜지스터의 기판을 위해 의도되므로, 표면 부근의 불순물 농도는 바이폴라 트랜지스터가 원하는 특성을 나타내는데 필요한 것과 정합되도록 조정된다. 이 방법으로, 바이폴라 트랜지스터 형성 영역(C)에 형성되는 바이폴라 트랜지스터가 불순물 농도와 정합되는 특성을 갖는 것이 가능하다(도 4 참조).
바이폴라 트랜지스터 형성 영역(C)의 p형 기판용 반도체층(16)의 표면에는 콜렉터의 기생 저항을 감소시키도록 의도되는 고농도의 n+형 콜렉터 매립층(18)이 형성된다. 이 단계는 n형 불순물인 Sb가 선택적으로 첨가되도록 30 내지 60분 동안 1100 내지 1250℃에서 Sb가 기상 확산(vapor phase diffusion)되어 이루어진다.
또한, 도 4에 도시된 단계에서의 (p형 기판용 반도체층(16)을 형성하는) 열확산 처리는 또한 p+형 콜렉터 매립층을 형성하기 위한 열확산 처리로 동작할 수도 있다. 이 방법으로, 열확산 처리의 반복 횟수를 감소시키는 것이 가능하다.
기판의 전체 표면에는(또는 p-형 에피택셜층(14), p형 기판용 반도체층(16), 및 n+형 콜렉터 매립층(18)에는) n형 에피택셜층(20)(5 x 1015atom/cm3의 불순물 농도로 1 μm의 두께)이 형성된다(도 5 참조).
필드 산화막(22)(약 400 내지 1500nm의 두께)은 포토다이오드 형성 영역(B) 및 바이폴라 트랜지스터 형성 영역(C)을 위한 필드(소자 분리 부분)에서 LOCOS(Local Oxidation of Silicon) 방법에 의해 선택적으로 형성된다. 동시에, 동일한 두께의 절연막(22a)이 용량 소자 형성 영역(A)에 형성된다.
즉, n형 에피택셜층(20)에는 통상적인 방식으로 (산화실리콘막과 질화실리콘막으로 구성된) 적층막이 형성된다. 이 적층막에는 필드 산화막 및 절연막이 형성된 영역이 노출되도록 포토리소그래피로 패터닝된 포토레지스트의 마스크를 통해 RIE(Reactive Ion Etching)으로 선택적인 에칭이 행해진다. 노출된 n형 에피택셜층(20)은 부분적으로 또는 전체적으로 제거된다. 이어서, n형 에피택셜층(20)은 적층막의 질화실리콘막을 마스크로 사용하여 선택적으로 산화된다. 이 방법으로, p형 기판용 반도체층(16) 또는 p-형 에피택셜층(14)에 이르는 필드 산화막(22) 및 절연막(22a)이 형성된다.
필드 산화막(22)과 절연막(22a)이 형성되기 전에, 노출된 n형 에피택셜층(20)이 제거되지 않는 다른 방법이 있다. 이 경우, n형 에피택셜층(20)은 선택적인 산화가 순차적으로 실행될 n형 에피택셜층(20)의 두께에 따라 용량 소자 형성 영역(A)에 남아있을 수도 있다. 이 방법은 또한 본 발명의 범위내에 있다.
여기서 설명되는 것은 n형 에피택셜층(20)이 (p-형 에피택셜층(14) 및 p형 기판용 반도체층(16)을 포함하는) 한 층과 (필드 산화막(22) 및 절연막(22a)을 포함하는) 다른 층 사이에 남아있지 않는 경우이다(도 6 참조).
바이폴라 트랜지스터 형성 영역(C)의 n+형 콜렉터 매립층(18)에 접속되는 n+형 콜렉터 리드-아웃 영역(24)은 바이폴라 트랜지스터 및 포토다이오드를 제조하는 통상적인 처리에 의해 형성된다. 포토다이오드 형성 영역(B)의 p-형 에피택셜층(14)에 접속되는 p+형 애노드 리드-아웃 영역(도시되지 않음)이 형성된다. p+형 소자 분리 영역(26)은 바이폴라 트랜지스터 형성 영역(C)으로부터 포토다 이오드 형성 영역(B)을 분리시키도록 필드 산화막(22) 아래에 형성된다.
소자 분리의 결과로, 이후에는 다음과 같이 새로운 용어들이 지정된다. 포토다이오드 형성 영역(B)의 n형 에피택셜층(20)은 n형 캐소드층(20b)이라고 한다. 바이폴라 트랜지스터 형성 영역(C)의 n형 에피택셜층(20)은 n형 콜렉터층(20c)이라고 한다. 용량 소자 형성 영역(A)의 절연막(22a) 아래에 있는 p-형 에피택셜층(14)은 p-형 저농도 반도체층(14a)이라고 한다. 포토다이오드 형성 영역(B)의 n형 캐소드층(20b) 아래에 있는 p-형 에피택셜층(14)은 p-형 애노드층(14b)이라고 한다.
포토다이오드 형성 영역(B)의 n형 캐소드층(20b) 표면 상에는 n+형 캐소드 리드-아웃 영역(도시되지 않음)이 형성된다. 바이폴라 트랜지스터 형성 영역(C)의 n형 콜렉터층(20c) 표면 상에는 p형 베이스 영역(28)이 형성된다. p형 베이스 영역(28)의 표면 상에는 p+형 베이스 리드-아웃 영역(도시되지 않음)이 형성된다. p형 베이스 영역(28)의 표면 상에는 n형 이미터 영역(30)이 형성된다.
기판의 전체 표면 상에는, 예를 들어, 산화실리콘막일 수도 있는 제 1 층간 절연막(32)이 형성된다. 포토다이오드 형성 영역(B) 및 바이폴라 트랜지스터 형성 영역(C)에는 미리 정해진 위치에 포토리소그래피 및 에칭으로 접촉홀(contact hole)이 형성된다. 접촉홀은 기판의 전체 표면 위에 주로 알루미늄 합금으로 구성된 금속층(약 300 내지 1000nm의 두께)을 침착하여 채워진다. 금속층은 포토리소그래피 및 RIE에 의해 패터닝된다.
이 방법으로, 추후 형성될 용량 소자의 하부 전극에 접속되는 하부 배선층(34)이 용량 소자 형성 영역(A)의 제 1 층간 절연막(32) 상에 형성된다. 유사하게, 애노드 전극(도시되지 않음) 및 캐소드 전극(도시되지 않음)은 포토다이오드 형성 영역(B)에서 p+형 애노드 리드-아웃 영역 및 n+형 캐소드 리드-아웃 영역을 통해 p-형 애노드층(14b) 및 n형 캐소드층(20b)에 각각 접속된다.
바이폴라 트랜지스터 형성 영역(C)에는 n형 이미터 영역(30)에 접속된 이미터 전극(34E), p+형 베이스 리드-아웃 영역을 통해 p형 베이스 영역(28)에 접속된 베이스 전극(34B), 및 n+형 콜렉터 매립층(18)과 n+형 콜렉터 리드-아웃 영역(24)을 통해 n형 콜렉터층(20c)에 접속된 콜렉터 전극(34c)이 형성된다. 이 방법으로, 포토다이오드 형성 영역(B)에 PN 포토다이오드(36)가 완성되고, 바이폴라 트랜지스터 형성 영역(C)에 수직 NPN 바이폴라 트랜지스터(38)가 완성된다(도 7 참조).
또한, 이 경우에는 용량 소자 형성 영역(A)의 하부 배선층(34)이 PN 포토다이오드(36)의 애노드 전극 및 캐소드 전극, 및 NPN 바이폴라 트랜지스터(38)의 이미터 전극(34E), 베이스 전극(34B), 및 콜렉터 전극(34)과 동시에 동일한 처리로 형성된다. 그러나, 이들은 개별적인 단계들에 의해 개별적으로 형성될 수도 있다. 당연히, 하부 배선층(34)이 형성될 때 용량 소자 형성 영역(A) 이외의 영역들에서 동시에 다른 소자들 사이의 접속을 위한 배선층들을 형성하는 것이 가능하다.
기판의 전체 표면 상에는 플라스마 TEOS(TEOS는 Si(OC2H4)4(tetraethoxy silane)를 나타냄) 방법에 의해 산화실리콘막이 침착된다. 산화실리콘막은 제 2 층간 절연막(40)을 형성하도록 평탄화된다.
하부 배선층(34)의 표면이 노출되는 개구(opening)를 만들기 위해, 하부 배선층(34) 상의 제 2 층간 절연막(40) 상에서 포토리소그래피 및 RIE에 의한 선택적인 에칭이 수행된다. 이어서, 기판의 전체 표면 상에는 추후 용량 소자의 하부 전극층이 되는 TiN층(약 10 내지 200nm의 두께)을 침착하도록 스퍼터링(sputtering) 또는 CVD(Chemical Vapor Deposition)가 실행된다. 이 TiN층에는 유전체층으로서 Ta2O5층(약 10 내지 70nm의 두께)이 침착된다. Ta2O5막 상에는 또한 용량 소자의 상부 전극층이 되는 TiN층(약 10 내지 50nm의 두께)이 침착된다. 이 방법으로, TiN/Ta2O5/TiN 적층막(42)이 형성된다. TiN/Ta2O5/TiN 적층막(42)의 최하부 TiN층은 개구를 통해 하부 배선층(34)에 접속된다.
TiN/Ta2O5/TiN 적층막(42)은 포토리소그래피 및 건식 에칭에 의해 선택적으로 에칭된다. 그 이후에는 하부 배선층(34)에 이르는 비어홀을 만들도록 제 2 층간 절연막(40)이 선택적으로 에칭된다.
기판의 전체 표면 상에는 비어홀을 채우도록 주로 알루미늄 합금으로 구성된 금속층(약 300 내지 1000nm의 두께)이 침착된다. (주로 알루미늄 합금으로 구성된) 금속층 및 TiN/Ta2O5/TiN 적층막(42)은 포토리소그래피 및 RIE에 의해 선택적으로 패터닝된다.
이 방법으로, 하부 배선층(34)에 접속된 TiN 하부 전극층(44), TiN 하부 전 극층(44) 상의 Ta2O5 유전체층(46), 및 Ta2O5 유전체층(46) 상의 TiN 상부 전극층(48)을 갖는 용량 소자(50)가 형성된다. 즉, 상부 TiN 전극층(48)과 하부 TiN 전극층(44) 사이에 삽입된 Ta2O5 유전체층(46)에 의해 MIMC 구조의 용량 소자(50)가 형성된다.
동시에, MIMC 구조의 용량 소자(50)의 상부 TiN 전극층(48)에 접속된 제 1 상부 배선층(52a)과, 비어홀을 통해 하부 배선층(34)에 접속된 제 2 상부 배선층(52b)이 형성된다. 즉, 용량 소자(50)의 상부 TiN 전극층(48)에 접속된 제 1 상부 배선층(52a)과, 하부 배선층(34)을 통해 전기용량성 전극(50)의 하부 TiN 전극층(44)에 접속된 제 2 상부 배선층(52b)이 형성된다. 따라서, MIMC 구조의 용량 소자(50)가 완성된다(도 8 참조).
도 8에서는 제 2 상부 배선층(52b)과 제 2 층간 절연막(40) 사이에 TiN/Ta2O5/TiN 적층막(42)이 남아있음을 주목하여야 한다. 상술된 하부 배선층(34)을 형성하는 경우에서와 같이, 제 1 및 제 2 상부 배선층들(46a, 46b)이 형성될 때 용량 소자 형성 영역(A) 이외의 영역에서 다른 소자들에 접속하기 위한 배선층을 형성하는 것도 당연히 가능하다.
기판의 전체 표면 상에는 오버코트막(overcoat film)(도시되지 않음)이 형성되고, 미리 정해진 위치에는 패드(pad)를 위한 개구가 만들어진다. 이 방법으로, MIMC 구조의 용량 소자(50), PN 포토다이오드(36), 및 수직 NPN 바이폴라 트랜지스터(38)가 동일한 p형 반도체 기판(10) 상에 모두 함께 설치되는 반도체 집적 회로가 최종적으로 완성된다.
상술된 바와 같이, 본 실시예는 MIMC 구조의 용량 소자(50), PN 포토다이오드(36), 및 수직 NPN 바이폴라 트랜지스터(38)가 동일한 p형 반도체 기판(10) 상에 모두 함께 설치되는 반도체 장치를 제공한다. 이 반도체 장치에서는, MIMC 구조의 용량 소자(50)의 최하부 TiN 전극층(44)에 접속된 하부 배선층(34)이 절연막(22a)과 제 1 층간 절연막(32) 상에 형성되고, p-형 저농도 반도체층(14a)(약 10μm의 두께이고, p형 반도체 기판(10) 보다 낮은 약 2 x 1014atom/cm3의 불순물 농도를 가짐)이 절연막(22a)과 p형 반도체 기판(10) 사이에 삽입된다. 이 구성은 MIMC 구조의 용량 소자(50)의 기생 용량을 억제한다. 따라서, 본 실시예는 낮은 기생 용량을 갖는 MIMC 구조의 용량 소자(50), 포토다이오드(36), 및 바이폴라 트랜지스터(38)가 모두 함께 설치된 고성능 집적 회로를 실현하는 것을 가능하게 한다.
본 실시예에 따라, p형 반도체 기판(10)과 p+형 반도체 영역(12) 상에는 p-형 에피택셜층(14)(약 10μm의 두께이고, p형 반도체 기판(10)의 농도(1 x 1015atom/cm3) 보다 낮은 약 2 x 1014atom/cm3의 불순물 농도를 가짐)이 형성된다. 이 p-형 에피택셜층(14)으로부터 MIMC 구조의 용량 소자(50)의 p-형 저농도 반도체층(14a) 및 PN 포토다이오드(36)의 p-형 애노드층(14b)이 동시에 형성된다. p-형 에피택셜층(14)과 p형 기판용 반도체층(16) 상에는 n형 에피택셜층(20)이 형성되고, 이 n형 에피택셜층(20)으로부터 PN 포토다이오드(36)의 n형 캐소드층(20b) 및 수직 NPN 바이폴라 트랜지스터(38)의 n형 콜렉터층(20c)이 동시에 형성된다. 이 방법으로, MIMC 구조의 용량 소자(50), 포토다이오드(36), 및 수직 바이폴라 트랜지스터(38)가 모두 함께 설치된 반도체 장치를 제조하기 위한 단계들을 공통적으로 실행하는 것이 가능하다. 이는 비용 감소에 기여한다.
본 발명에 따라, n형 에피택셜층(20)이 LOCOS 방법에 의해 선택적으로 산화되어, 포토다이오드 형성 영역(B) 및 바이폴라 트랜지스터 형성 영역(C)에 대해 소자 분리 부분(필드 부분)을 형성하고, 용량 소자 형성 영역(A)에서 필드 산화막(22) 및 절연막(22a)을 형성한다. 이 방법으로, MIMC 구조의 용량 소자(50) 및 소자 분리 부분의 필드 산화막(22)에 필요한 절연막(22a)이 n형 에피택셜층(20)의 선택적인 산화에 의해 동시에 형성된다. 따라서, MIMC 구조의 용량 소자(50), 포토다이오드(36), 및 수직 바이폴라 트랜지스터(38)가 모두 함께 설치된 반도체 장치를 제조하기 위한 단계들을 공통적으로 실행하는 것이 가능하다. 이는 비용 감소에 기여하다.
본 실시예에 따라, 표면 부근에서 불순물 농도가 약 1 x 1015atom/cm3로 낮은 p형 기판용 반도체층(16)은 (붕소와 같은) p형 불순물을 p-형 에피택셜층(14)에 선택적으로 부가함으로써 형성된다. 이 방법으로, p형 기판용 반도체층(16)의 표면 부근의 불순물 농도는 수직 NPN 바이폴라 트랜지스터(38)에 필요한 기판에서의 농도와 정합시켜, 정합 특성을 갖는다. 그러므로, 수직 NPN 바이폴라 트랜지스터는 원하는 특성들을 갖는다. 따라서, 본 실시예는 낮은 기생 용량을 갖는 MIMC 구조의 용량 소자(50), PN 포토다이오드(36), 및 수직 NPN 바이폴라 트랜지스터(38)가 모두 함께 설치된 다중-기능 고성능 집적 회로를 쉽게 제조하는 것을 가능하게 한다.
상기 실시예는 MIMC 구조의 용량 소자(50), PN 포토다이오드(36), 및 수직 바이폴라 트랜지스터(38)가 모두 함께 설치된 반도체 장치에 관한 것이다. 본 발명의 범위는 소자들의 이러한 조합에 제한되지 않는다. 예를 들면, 본 발명은 수직 NPN 바이폴라 트랜지스터(38)가 CMOS 트랜지스터로 대치된 반도체 장치 및 그 제조 과정에 적용될 수도 있다.
이하 본 발명의 제 1 변형예가 설명된다. 본 발명의 제 1 변형예는, 도 9에 도시된 바와 같이, MIMC 구조의 용량 소자, PN 포토다이오드, 및 수직 NPN 바이폴라 트랜지스터가 동일한 반도체 기판 상에 설치되는 반도체 장치에 관한 것이다. 이 반도체 장치는 상기 도 1에 도시된 것과 구조가 매우 유사하다. 이는 MIMC 구조의 용량 소자(50)에서 제 2 상부 배선층(52b)과 제 2 층간 절연막(40) 사이에 TiN/Ta2O5/TiN 적층막(42)이 남아있지 않다는 점이 다르다.
도 9에 도시된 반도체 장치는 다음 과정에 의해 제조된다. 먼저, 도 2 내지 도 7에 도시된 단계들이 실행된다. 이어서, 상술된 실시예에서와 같이, 기판의 전체 표면 위에 산화실리콘막이 침착된다. 이는 제 2 층간 절연막(40)을 형성하도록 평탄화된다. 하부 배선층(34)의 표면이 노출되는 오프닝을 형성하기 위해, 하부 배선층(34) 상의 제 2 층간 절연막(40)에서 선택적인 에칭이 수행된다. 기판의 전 체 표면 상에는 (추후 하부 전극층이 되는) TiN층, (유전체층이 되는) Ta2O5층, 및 (상부 전극층이 되는) TiN층을 순차적으로 침착함으로써 TiN/Ta2O5/TiN 적층막이 형성된다.
TiN/Ta2O5/TiN 적층막은 포토리소그래피 및 건식 에칭에 의해 선택적으로 패터닝되어, 하부 배선층(34)에 접속된 TiN 하부 전극층(44), TiN 하부 전극층(44) 상의 Ta2O5 유전체층(46), 및 Ta2O5 유전체층(46) 상의 TiN 상부 전극층(48)으로 구성된 MIMC 구조의 용량 소자(50)를 형성하도록 한다. 동시에, MIMC 구조의 용량 소자(50)를 구성하지 않는 TiN/Ta2O5/TiN 적층막 일부가 에칭되어 제거된다.
제 2 층간 절연층(40)은 하부 배선층(34)의 상부에 이르는 비어홀을 형성하도록 에칭에 의해 선택적으로 제거된다. 비어홀은 주로 알루미늄 합금으로 구성된 금속층을 침착하여 채워진다. 주로 알루미늄 합금으로 구성된 금속층은 포토리소그래피 및 RIE에 의해 선택적으로 패터닝되어, MIMC 구조의 용량 소자(50) 중 TiN 상부 전극층(48)에 접속된 제 1 상부 배선층(52a)과, 비어홀을 통해 하부 배선층(34)에 접속된 상부 배선층(52b)을 형성하도록 한다.
즉, MIMC 구조의 용량 소자(50) 중 TiN 상부 전극층(48)에 접속된 제 1 상부 배선층(52a)이 형성되고, 비어홀을 통해 하부 배선층(34)에 접속된 상부 배선층(52b)이 형성된다. 따라서, MIMC 구조의 용량 소자(50)가 완성된다.
상술된 제 1 변형예에 따라, MIMC 구조의 용량 소자(50)에서 제 2 상부 배선 층(52b)과 제 2 층간 절연막(40) 사이에 TiN/Ta2O5/TiN 적층막(42)이 남아있지 않다. 그러므로, 본 실시예는 상술된 실시예에서와 동일한 효과 뿐만 아니라 제 2 상부 배선층(52b)의 배선 단계를 감소시키는 효과를 제공한다.
본 발명의 제 2 변형예는 도 10에 도시된 바와 같이 MIMC 구조의 용량 소자, PN 포토다이오드, 및 수직 NPN 바이폴라 트랜지스터가 동일한 반도체 기판 상에 설치되는 반도체 장치에 관한 것이다.
반도체 장치는 도 1에 도시된 MIMC 구조의 용량 소자(50) 대신에 MIMC 구조의 용량 소자(56)를 갖는다. (MIMC 구조의 용량 소자(50)는 TiN 상부 전극층(44)과 TiN 하부 전극층(48)으로 구성되고, 그 사이에는 Ta2O5 유전체층(46)이 삽입된다.) MIMC 구조의 용량 소자(56)는 (상부 전극층으로서) 제 1 상부 배선층(52a), (하부 전극층으로서) 하부 배선층(34), 및 (유전체층으로서) SiN 유전체층(54)으로 구성된다.
도 10에 도시된 반도체 장치는 다음 과정에 의해 제조된다. 먼저, 도 2 내지 도 7에 도시된 단계들이 실행된다. 이어서, 기판의 전체 표면 위에 산화실리콘막이 침착된다. 이는 제 2 층간 절연막(40)을 형성하도록 평탄화된다. 하부 배선층(34)의 표면이 노출되는 오프닝을 형성하기 위해, 하부 배선층(34) 상의 제 2 층간 절연막(40)에서 선택적인 에칭이 실행된다. 기판의 전체 표면 상에는 유전체층으로서 SiN 유전체층(54)이 형성된다.
SiN 유전체층(54)과 제 2 층간 절연막(40)은 하부 배선층(34)의 상부에 이르 는 비어홀을 만들도록 포토리소그래피 및 건식 에칭에 의해 선택적으로 제거된다. 비어홀은 주로 알루미늄 합금으로 구성된 금속막을 침착하여 채워진다. 주로 알루미늄 합금으로 구성된 금속층은 포토리소그래피 및 RIE에 의해 선택적으로 패터닝되어, 하부 배선층(34) 상에 제 1 상부 배선층(52a)을 형성하고, 그 사이에 SiN 유전체층(54)이 삽입되고, 비어홀을 통해 하부 배선층(34)에 접속된 상부 배선층(52b)을 형성한다.
이 방법으로, (상부 전극층으로서) 상부 배선층(52a), (하부 전극층으로서) 하부 배선층(34), 및 (유전체층으로서) 제 1 상부 배선층(52a)과 하부 배선층(34) 사이에 유지되는 SiN 유전체층(54)을 갖는 MIMC 구조의 용량 소자(56)가 형성된다.
제 2 변형예에 따르면, 원래의 실시예에서 TiN/Ta2O5/TiN 적층막(42)을 형성하여 제조할 필요가 없어진다. 그러므로, 제조 처리를 간략화하는 것이 가능하다.
비록 상술된 실시예와 제 1 변형예는 MIMC 구조의 용량 소자(50)에 있어서 Ta2O5 유전체층(46)을 사용하지만, 이 Ta2O5 유전체층(46)은 제 2 변형예가 관련된 MIMC 구조의 용량 소자(56)에서 사용되는 SiN 유전체층으로 대치될 수 있다.
상기에 상세히 설명된 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조 과정에 의해 다음의 효과가 주어진다.
제 1 특징에 따른 반도체 장치는 하부 전극층, 유전체층, 및 상부 전극층이 절연막 상에 순차적으로 적층된 MIMC 구조의 용량 소자에서 상부 전극층과 절연층 사이에 저농도 반도체층이 삽입되는 것을 특징으로 한다. 이 구조는 MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 고성능 용량 소자를 실현하는 것이 가능하다.
제 2 특징에 따른 반도체 장치는 MIMC 구조의 용량 소자와 포토다이오드가 함께 설치된 경우에 MIMC 구조의 용량 소자의 하부 절연막과 반도체 기판 사이에 저농도 반도체층이 삽입되는 것을 특징으로 한다. 이 구조는 제 1 특징의 경우에서와 같이, MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 용량 소자와 포토다이오드가 함께 설치된 다중-기능의 고성능 집적 회로를 실현하는 것이 가능하다.
또한, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층 및 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층이 반도체 기판 상에 형성된 미리 정해진 도전형의 반도체층으로부터 형성된다. 그러므로, 이 구조는 용량 소자와 포토다이오드가 함께 설치되는 반도체 장치의 제조 단계가 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
제 3 특징에 따른 반도체 장치는 MIMC 구조의 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 함께 설치되는 경우에 MIMC 구조의 용량 소자의 하부 절연막과 반도체 기판 사이에 저농도 반도체층이 삽입되는 것을 특징으로 한다. 이 구성은 제 1 특징의 경우에서와 같이, MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 함께 설치된 다중-기능의 고성능 집적 회로를 실현하는 것이 가능하다.
또한, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층, 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층, 및 바이폴라 트랜지스터의 기판용 반도체층이 반도체 기판 상에 형성된 미리 정해진 도전형의 반도체층으로부터 형성되고, 포토다이오드의 애노드나 캐소드 중 하나가 되는 반도체층 및 바이폴라 트랜지스터의 콜렉터층이 미리 정해진 도전형의 반도체층 상에 형성된 반대 도전형의 반도체층으로부터 형성된다. 그러므로, 이 구조는 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
제 9 특징에 따른 반도체 장치의 제조 과정은 반도체 기판보다 낮은 불순물 농도를 갖는 반도체층을 반도체 기판 상에 형성하는 단계, 반도체층 상에 절연막을 형성하는 단계, 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 반도체층 상에 형성하는 단계로 구성된다. 즉, MIMC 구조의 용량 소자가 형성될 때, 반도체 기판보다 낮은 불순물 농도를 갖는 미리 정해진 도전형의 반도체층이 반도체 기판과 절연막 사이에 형성된다. 이 구조는 MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 고성능 용량 소자를 쉽게 형성하는 것이 가능하다.
제 10 특징에 따른 반도체 장치의 제조 과정은 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층을 반도체 기판 상에 형성하는 단계, 제 1 도전형의 반도체층 상에 형성된 제 2 도전형의 반도체층에서 선택적인 산화를 실행하는 단계, 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 절연막 상에 용량 소자를 형성하는 단계로 구성된다. 즉, MIMC 구조의 용량 소자가 형성될 때, 반도체 기판과 절연막 사이에 저농도 반도체층이 형성된다. 이 구조는 상술된 제 9 특징의 경우에서와 같이 MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 용량 소자와 포토다이오드가 함께 설치되는 다중-기능의 고성능 집적 회로를 쉽게 형성하는 것이 가능하다.
또한, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층 및 포토다이오드의 애노드 또는 캐소드 중 하나가 되는 반도체층이 반도체 기판 상에서 제 1 도전형의 반도체층을 형성함으로써 동시에 형성된다. 이 구성은 용량 소자와 포토다이오드가 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
제 11 특징에 따른 반도체 장치의 제조 과정은 반도체 기판보다 낮은 불순물 농도를 갖는 제 1 도전형의 반도체층을 반도체 기판 상에 형성하여, 저농도 반도체층을 형성하는 단계, 제 1 도전형의 반도체층 상에 형성된 제 2 도전형의 반도체층에서 선택적인 산화를 실행하는 단계, 및 하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 절연막 상에 형성하는 단계로 구성된다. 이 구성은 상술된 제 10 특징의 경우에서와 같이 MIMC 구조의 용량 소자의 기생 용량을 억제한다. 그러므로, 낮은 기생 용량을 갖는 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 함께 설치되는 다중-기능의 고성능 집적 회로를 쉽게 형성하는 것이 가능하다.
또한, MIMC 구조의 용량 소자 아래에 있는 저농도 반도체층, 포토다이오드의 애노드나 캐소드 중 하나가 되는 반도체층, 및 바이폴라 트랜지스터의 기판용 반도체층이 반도체 기판 상에 제 1 도전형의 반도체층을 형성함으로써 동시에 형성되고, 포토다이오드의 애노드나 캐소드 중 하나가 되는 반도체층 및 바이폴라 트랜지스터의 콜렉터층이 제 1 도전형의 반도체층 상에 제 2 도전형의 반도체층을 형성함으로써 동시에 형성된다. 이 구조는 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 함께 설치되는 반도체 장치의 제조 과정들이 공통적으로 실행되도록 허용한다. 그로 인해, 비용이 감소된다.
제 12 특징에 따른 반도체 장치의 제조 과정은 상술된 제 10 또는 제 11 특징에 따른 처리의 변형이다. 그 변형은 용량 소자 형성 영역에서 제 2 도전형의 반도체층을 선택적으로 산화함으로써 제 1 도전형의 반도체층 상에 절연막이 형성될 때, 소정 분리 부분에서 제 2 도전형의 반도체층에 선택적인 산화를 동시에 실행함으로써 필드 산화막이 형성되는 것을 특징으로 한다. 즉, MIMC 구조의 용량 소자 아래에 있는 절연막과 소자 분리 부분의 필드 산화막이 선택적인 산화에 의해 동시에 형성된다. 이 구조는 용량 소자 등이 함께 설치되는 반도체 장치의 제조 단계들이 공통적으로 실행되도록 허용한다. 그로 인해 비용이 더 감소된다.
제 13 특징에 따른 반도체 장치의 제조 과정은 상술된 제 11 특징에 따른 처리의 변형에 관한 것이다. 그 변형은 반도체 기판 상에 저농도층이 형성되고, 용량 소자 형성 영역에 저농도 반도체층이 형성되고, 바이폴라 트랜지스터 형성 영역에 기판용 반도체층이 형성되고, 이어서 기판용 반도체층에 미리 정해진 도전형의 불순물이 포함되는 것을 특징으로 한다. 이 방법으로, 원하는 특성을 실현하는데 요구되는 기판의 불순물 농도와 정합되도록 바이폴라 트랜지스터의 기판으로서 기능하는 기판용 반도체층에서 불순물 농도를 제어하는 것이 가능하다. 따라서, 원하는 특성을 갖는 바이폴라 트랜지스터가 실현된다. 낮은 기생 용량을 갖는 용량 소자 및 원하는 특성을 갖는 바이폴라 트랜지스터가 함께 설치되는 다중-기능의 고성능 집적 회로를 쉽게 형성하는 것이 가능하다.
본 발명의 바람직한 실시예는 특정 용어들을 사용하여 설명되었지만, 이러한 설명은 단지 설명을 위한 것으로, 다음의 청구항의 정신 또는 범위에서 벗어나지 않고 변화 및 변형이 이루어질 수 있는 것으로 이해되어야 한다.
Claims (13)
- 삭제
- 동일한 p형의 반도체 기판 상에 함께 설치된 용량 소자와 포토다이오드(photodiode)를 갖는 반도체 장치에 있어서:상기 p형의 반도체 기판보다 낮은 불순물 농도를 갖는 p형의 반도체층이 상기 p형의 반도체 기판 상에 형성되고;상기 p형의 반도체층의 저농도 반도체층 및 애노드 또는 캐소드 중 하나가 되는 반도체층이 각각 상기 용량 소자 형성 영역 및 상기 포토다이오드 형성 영역에 형성되고;용량 소자가, 상기 저농도 반도체층 상에 순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층으로 구성되고, 상기 용량 소자와 상기 저농도 반도체층 사이에 절연막이 삽입되며,n형의 반도체층의 애노드 또는 캐소드 중 하나가 되는 반도체층이, 애노드 또는 캐소드 중 다른 하나가 되는 반도체층 상에 형성되고, 상기 절연막은 상기 p형의 반도체층에 접해 있는, 반도체 장치.
- 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 p형의 반도체 기판 상에 모두 함께 설치되는 반도체 장치에 있어서:상기 p형의 반도체 기판보다 낮은 불순물 농도를 갖는 p형의 반도체층이 상기 p형의 기판 상에 형성되고;상기 p형의 반도체층의 저농도 반도체층이 용량 소자 형성 영역에 형성되고, 애노드 또는 캐소드 중 하나가 되는 반도체층이 포토다이오드 형성 영역에 형성되고, 기판용 반도체층이 바이폴라 트랜지스터 형성 영역에 형성되고;순차적으로 적층된 하부 전극층, 유전체층, 및 상부 전극층으로 구성된 용량 소자가 상기 저농도 반도체층 상에 형성되고, 상기 용량소자와 상기 저농도 반도체층 사이에 절연막이 삽입되고;p형의 반도체층 및 n형의 반도체층이 애노드 또는 캐소드 중 하나가 되는 반도체층 및 기판용 반도체층 상에 형성되며,n형의 반도체층의 애노드 또는 캐소드 중 다른 하나가 되는 반도체층 및 콜렉터층이 형성되고, 상기 절연막은 상기 p형의 반도체층에 접해 있는, 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 용량 소자의 상기 하부 전극층은 TiN으로 형성되는, 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 용량 소자의 상기 유전체층은 Ta2O5로 형성되는, 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 용량 소자의 상기 상부 전극층은 TiN으로 형성되는, 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 p형의 반도체층은 1 x 1013atoms/cm3 이상, 5 x 1014atoms/cm3 이하의 불순물 농도를 갖는, 반도체 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 p형의 반도체층은 1 x 1013atoms/cm3 이상, 5 x 1014atoms/cm3 이하의 불순물 농도를 갖고, 상기 n형의 반도체층은 1 x 1015atoms/cm3 이상, 5 x 1016atoms/cm3이하의 불순물 농도를 갖는, 반도체 장치.
- 삭제
- 용량 소자 및 포토다이오드가 동일한 p형의 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 방법에 있어서:p형의 반도체 기판보다 낮은 불순물 농도를 갖는 p형의 반도체층을 상기 p형의 반도체 기판 상에 형성하여, 용량 소자 형성 영역에 저농도 반도체층을 형성하고 포토다이오드 형성 영역에 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하는 제 1 단계;n형의 반도체층을 상기 p형의 반도체층 상에 형성하여, 상기 포토다이오드 형성 영역에 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하는 제 2 단계;용량 소자 형성 영역의 상기 n형의 반도체층에 대해 선택적인 산화를 수행하여, 상기 p형의 반도체층 상에 절연막을 형성하는 제 3 단계; 및하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 상기 절연막 상에 형성하는 제 4 단계를 포함하고, 상기 절연막은 상기 p형의 반도체층에 접해 있는, 반도체 장치 제조 방법.
- 용량 소자, 포토다이오드, 및 바이폴라 트랜지스터가 동일한 p형의 반도체 기판 상에 함께 설치되는 반도체 장치의 제조 방법에 있어서:p형의 반도체 기판보다 낮은 불순물 농도를 갖는 p형의 반도체층을 상기 p형의 반도체 기판 상에 형성하여, 상기 용량 소자 형성 영역에 저농도 반도체층을 형성하고, 상기 포토다이오드 형성 영역에 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하며, 상기 바이폴라 트랜지스터 형성 영역에 기판용 반도체층을 형성하는 제 1 단계;n형의 반도체층을 상기 p형의 반도체층 상에 형성하여, 상기 포토다이오드 형성 영역에 상기 애노드 또는 캐소드 중 하나가 되는 반도체층을 형성하고 상기 바이폴라 트랜지스터 형성 영역에 콜렉터층을 형성하는 제 2 단계;상기 용량 소자 형성 영역의 상기 n형의 반도체층에 대해 선택적인 산화를 수행하여, 상기 p형의 반도체층 상에 절연막을 형성하는 제 3 단계; 및하부 전극층, 유전체층, 및 상부 전극층을 순차적으로 적층함으로써 용량 소자를 상기 절연막 상에 형성하는 제 4 단계를 포함하고, 상기 절연막은 상기 p형의 반도체층에 접해 있는, 반도체 장치 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 용량 소자 형성 영역의 상기 n형의 반도체층이 선택적으로 산화되고 상기 절연막이 상기 p형의 반도체층 상에 형성될 때, 소자 분리 부분의 상기 n형의 반도체층이 또한 동시에 선택적으로 산화되어, 필드 산화막(field oxide film)이 형성되는, 반도체 장치 제조 방법.
- 제 11 항에 있어서,상기 제 1 단계 이후에 상기 기판용 반도체층에 p형의 불순물을 첨가하는 단계를 더 포함하는, 반도체 장치 제조 방법.
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