JP2001358295A - 可変容量素子および可変容量素子内蔵集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の構成では、配線層における寄生抵抗が
増え、高周波信号の電力損失が大きくなるという課題を
有していた。 【解決手段】 第１のシリコン層の上層に前記第１のシ
リコン層とは異なる導電型の第２のシリコン層が形成さ
れ、前記第１のシリコン層が前記第２のシリコン層に近
接して上方に取り出され、前記第１のシリコン層の取り
出し部が上方の配線層と接続され、前記第１のシリコン
層の取り出し部を除く前記配線層の下方に前記第１のシ
リコン層と隣接する他素子とを分離する主に酸化シリコ
ンで構成される分離層が形成され、前記第１のシリコン
層と前記第２のシリコン層との間の電圧を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変容量素子、特
に高周波回路に用いられる集積回路内蔵の可変容量素子
に関する。

【０００２】

【従来の技術】近年、携帯電話などの移動体通信市場の
発展に伴い、回路の小型化、低コスト化などを目的とし
て、インダクタ、キャパシタなど従来は単独部品であっ
た素子のＩＣ集積化が重要となっている。このような素
子の１つに可変容量素子がある。可変容量素子は、発振
回路の発振周波数を変化させる用途などに用いられる。

【０００３】図６は、従来のＩＣ上に構成された可変容
量素子の構成例を示す。同図において、６０１はｐ型シ
リコン基板、６０２はｎ型埋込電極層、６０３はｎ型コ
レクタ層、６０４はｐ型ベース層、６０５はｐ型電極
層、６０６はｎ型電極層、６０７、６０８はビア、６０
９、６１０は配線層、６１１、６１２はディープトレン
チ、６１３、６１４、６１５はＬＯＣＯＳである。ｎ型
埋込電極層６０２は異なる導電型であるｐ型シリコン基
板６０１の上層に形成され、ｎ型コレクタ層６０３はｎ
型埋込電極層６０２の上層に形成され、ｐ型ベース層６
０４はｎ型コレクタ層６０３の上層に形成され、ｐ型電
極層６０５はｐ型ベース層６０４上層に形成される。配
線層６０９はｐ型電極層６０５の上方に形成され、両者
は１つまたは複数のビア６０７を介して接続される。

【０００４】また、ｎ型埋込電極層６０２は上方に引き
出され、その上層にｎ型電極層６０６が形成される。配
線層６１０はｎ型電極層６０６の上方に形成され、両者
は１つまたは複数のビア６０８を介して接続される。ｎ
型埋込電極層６０２、ｎ型コレクタ層６０３、ｐ型ベー
ス層６０４はディープトレンチ６１１、６１２より隣接
する素子と分離され、ｐ型電極層６０５、ｎ型電極層６
０６はＬＯＣＯＳ６１３〜６１５により、互いどうしも
しくは隣接素子の電極層と分離される。

【０００５】配線層６０９と配線層６１０の間の電位差
を変化させることにより、ｐ型ベース層６０４とｎ型コ
レクタ層６０３間のｐｎ接合の空乏層厚が変化する。こ
れにより、配線層６０９と配線層６１０の間の容量値が
変化する可変容量素子として動作する。また、ｎ型埋込
電極層６０２とシリコン基板６０１の間はｐｎ接合の空
乏層により分離されている。

【０００６】同様の可変容量素子が、バイポーラトラン
ジスタのエミッタとベース間のｐｎ接合またはｐ−ｃｈ
ＭＯＳ ＦＥＴのドレインもしくはソースとｎ型ウェ
ル層間のｐｎ接合を用いて構成されることもある。

【０００７】

【発明が解決しようとする課題】上記の構成ではｎ型埋
込電極層６０２とｐ型シリコン基板６０１の間が空乏層
により分離されているが、両者の間の寄生容量が十分に
小さくならない。そのため、ｎ型埋込電極層６０２に高
周波信号が流れる場合、その一部がｐ型シリコン基板６
０１に流れ込み、電力損失が生じる。またｐ型シリコン
基板６０１において生じた雑音がｎ型埋込電極層６０２
に流れ込み、高周波信号に重畳される。それに対しｎ型
埋込電極層６０２とｐ型シリコン基板６０１の間の寄生
容量を低減する方法として、配線層６１０を細くしｎ型
電極層６０６の取り出し部の面積を小さくすることによ
り、ｎ型埋込電極層６０２とＰ型シリコン基板６０１の
接する面積を低減するということが考えられる。しかし
ながら、その場合には配線層６１０における寄生抵抗が
増え、高周波信号の電力損失が大きくなるという課題を
有していた。

【０００８】本発明は上記問題点に鑑み、配線層におけ
る寄生抵抗を増やすことなく対基板浮遊容量を低減した
可変容量素子を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のような構成をとる。

【００１０】すなわち、本発明の可変容量素子は、シリ
コン基板の上層に前記シリコン基板層とは異なる導電型
の第１のシリコン層が形成され、前記第１のシリコン層
の上層に前記第１のシリコン層とは異なる導電型の第２
のシリコン層が形成され、前記第１のシリコン層が前記
第２のシリコン層に近接して上方に取り出され、前記第
１のシリコン層の取り出し部が上方の配線層と接続さ
れ、前記第１のシリコン層の取り出し部を除く前記配線
層の下方に前記第１のシリコン層と隣接する他素子とを
分離する主に酸化シリコンで構成される分離層が形成さ
れ、前記第１のシリコン層と前記第２のシリコン層との
間の電圧を変化させることによって前記第１のシリコン
層と前記第２のシリコン層との間の容量値を変化させる
ものである。

【００１１】本発明によれば、前記配線層の下方に酸化
シリコンの分離層を形成することによって前記配線層の
抵抗を増やすことなく前記第１のシリコン層と前記シリ
コン基板との間の浮遊容量の小さい可変容量素子を実現
できる。

【００１２】

【発明の実施の形態】以下、図面によって本発明の実施
の形態について詳細に説明する。

【００１３】（実施の形態１）図１は、本発明の実施の
形態１における可変容量素子の構成を示したものであ
る。同図において、１０１はｐ型シリコン基板、１０２
はｎ型埋込電極層、１０３はｎ型コレクタ層、１０４は
ｐ型ベース層、１０５はｐ型電極層、１０６はｎ型電極
層、１０７、１０８はビア、１０９、１１０は配線層、
１１１、１１２はディープトレンチ、１１３、１１４、
１１５はＬＯＣＯＳである。

【００１４】ｎ型埋込電極層１０２は異なる導電型であ
るｐ型シリコン基板１０１の上層に形成され、ｎ型コレ
クタ層１０３はｎ型埋込電極層１０２の上層に形成さ
れ、ｐ型ベース層１０４はｎ型コレクタ層１０３の上層
に形成され、ｐ型電極層１０５はｐ型ベース層１０４上
層に形成される。配線層１０９はｐ型電極層１０５の上
方に形成され、両者は１つまたは複数のビア１０７を介
して接続される。

【００１５】また、ｎ型埋込電極層１０２は上方に引き
出され、その上層にｎ型電極層１０６が形成される。配
線層１１０はｐ型電極層１０６の上方に形成され、両者
は１つまたは複数のビア１０８を介して接続される。さ
らに、ｎ型電極層１０６、ビア１０８、配線層１１０
は、ディープトレンチ１１２およびＬＯＣＯＳ１１４の
上方に渡って形成される。ｎ型埋込電極層１０２、ｎ型
コレクタ層１０３、ｐ型ベース層１０４はディープトレ
ンチ１１１、１１２より隣接する素子と分離され、ｐ型
電極層１０５、ｎ型電極層１０６はＬＯＣＯＳ１１３〜
１１５により、互いどうしもしくは隣接素子の電極層と
分離される。

【００１６】ここで、仮に本発明の実施の形態１の配線
層と従来例の配線層１０９、１１０の線幅、線長が同じ
であると仮定した場合、本発明の実施の形態１は従来例
と比較して配線層１１０における寄生抵抗は増えない。
しかしながら、配線層１１０の下方にディープトレンチ
１１２を１つまたは複数配置し、それにあわせてＬＯＣ
ＯＳ１１４も配線層１１０の下方に広げることにより、
ｐ型シリコン基板１０１とｎ型埋込電極層１０２の接す
る面積を低減でき、その結果ｐ型シリコン基板１０１と
ｎ型埋込電極層１０２との間の寄生容量を低減すること
が可能となる。ここで、ｎ型埋込電極層１０２とｎ型電
極層１０６のコンタクトの面積が従来例と比較して小さ
くなり、その結果コンタクト部の寄生抵抗が大きくなる
が、この寄生抵抗は配線層１１０における寄生抵抗など
と比較して十分小さいため、可変容量素子全体としての
特性劣化には寄与しない。

【００１７】このような構成により、寄生抵抗を増やす
ことなく対基板寄生容量を低減した可変容量素子が実現
できる。

【００１８】なお、本発明の他の実施の形態として、Ｌ
ＯＣＯＳ１１３〜１１５の代わりにシャロートレンチを
用いてもよい。

【００１９】また、本発明の他の実施の形態として、ｎ
型コレクタ層１０３の代わりにｎ型ウェル層を、ｐ型ベ
ース層１０４の代わりにｐ型ドレイン層もしくはｐ型ソ
ース層を用いてもよい。

【００２０】また、本発明の他の実施の形態として、ｐ
型シリコン基板１０１の代わりにシリコン酸化膜がｐ型
シリコン層の上層に形成されたＳＯＩ基板を用いてもよ
い。

【００２１】（実施の形態２）図２は、本発明の実施の
形態２における可変容量素子の構成を示したものであ
る。同図において、２０１はｐ型シリコン基板、２０２
はｎ型埋込電極層、２０３はｎ型コレクタ層、２０４は
ｐ型ベース層、２０５はｐ型電極層、２０６、２０７は
ｎ型電極層、２０８〜２１０はビア、２１１、２１２は
配線層、２１３、２１４はディープトレンチ、２１５〜
２１８はＬＯＣＯＳである。

【００２２】ｎ型埋込電極層２０２は異なる導電型であ
るｐ型シリコン基板２０１の上層に形成され、ｎ型コレ
クタ層２０３はｎ型埋込電極層２０２の上層に形成さ
れ、ｐ型ベース層２０４はｎ型コレクタ層２０３の上層
に形成され、ｐ型電極層２０５はｐ型ベース層２０４上
層に形成される。配線層２１１はｐ型電極層２０５の上
方に形成され、両者は１つまたは複数のビア２０８を介
して接続される。

【００２３】また、ｎ型埋込電極層２０２は左右より上
方に引き出され、その上層にｎ型電極層２０６、２０７
が形成される。配線層２１２はｎ型電極層２０６、２０
７の上方にそれぞれ形成され、両者は１つまたは複数の
ビア２０９、２１０を介してそれぞれ接続される。さら
に、ｎ型電極層２０６、ビア２０９、配線層２１２は、
ディープトレンチ２１３およびＬＯＣＯＳ２１５の上方
に渡って形成され、ｎ型電極層２０７、ビア２１０、配
線層２１２は、ディープトレンチ２１４およびＬＯＣＯ
Ｓ２１６の上方に渡って形成される。

【００２４】また、ｎ型埋込電極層２０２はディープト
レンチ２１３、２１４より隣接する素子と分離され、ｐ
型電極層２０５、ｎ型電極層２０６、２０７はＬＯＣＯ
Ｓ２１５〜２１８により、互いどうしもしくは隣接素子
の電極層と分離される。

【００２５】本発明の実施の形態２の可変容量素子は、
２つの本発明の実施の形態１の可変容量素子の片方を左
右反転させ、さらにベース層の取り出し側で両者を接続
した構成となっている。本発明の実施の形態１の可変容
量素子を２つ分の容量値が必要な回路において、本発明
の実施の形態２の可変容量素子を用いることにより、本
発明の実施の形態１の可変容量素子を２つ並べた場合と
比較して、２つの素子間にトレンチが必要でないため、
さらに素子全体の占有面積を低減できる。集積回路にお
いて同じ機能を持つ回路をより面積の小さいチップで実
現することはコスト削減につながるため、素子１つの占
有面積を減らすことは非常に重要である。

【００２６】このような構成により、寄生抵抗を増やす
ことなく対基板寄生容量を低減しかつ占有面積の小さい
可変容量素子が実現できる。

【００２７】なお、本発明の他の実施の形態として、Ｌ
ＯＣＯＳ２１５〜２１８の代わりにシャロートレンチを
用いてもよい。

【００２８】また、本発明の他の実施の形態として、ｎ
型コレクタ層２０３の代わりにｎ型ウェル層を、ｐ型ベ
ース層２０４の代わりにｐ型ドレイン層もしくはｐ型ソ
ース層を用いてもよい。

【００２９】また、本発明の他の実施の形態として、ｐ
型シリコン基板２０１の代わりにシリコン酸化膜がｐ型
シリコン層の上層に形成されたＳＯＩ基板を用いてもよ
い。

【００３０】（実施の形態３）図３は、本発明の実施の
形態３における可変容量素子の構成を示したものであ
る。同図において、３０１はｐ型シリコン基板、３０
２、３０３はｎ型埋込電極層、３０４、３０５はｎ型コ
レクタ層、３０６、３０７はｐ型ベース層、３０８、３
０９はｐ型電極層、３１０はｎ型電極層、３１１〜３１
３はビア、３１４、３１５は配線層、３１６〜３１８は
ディープトレンチ、３１９〜３２３はＬＯＣＯＳであ
る。

【００３１】ｎ型埋込電極層３０２、３０３は異なる導
電型であるｐ型シリコン基板３０１の上層に形成され、
ｎ型コレクタ層３０４、３０５はｎ型埋込電極層３０
２、３０３の上層にそれぞれ形成され、ｐ型ベース層３
０６、３０７はｎ型コレクタ層３０４、３０５の上層に
それぞれ形成され、ｐ型電極層３０８、３０９はｐ型ベ
ース層３０６、３０７上層にそれぞれ形成される。配線
層３１４はｐ型電極層３０８、３０９の上方に形成さ
れ、両者は１つまたは複数のビア３１１、３１２を介し
てそれぞれ接続される。

【００３２】また、ｎ型埋込電極層３０２、３０３はｎ
型コレクタ層３０４、３０５の間より上方に引き出さ
れ、その上層にｎ型電極層３１０が形成される。配線層
３１５はｎ型電極層３１０の上方に形成され、両者は１
つまたは複数のビア３１３を介して接続される。さら
に、ｎ型電極層３１０、ビア３１３、配線層３１５は、
ディープトレンチ３１６およびＬＯＣＯＳ３１９の上方
に渡って形成される。

【００３３】また、ｎ型埋込電極層３０２、３０３、ｎ
型コレクタ層３０４、３０５、ｐ型ベース層３０６、３
０７はディープトレンチ３１７、３１８より隣接する素
子と分離され、ｐ型電極層３０８、３０９、ｎ型電極層
３１０はＬＯＣＯＳ３２０〜３２３により、互いどうし
もしくは隣接素子の電極層と分離される。

【００３４】本発明の実施の形態３の可変容量素子は、
２つの本発明の実施の形態１の可変容量素子の片方を左
右反転させ、さらにｎ型埋込電極層の取り出し側で両者
を接続した構成となっている。本発明の実施の形態１の
可変容量素子を２つ分の容量値が必要な回路において、
本発明の実施の形態３の可変容量素子を用いることによ
り、本発明の実施の形態１の可変容量素子を２つ並べた
場合と比較して、２つの素子間のトレンチを減らせるた
め、本発明の実施の形態３の可変容量素子と同様に素子
全体の占有面積を低減できる。

【００３５】このような構成により、寄生抵抗を増やす
ことなく対基板寄生容量を低減しかつ占有面積の小さい
可変容量素子が実現できる。

【００３６】なお、本発明の他の実施の形態として、Ｌ
ＯＣＯＳ３１９〜３２３の代わりにシャロートレンチを
用いてもよい。

【００３７】また、本発明の他の実施の形態として、ｎ
型コレクタ層３０４、３０５の代わりにｎ型ウェル層
を、ｐ型ベース層３０６、３０７の代わりにｐ型ドレイ
ン層もしくはｐ型ソース層を用いてもよい。

【００３８】また、本発明の他の実施の形態として、ｐ
型シリコン基板３０１の代わりにシリコン酸化膜がｐ型
シリコン層の上層に形成されたＳＯＩ基板を用いてもよ
い。

【００３９】（実施の形態４）図４は、本発明の実施の
形態４における可変容量素子の構成を示したものであ
る。同図において、４０１〜４０３はｐ型電極層、４０
４〜４０６はｎ型電極層、４０７、４０８は配線層であ
る。配線層４０７はｐ型電極層４０１〜４０３の上方に
形成され、配線層４０８はｎ型電極層４０４〜４０６の
上方に形成される。

【００４０】本発明の実施の形態４における可変容量素
子は、３つ以上の本発明の実施の形態１における可変容
量素子を本発明の実施の形態２および本発明の実施の形
態３と同様の構造で交互に接合された構成となってい
る。本発明の実施の形態１における可変容量素子は寄生
抵抗を小さくするため、通常細長い形状となる。しかし
ながら、集積回路に用いる場合、素子の形状は正方形に
近い方がレイアウトが容易となる。本発明の実施の形態
４における可変容量素子は、図４に示すように１組のｐ
型電極層およびｎ型電極層は細長い形状をしているが、
全体として正方形に近いレイアウトとなっている。

【００４１】このような構成により、寄生抵抗を増やす
ことなく正方形に近いレイアウトの可変容量素子が実現
できる。

【００４２】（実施の形態５）図５は本発明の実施の形
態５における可変容量内蔵集積回路の構成を示す回路図
であり、発振回路への応用例を示したものである。同図
において５０１、５０２は本発明の実施の形態１〜４に
示す可変容量素子、５０３、５０４、５０５、５０６は
バイポーラトランジスタ、５０７は共振用コイル、５０
８〜５１２は共振用コンデンサ、５１３〜５１７はチョ
ークコイル、５１８〜５２３は結合コンデンサ、５２４
〜５３３は抵抗である。

【００４３】第１の出力端子１は、結合コンデンサ５２
２を介してバイポーラトランジスタ５０５のコレクタ端
子に接続され、バイポーラトランジスタ５０５のベース
端子は、結合コンデンサ５２０を介してバイポーラトラ
ンジスタ５０３のエミッタ端子に接続され、バイポーラ
トランジスタ５０３のベース端子は、共振用コンデンサ
５１１を介して共振用コイル５０７の端子５に接続され
る。

【００４４】第２の出力端子２は、結合コンデンサ５２
３を介してバイポーラトランジスタ５０６のコレクタ端
子に接続され、バイポーラトランジスタ５０６のベース
端子は、結合コンデンサ５２１を介してバイポーラトラ
ンジスタ５０４のエミッタ端子に接続され、バイポーラ
トランジスタ５０４のベース端子は共振用コンデンサ５
１２を介して共振用コイル５０７の端子６に接続され
る。共振用コイルの端子５は、結合コンデンサ５１８を
介して可変容量素子５０１のベース端子に接続され、共
振用コイルの端子６は、結合コンデンサ５１９を介して
可変容量素子５０２のベース端子に接続される。

【００４５】電圧制御端子４は、チョークコイル５１３
を介して可変容量素子５０１、５０２のコレクタ端子に
接続される。可変容量素子５０１のベース端子は、チョ
ークコイル５１４を介して接地され、可変容量素子５０
２のベース端子は、チョークコイル５１５を介して接地
される。共振用コンデンサ５０８は、バイポーラトラン
ジスタ５０３のエミッタ端子とバイポーラトランジスタ
５０４のエミッタ端子の間に挿入され、共振用コンデン
サ５０９は、バイポーラトランジスタ５０３のエミッタ
端子とコレクタ端子の間に挿入され、共振用コンデンサ
５１０は、バイポーラトランジスタ５０４のエミッタ端
子とコレクタ端子の間に挿入される。

【００４６】バイポーラトランジスタ５０３、５０４の
コレクタ端子は、バイポーラトランジスタ５０５、５０
６のエミッタ端子に接続される。バイポーラトランジス
タ５０５のコレクタ端子は、チョークコイル５１６を介
して電源端子３に接続され、バイポーラトランジスタ５
０６のコレクタ端子は、チョークコイル５１７を介して
電源端子３に接続される。バイポーラトランジスタ５０
３のベース端子は、抵抗５２６を介して電源端子３に接
続され、抵抗５２４を介して接地される。

【００４７】バイポーラトランジスタ５０４のベース端
子は抵抗５２７を介して電源端子３に接続され、抵抗５
２５を介して接地される。バイポーラトランジスタ５０
３のエミッタ端子は、抵抗５２８を介して接地される。
バイポーラトランジスタ５０４のエミッタ端子は、抵抗
５２９を介して接地される。バイポーラトランジスタ５
０５のベース端子は、抵抗５３２を介して電源端子３に
接続され、抵抗５３０を介して接地される。バイポーラ
トランジスタ５０６のベース端子は抵抗５３３を介して
電源端子３に接続され、抵抗５３１を介して接地され
る。

【００４８】このような構成で、出力信号の周波数を変
える可変容量素子として本発明の実施の形態１〜４の可
変容量素子を用いることにより、雑音の低い発振回路を
実現できる。

【００４９】なお、本回路はコレクタ接地コルピッツ型
バランス発振回路であるが、ベース接地コルピッツ型バ
ランス発振回路でも同様の効果を実現することが可能で
ある。

【００５０】

【発明の効果】以上のように本発明によれば、配線層に
おける寄生抵抗を増やすことなく対基板浮遊容量を低減
した可変容量素子が実現できる。

【００５１】また、本発明によれば、占有面積の小さい
可変容量素子が実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の可変容量素子の上面図
および断面図

【図２】本発明の実施の形態２の可変容量素子の上面図
および断面図

【図３】本発明の実施の形態３の可変容量素子の上面図
および断面図

【図４】本発明の実施の形態４の可変容量素子の上面図

【図５】本発明の実施の形態５の可変容量素子内蔵集積
回路の構成図

【図６】従来の可変容量素子の上面図および断面図

【符号の説明】

１０１，２０１，３０１，６０１ ｐ型シリコン基板 １０２，２０２，３０２，３０３，６０２ ｎ型埋込電
極層 １０３，２０３，３０４，３０５，６０３ ｎ型コレク
タ層 １０４，２０４，３０６，３０７，６０４ ｐ型ベース
層 １０５，２０５，３０８，３０９，４０１，４０２，４
０３，６０５ ｐ型電極層 １０６，２０６，２０７，３１０，４０４，４０５，４
０６，６０６ ｎ型電極層 １０７，１０８，２０８，２０９，２１０，３１１，３
１２，３１３，６０７，６０８ ビア １０９，１１０，２１１，２１２，３１４，３１５，４
０７，４０８，６０９，６１０ 配線層 １１１，１１２，２１３，２１４，３１６，３１７，３
１８，６１１，６１２ディープトレンチ １１３，１１４，１１５，２１５，２１６，２１７，２
１８，３１９，３２０，３２１，３２２，３２３，６１
３，６１４，６１５ ＬＯＣＯＳ ５０１，５０２ 実施の形態１〜４の可変容量素子 ５０３，５０４，５０５，５０６ バイポーラトランジ
スタ ５０７ 共振用コイル ５０８，５０９，５１０，５１１，５１２ 共振用コン
デンサ ５１３，５１４，５１５，５１６，５１７ チョークコ
イル ５１８，５１９，５２０，５２１，５２２，５２３ 結
合コンデンサ ５２４，５２５，５２６，５２７，５２８，５２９，５
３０，５３１，５３２，５３３ 抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂倉 真 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 AC05 AC06 AC07 AC12 CA02 CA05 CA09 CA16

Claims (7)

【特許請求の範囲】
1. 【請求項１】シリコン基板の上層に前記シリコン基板層
   とは異なる導電型の第１のシリコン層が形成され、前記
   第１のシリコン層の上層に前記第１のシリコン層とは異
   なる導電型の第２のシリコン層が形成され、前記第１の
   シリコン層が前記第２のシリコン層に近接して上方に取
   り出され、前記第１のシリコン層の取り出し部が上方の
   配線層と接続され、前記第１のシリコン層の取り出し部
   を除く前記配線層の下方に前記第１のシリコン層と隣接
   する他素子とを分離する主に酸化シリコンで構成される
   分離層が形成され、前記第１のシリコン層と前記第２の
   シリコン層との間の電圧を変化させることによって前記
   第１のシリコン層と前記第２のシリコン層との間の容量
   値を変化させることを特徴とする可変容量素子。
2. 【請求項２】前記第２のシリコン層が長方形またはそれ
   に類似した形状であり、前記第１のシリコン層が前記第
   ２のシリコン層の長辺の一方側より取り出されているこ
   とを特徴とする請求項１記載の可変容量素子。
3. 【請求項３】前記第２のシリコン層が長方形またはそれ
   に類似した形状であり、前記第１のシリコン層が前記第
   ２のシリコン層の長辺の両側より取り出されていること
   を特徴とする請求項１記載の可変容量素子。
4. 【請求項４】前記第２のシリコン層が長方形またはそれ
   に類似した形状であり、さらに前記第２のシリコン層が
   その長辺側が相対する形で２つ設置され、相対する前記
   第２のシリコン層の間より前記第１のシリコン層が取り
   出されていることを特徴とする請求項１記載の可変容量
   素子。
5. 【請求項５】前記第２のシリコン層が長方形またはそれ
   に類似した形状であり、さらに前記第２のシリコン層が
   その長辺側が相対する形で複数設置され、相対する前記
   第２のシリコン層の間より前記第１のシリコン層がそれ
   ぞれ取り出されていることを特徴とする請求項１記載の
   可変容量素子。
6. 【請求項６】前記シリコン基板と前記第１のシリコン層
   間に埋込酸化膜層を備えたことを特徴とする請求項１〜
   ５のいずれかに記載の可変容量素子。
7. 【請求項７】請求項１〜６のいずれかに記載の第１、２
   の可変容量素子の前記第１のシリコン層が互いに接続さ
   れ、前記第１、２の可変容量素子の前記第２のシリコン
   層が第１、２の共振用コンデンサを介して第１、２のト
   ランジスタのベースにそれぞれ接続され、前記第１、２
   のトランジスタのエミッタは第１、２の出力端子にそれ
   ぞれ接続され、前記第１、第２のトランジスタのコレク
   タは互いに接続され、共振用コイルは前記第１、２の可
   変容量素子の前記第２のシリコン層間に挿入され、第
   ２、３の共振用コンデンサは前記第１、２のトランジス
   タのエミッタ・ベース間にそれぞれ挿入され、第４の共
   振用コンデンサは前記第１、２のトランジスタのエミッ
   タ間に挿入され、前記可変容量素子の容量値を変化させ
   ることによって出力信号の周波数が変化する発振回路と
   して動作することを特徴とする可変容量素子内蔵集積回
   路。