JP5848297B2 - 電気デバイス - Google Patents

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Description

本発明は、バラクタに関し、特に集積に適するバラクタに関する。この種のバラクタは、例えば電圧制御発振器および位相同期ループ回路において見出され、これらの電圧制御発振器および位相同期ループ回路は、無線通信装置においてしばしば用いられる。
バラクタは、適切な電圧または電流バイアスにより制御されるキャパシタンスを有する電気デバイスである。バラクタは、例えば電圧制御発振器、すなわちＶＣＯにおいて用いられ、その場合発振器の周波数は印加される電圧または電流バイアスにより制御される。ＶＣＯは、例えば可変周波数が必要な時、または信号が基準信号に対して同期せしめられる必要がある時に用いられる。無線通信装置、例えば携帯／セルラ電話機においては、ＶＣＯは、位相同期ループ回路、すなわちＰＬＬ回路において、適切な信号を発生するためにしばしば使用される。無線受信機により受信される信号に同期せしめられた基準信号の発生、変調／復調動作、および周波数合成は、そのような使用の例である。集積回路、すなわちＩＣ、の技術に適しているいくつかのバラクタは、従来技術において公知である。Ｒ．Ａ．モリン（Ｒ．Ａ．Ｍｏｌｉｎ）およびＧ．Ｆ．フォックスホール（Ｇ．Ｆ．Ｆｏｘｈａｌｌ）は、１９７２年、ＩＥＥＥ会報電子デバイス（ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、ＥＤ−１９、第２６７ｆ頁に所載の「イオン注入超階段接合電圧可変キャパシタ（Ｉｏｎ−Ｉｍｐｌａｎｔｅｄ Ｈｙｐｅｒａｂｒｕｐｔ Ｊｕｎｃｔｉｏｎ Ｖｏｌｔａｇｅ Ｖａｒｉａｂｌｅ Ｃａｐａｃｉｔｏｒ）」において、バイポーラ、ＣＭＯＳ、またはバイＣＭＯＳ技術において用いられうるバラクタとしての、ｐｎダイオードの使用を論じている。バラクタとして、ショットキーダイオードまたはＭＯＳダイオードを用いることも公知である。後者は、例えば、「半導体デバイスの物理学（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」、ジョン・ウィリ・アンド・サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ）発行、第2版、においてＳ．Ｍ．スゼ（Ｓ．Ｍ．Ｓｚｅ）により論じられている。公知のバラクタの集積は、ＩＣ技術の能力に依存する。バイＣＭＯＳプロセスにおける、高周波アプリケーションすなわちＲＦアプリケーション用の、集積デバイスの概論は、１９９６年９月の、ＩＥＥＥ会報電子デバイス（ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ）、第４３巻、第１５５９ないし１５７０頁に所載の「バイＣＭＯＳ技術における集積ＲＦおよびマイクロ波部品（Ｉｎｔｅｇｒａｔｅｄ ＲＦ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ｃｏｍｐｏｎｅｎｔｓ ｉｎ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）」に、Ｊ．Ｎ．バーグハーツ（Ｊ．Ｎ．Ｂｕｒｇｈａｒｔｚ）、Ｍ．ソユア（Ｍ．Ｓｏｙｕｅｒ）、およびＫ．ジェンキンス（Ｋ．Ｊｅｎｋｉｎｓ）により与えられている。第１５６８頁および図１２に述べられているように、バラクタは標準的なバイＣＭＯＳデバイスセットの一部ではない。その代わりとして、バイポーラトランジスタのコレクタ−ベース接合を、バラクタとして用いることが提案されている。Ｊ．クラニンスク（Ｊ．Ｃｒａｎｉｎｃｋｘ）およびＭ．Ｓ．Ｊ．ステヤート（Ｍ．Ｓ．Ｊ．Ｓｔｅｙａｅｒｔ）は、１９９７年５月の、ＩＥＥＥジャーナル固体回路（ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、第３２巻、第７３６ないし７４４頁に所載の「最適化された中空スパイラルインダクタを用いた１．８ＧＨｚ低位相雑音ＣＭＯＳ ＶＣＯ（Ａ １．８−ＧＨｚ Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ ＣＭＯＳ ＶＣＯ Ｕｓｉｎｇ Ｏｐｔｉｍｉｚｅｄ Ｈｏｌｌｏｗ Ｓｐｉｒａｌ Ｉｎｄｕｃｔｏｒｓ）」において、ＣＭＯＳプロセスにより集積される、ＶＣＯにおけるバラクタとしての、ｐ＋／ｎ−ウェル接合ダイオードの使用を示唆している。
上述の公知の形式のバラクタは、極めて適切に動作するが、それらはいくつかの欠点を有する。
公知のバラクタの１つの欠点は、それらの高い直列抵抗または必要な追加の製造ステップのために、それらが殊に通常のＣＭＯＳプロセスにおいては、高周波アプリケーションのために、高い共振回路のキューＱを実現しにくいことである。このために、歩留りは低くなり製造コストは高くなる。
公知のｐｎ接合バラクタのもう１つの欠点は、たいていのＶＣＯ回路において用いられる時のような多くのアプリケーションにおいて、設計にＤＣ減結合キャパシタを追加する必要があり、これが設計をＩＣ内へ集積することを、より困難にすることである。ＩＣの外部へのＤＣ減結合キャパシタの使用は、具体化の全般的コストを増大させると共に、プリント回路板、すなわちＰＣＢ、の上の貴重なスペースを浪費する。これらの欠点は、小さいことが必要で、かつ大量に生産される携帯電話機のようなハンドヘルド装置において一層顕著となる。
本発明の目的は、上述の諸問題を克服または軽減するバラクタを提供することである。
上述の諸問題は、電圧依存キャパシタンスを有する電気デバイスを提供することにより克服または軽減され、その電気デバイスは、第１領域の半導体材料と、該第１領域内に形成された第２領域および第３領域の半導体材料であって、該第２領域および第３領域が分離領域により分離されている前記第２領域および第３領域の半導体材料と、前記第１領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と、該絶縁層の少なくとも前記分離領域に対応する領域上に形成された実質的導電素子であって、前記絶縁層が、前記実質的導電素子を、前記第１、第２、および第３領域から電気的に絶縁する、前記実質的導電素子と、前記実質的導電素子に接続された第１電極と、前記第２および第３領域に接続された第２電極と、を含む。
本発明の実施例においては、電気デバイスの第１電極としてＭＯＳトランジスタのゲートを用いることにより、また、ドレインおよびソースを共通に接続して第２電極を形成することにより、電圧依存キャパシタンスを有する前記電気デバイスが提供される。
従来技術の諸問題は、従来のＣＭＯＳプロセスの使用により実現されうる電圧依存キャパシタンスを有する電気デバイスを提供することにより克服される。さらに、絶縁層（ＭＯＳトランジスタの場合には、酸化物層）が、第１電極（ＭＯＳトランジスタの場合には、ゲート）に接続された実質的導電素子を、第２電極（ＭＯＳトランジスタの場合には、ドレイン／ソース）に接続された第２および第３領域から分離するので、前記デバイスは、例えばＶＣＯ回路において、ＤＣ減結合キャパシタを必要とすることなく用いられうる。
本発明はまた、上述のバラクタを利用した、ＶＣＯ、ＰＬＬ、および無線通信装置を提供する。さらに、本発明によるバラクタの製造方法が提供される。
本発明の利点は、製造ステップを追加することなく、従来のＣＭＯＳプロセスを用いることにより、高周波アプリケーションにおいてさえ、高い共振回路のキューＱを有する、すなわち、低い直列抵抗を有するバラクタが実現されうることである。従って、バラクタは、高歩留りおよび低コストで製造されうる。
さらに、本発明の利点は、従来のＣＭＯＳプロセスを用いて実現することができ、かつ設計にＤＣ減結合キャパシタを必要としない、ＶＣＯが提供されることである。これにより、ＰＣＢ上におけるＩＣ上にもＩＣの外部にも、ＤＣ減結合キャパシタの必要がなくなるので、ＶＣＯは、経済的に、かつ物理的に小形に、具体化されうる。これらの利点は、小形であることが必要で、かつ大量生産される、携帯電話機のようなハンドヘルド装置内に実現される時は、さらに顕著なものとなる。
本発明は、従来のＣＭＯＳプロセスを用いることにより、上述のようなバラクタを含む集積電圧制御発振器および／または位相同期ループ回路すなわちＰＬＬ回路を有利に提供する。無線通信装置の多くの機能は、従来のＣＭＯＳプロセスにより集積されうるので、これらの機能といっしょに、ＶＣＯおよび／またはＰＬＬ回路を集積することにより、本発明は、高度の集積、従って小さい物理的寸法、を有する無線通信デバイスを提供しうる。高度の集積はまた、製造コストをも低下させる。
ＰＭＯＳエンハンスメントトランジスタを含む、本発明の第１実施例によるバラクタを示す図。 ＮＭＯＳエンハンスメントトランジスタを含む、本発明の第２実施例によるバラクタを示す図。 ＮＭＯＳデプレショントランジスタを含む、本発明の第３実施例によるバラクタを示す図。 本発明の第１実施例の動作の特徴を示す図。 本発明の第１実施例の等価回路図を示す図。 本発明の第４実施例による電圧制御発振器の回路図を示す図。 本発明の第５実施例による複合バラクタの平面図を示す図。 図７の軸線ＶＩＩＩ−ＶＩＩＩに沿っての断面図を示す。 図７の軸線ＩＸ−ＩＸに沿っての断面図を示す図。 本発明の第６実施例による複合バラクタの平面図を示す図。 図１０の軸線ＸＩ−ＸＩに沿っての断面図を示す図。 図１０の軸線ＸＩＩ−ＸＩＩに沿っての断面図を示す図。 図１０の軸線ＸＩＩＩ−ＸＩＩＩに沿っての断面図を示す図。
以下、例としてのみの意味を有する、本発明の実施例を説明する。図に示されている細部は、一定の比率に縮小して描かれたものではない。反対に、図示の細部の寸法は、本発明がより良く理解されるように選択されたものである。
本発明は、電圧依存キャパシタンスを有する電気デバイスを提供する。そのようなデバイスは、バラクタとも呼ばれる。本発明のバラクタは、従来のＣＭＯＳプロセスにより容易に集積されうることを認識すべきである。
図１は、ＰＭＯＳエンハンスメントトランジスタを含む、本発明の第１実施例によるバラクタ１０を示す。このトランジスタは、ｐ形シリコン基板１１内に形成されている。このｐ形シリコン基板１１内には、基板の第１主表面からｎ形ウェル１２が形成され、ｐ+形ソース領域１３およびｐ+形ドレイン領域１４が、ｎ形ウェル１２内に形成されている。ソースおよびドレイン領域１３、１４の不純物濃度は、ウェル領域１２の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層１５が、基板の第１主表面上に形成され、ポリシリコンゲート１６が絶縁層１５上に、ゲート１６がｎウェル領域１２から電気的に絶縁されるように、ソース領域１３と、ドレイン領域１４と、を分離するｎウェル領域１２の一部を少なくとも被覆して形成される。バラクタ１０の共通電極ＣAは、ソース領域１３をドレイン領域１４へ接続することにより形成される。接続は、ソース電極１７およびドレイン電極１８を用い、ソース領域１３およびドレイン領域１４のそれぞれに対し行われる。バラクタ１０の第２電極ＣBは、ゲート電極１９を用い、ゲート１６に接続される。
図２は、ＮＭＯＳエンハンスメントトランジスタを含む、本発明の第２実施例によるバラクタ２０を示す。このトランジスタは、ｐ形シリコン基板２１内に形成されている。このｐ形シリコン基板２１内には、基板の第１主表面からｐ形ウェル２２が形成され、ｎ+形ソース領域２３およびｎ+形ドレイン領域２４が、ｐ形ウェル２２内に形成されている。ソースおよびドレイン領域２３、２４の不純物濃度は、ウェル領域２２の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層２５が、基板の第１主表面上に形成され、ポリシリコンゲート２６が絶縁層２５上に、ゲート２６がｐウェル領域２２から電気的に絶縁されるように、ソース領域２３と、ドレイン領域２４と、を分離するｐウェル領域２２の一部を少なくとも被覆して形成される。バラクタ２０の共通電極ＣAは、ソース領域２３をドレイン領域２４へ接続することにより形成される。接続は、ソース電極２７およびドレイン電極２８を用い、ソース領域２３およびドレイン領域２４のそれぞれに対し行われる。バラクタ２０の第２電極ＣBは、ゲート電極２９を用い、ゲート２６に接続される。
図３は、ＮＭＯＳデプレショントランジスタを含む、本発明の第３実施例によるバラクタ３０を示す。このトランジスタは、ｐ形シリコン基板３１内に形成されている。このｐ形シリコン基板３１内には、基板の第１主表面からｎ形ウェル３２が形成され、ｎ+形ソース領域３３およびｎ+形ドレイン領域３４が、ｐ形ウェル３２内に形成されている。ソースおよびドレイン領域３３、３４の不純物濃度は、ウェル領域３２の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層３５が、基板の第１主表面上に形成され、ポリシリコンゲート３６が絶縁層３５上に、ゲート２６がｎウェル領域３２から電気的に絶縁されるように、ソース領域３３と、ドレイン領域３４と、を分離するｎウェル領域３２の一部を少なくとも被覆して形成される。バラクタ３０の共通電極ＣAは、ソース領域３３をドレイン領域３４へ接続することにより形成される。
接続は、ソース電極３７およびドレイン電極３８を用い、ソース領域３３およびドレイン領域３４のそれぞれに対し行われる。バラクタ３０の第２電極ＣBは、ゲート電極３９を用い、ゲート３６に接続される。
さらに一般的には、バラクタは、内部に第２領域１３、２３、３３および第３領域１４、２４、３４の半導体材料が形成された、第１領域１２、２２、３２の半導体材料を有するものとして定義されうる。第２領域と第３領域とは、分離領域により分離されている。電気絶縁層１５、２５、３５は、第１領域１２、２２、３２上の、少なくとも分離領域に対応する領域に形成される。その後、実質的導電素子１６、２６、３６が、絶縁層１５、２５、３５上の少なくとも分離領域に対応する領域に、絶縁層１５、２５、３５が実質的導電素子１６、２６、３６を第１、第２、および第３領域から電気的に絶縁するように形成される。実質的導電素子１６、２６、３６は電極ＣBに接続され、第２領域および第３領域は共通電極ＣAに接続される。
本発明は、シリコンの半導体材料を用いるように制限されるものではないことに注意すべきである。他の半導体材料、例えばＧａＡｓも代わりに用いられうる。さらに、絶縁層１５、２５、３５を形成するためには、酸化シリコン以外の材料、例えば、窒化シリコン、または酸化シリコンと窒化シリコンとの組合せ、も用いられうる。それらの場合には、金属酸化膜半導体トランジスタ、すなわちＭＯＳトランジスタと呼ぶよりも、金属絶縁膜半導体トランジスタ、すなわちＭＩＳトランジスタ、と呼ぶ方が、より適切である。
上述の実施例には、ソース電極１７、２７、３７、ドレイン電極１８、２８、３８、およびゲート電極１９、２９、３９が含まれているが、本発明は、そのような電極を用いるように制限されるものではないことを理解すべきである。その代わりとして、ソース領域、ドレイン領域、およびゲートは、他の手段により接続されうる。例えば、ゲートへの適切な接続を実現するためには、ポリシリコンを用いることができ、ソース領域１３、２３、３３およびドレイン領域１４、２４、３４を接続するためには、ウェル領域１２、２２、３２内、または基板１１、２１、３１内のイオン注入領域を用いることができる。１つの同じバラクタに対し、接続の異なる方法の組合せを用いることもできる。
図４は、本発明の第１実施例の動作の特徴を示す。バラクタ４０は、図１のバラクタ１０に対応し、図５は、バラクタ４０の等価回路図を示す。動作に際しては、電極ＣAおよびＣBの間に電圧が、ＣAにおける電位がＣBにおける電位よりも高くなるように印加される。その時、ウェル領域１２の表面領域は空乏化され、その空乏化幅は、図４に空乏化境界４１により示されている。バラクタのキャパシタンスは、なかんずく、酸化物キャパシタンスＣOX、またはもし絶縁層が酸化物から作られていなければ対応するキャパシタンス、と半導体空乏層キャパシタンスＣDとの直列結合に依存する。空乏層キャパシタンスＣDは、ひいては、ウェルの電位と、デバイスに印加される電圧、すなわちソース／ドレインとゲートとの間の電圧と、に依存する。バラクタの高いダイナミックレンジは、例えば、ＣＭＯＳプロセスのスレショルドインプランテーション（ｔｈｒｅｓｈｏｌｄ ｉｍｐｌａｎｔａｔｉｏｎ）を阻止することにより、主表面領域をできるだけ軽度にドーピングすることによって実現される。バラクタの高いＱ係数も、ゲートの電気抵抗Ｒgate（およびその接続）と、ソース領域１３とドレイン領域１４との間のウェル領域１２の電気抵抗Ｒchannelと、をできるだけ小さく保つことにより実現される。ポリシリコンゲートの電気抵抗は、ゲートをシリサイド化するステップを含めることにより減少させうる。ウェル領域１２において少数電荷キャリア４２が受ける電気抵抗は、小さい寸法のゲートおよびチャネル領域を用いることにより減少させうる。しかし、小さい寸法のゲートおよびチャネル領域は、時には、受入れ難い小さい数値のキャパシタンスを有するバラクタを与える。この問題は、適切な数のバラクタを並列に接続し、複合バラクタを形成することにより解決される。バラクタ間の接続は、好ましくは、デバイス間の抵抗を低く保ち、それにより複合バラクタの全体的な高Ｑ係数を実現するために、アルミニウムのような低抵抗材料を用いて行う。
上述のように、空乏層キャパシタンスＣDはウェルの電位にも依存し、従って、デバイスもまた、固定電位を電極ＣAおよびＣBへ印加し、かつウェルへ印加される適切な電圧によりデバイスのキャパシタンスを制御することによって、動作せしめられうる。あるいは、固定電位を電極ＣAまたはＣBの一方へ印加し、他方の電極をウェルに接続し、デバイスを、ウェルへ印加する適切な電圧により制御する。
上述の第１実施例の動作の特徴は、本技術分野において公知の原理により、印加される極性に適切な改変を行った後は、第２および第３実施例に対しても同様に当てはまる。
上述の第１、第２、および第３実施例は、全てｐ形半導体基板を用いているが、もし極性および導電形が、本技術分野において公知の原理により改変されれば、ｎ形半導体基板もまた同様に用いられうる。
従来の０．２５μｍまたは０．３５μｍＣＭＯＳプロセスにおいては、実質的にソース領域とドレイン領域との間の距離に相当するゲート長Ｌgは、好ましくは２μｍより小さく、また最も好ましくは１μｍより小さく選択される。ゲート幅Ｗgは、好ましくは２０μｍより小さく、例えば、１５μｍ、１０μｍ、または５μｍに選択される。金属シリサイド化ポリシリコンのような低抵抗ゲート材料が用いられる場合には、ゲート幅は、６μｍより小さく選択されうる。
図６は、本発明の第４実施例による電圧制御発振器６０の回路図を示す。第１、第２、および第３ＮＭＯＳエンハンスメントトランジスタＴ1、Ｔ2、およびＴ3のそれぞれのバルクおよびソースは、接地電位へ接続されている。第１トランジスタＴ1のゲートは、第２トランジスタＴ2のドレインと、第３トランジスタＴ3のゲートと、に接続されている。第２トランジスタＴ2のゲートは、第１トランジスタＴ1のドレインと、第１インダクタＬ1の第１電極と、に接続されている。第１インダクタＬ1の第２電極は、第１抵抗Ｒ1の第１電極に接続されている。第２トランジスタＴ2のドレインは、第２インダクタＬ2の第１電極に接続されている。第２インダクタの第２電極は、第２抵抗Ｒ2に接続されている。第１抵抗Ｒ1の第２電極は、第２抵抗Ｒ2の第２電極と、第３抵抗Ｒextの第１電極と、第１キャパシタＣextの第１電極と、に接続されている。第３抵抗Ｒextの第２電極は電源電圧＋Ｖccへ接続され、第１キャパシタＣextの第２電極は接地電位へ接続されている。この回路は、さらに少なくとも２つのバラクタＶ1ないしＶnを含み、ｎはバラクタの数である。第１複合バラクタは、所定数のバラクタＶ1ないしＶnを並列に結合することにより形成され、第２複合バラクタは、残りのバラクタを並列に接続することにより形成される。電圧制御発振器の周波数を制御する電圧Ｖfreqを受けるための入力接続は、第１および第２複合バラクタのそれぞれの第１電極へ接続される。第１複合バラクタの第２電極は、第１トランジスタＴ1のドレインに接続され、第２複合バラクタの第２電極は、第２トランジスタＴ2のドレインに接続される。この実施例においては、バラクタＶ1ないしＶnは、ＮＭＯＳデプレショントランジスタから作られている。複合バラクタの第１電極は、ＮＭＯＳデプレショントランジスタの、バルクと、全てのソース領域およびドレイン領域と、の間の共通接続により構成される。第１複合バラクタの第２電極は、第１複合バラクタのＮＭＯＳデプレショントランジスタのゲート間の共通接続により構成され、第２複合バラクタの第２電極は、第２複合バラクタのＮＭＯＳデプレショントランジスタのゲート間の共通接続により構成される。ＮＭＯＳデプレショントランジスタのゲートは、好ましくはＶＣＯ回路に接続され、電圧Ｖfreqを受けるための入力接続には接続されない。そのわけは、前記ゲートは低い寄生キャパシタンスを有するからである。このＶＣＯの出力信号Ｉoutは、第３トランジスタＴ3のドレインに得られる。オプションとして、第３抵抗Ｒextおよび第１キャパシタＣextは、チップ上に集積されない。さらに、第１および第２インダクタＬ1、Ｌ2は、ＩＣのボンディングワイヤのインダクタンスを用いて実現しうる。複合バラクタＶ1ないしＶnを作っているＭＯＳトランジスタのバルクは、該バルクが、これらのトランジスタの他の領域と、順方向へバイアスされたダイオードを形成しない限り、Ｖfreqと異なる電位、例えばゼロ電位、へ接続されうることに注意すべきである。そのようなものとしてのＶＣＯ回路の動作は、本技術分野において公知である。
与えられたインダクタを有する与えられたＶＣＯ回路における最良のパフォーマンスは、（複合）バラクタのＱ係数およびダイナミックレンジ（最小および最大のキャパシタンス値）により決定される。本発明の第４実施例によれば、ＮＭＯＳトランジスタが用いられる。これらのトランジスタは、最低の寄生抵抗、従って、最高のＱ係数を与える。スレショルド電圧は、所定の（電圧）バイアス範囲内において可能な、（複合）バラクタの最大のダイナミックレンジを与えるように選択される。
本発明のバラクタが、従来のＣＭＯＳプロセスにより、他のデバイスと共に集積される場合は、例えば、バラクタを、少なくとも１つのウェル領域内に形成することにより、ソース領域およびドレイン領域を、基板から絶縁する必要がある。バラクタの高いダイナミックレンジは、例えば、ＣＭＯＳプロセスのスレショルドインプランテーションを阻止することにより、ウェル領域を主表面領域においてできるだけ軽度にドーピングすることによって実現されるが、これは必ずしも必要ではなく、その場合には、従来のＭＯＳトランジスタが用いられうる。本発明のバラクタの集積は、基板の導電形と反対の導電形を有する１つのみのウェル領域が使用可能である、古いＣＭＯＳプロセスによっても行われうることに注意すべきである。
本発明は、従来のＣＭＯＳプロセスを用いることにより、上述のバラクタを含む集積電圧制御発振器および／または位相同期ループ回路すなわちＰＬＬ回路（図示せず）を有利に提供する。ＰＬＬは、信号を恐らくは無線受信機により受信される基準信号と同期させるために、また、周波数合成器において望ましい周波数を発生させるために、携帯／セルラ電話機においてしばしば用いられる。無線通信装置の機能の多くは、従来のＣＭＯＳプロセスにより集積されうるので、ＶＣＯおよび／またはＰＬＬ回路とこれらの機能とのいっしょの集積は、本発明が高度の集積、従って小さい物理的寸法、を有する無線通信装置を提供することを可能にする。高度の集積はまた、製造コストをも減少させる。
（複合）バラクタのもう２つの実施例を以下に提示し、本発明の電気デバイスが、本発明の範囲から逸脱することなく多くの方法により実現されうることを説明する。
図７は、本発明の第５実施例による複合バラクタ７０の平面図を示す。さらに、図８および図９は、それぞれ図７の軸線ＶＩＩＩ−ＶＩＩＩおよびＩＸ−ＩＸに沿っての断面図を示す。ｎ形ウェル領域７２は、ｐ形基板７１内に形成されている。ｐ+形領域７３、７４は、２次元マトリックスをなす等間隔のアイランドを形成するように、ウェル領域７２内に形成されている。絶縁層（図示せず）によりウェルおよび半導体基板から分離されているゲート７６は、ｐ+形領域７３、７４の間の領域に対応する領域に形成されている。必ずというわけではないが、好ましくは、ゲート７６はまた、全てのｐ+形領域がゲートにより取り巻かれるように延長する。ゲート７６は、複合バラクタ７０の第１電極を形成する。全てのｐ+形領域７３、７４は、ポリシリコン７７／７８の第２層および接続素子７７、７８により共通に接続され、複合バラクタ７０の第２電極を形成する。ｐ+形領域７３、７４は、ソース領域７３およびドレイン領域７４を、それぞれのソース領域７３に最も近い領域がドレイン領域７４であり、またその逆も成立するように、形成している。
第５実施例の複合バラクタ７０の製造方法の例においては、ｎ形ウェル領域７２がまずｐ形半導体基板７１内に形成される。ウェル領域の表面上に絶縁層（図示せず）が形成され、その上に第１ポリシリコン層が形成される。第１ポリシリコン層上には、第１マスク層（図示せず）が形成される。この第１マスク層は、露出しており、格子形状（図示せず）を採るようにエッチングされる。次に、第１ポリシリコン層をエッチングし、ゲート７６を形成する。従って、ゲート７６は、マスクの格子形状を採る。ゲート７６は、複合バラクタの第１電極を形成する。マスクの残りが除去され、ゲート７６をマスクとして用い、ｐ+形ソース領域７３およびｐ+形ドレイン領域７４が、イオン注入により形成される。このプロセスにおいて、ゲート７６の導電率は、ゲートのイオン注入により増大する。あるいは、前記マスクは、イオン注入中も保持される。好ましくは、ゲートの導電率は、ゲート７６の金属をシリサイド化することにより増大せしめられる。この構造上に絶縁層（図示せず）が形成され、その上に第２マスク層（図示せず）が形成される。この第２マスク層は露出しており、ソース領域７３およびドレイン領域７４のそれぞれの上に開口を有するマスク（図示せず）を形成するために、エッチングされる。次に、エッチングステップにより、それらの開口と一致する位置の絶縁材料が除去される。次に、第２マスクが除去され、その上に第２ポリシリコン層７７／７８が形成される。前のエッチングステップにより、第２ポリシリコン層は、ポリシリコン接続素子７７および７８のそれぞれにより、ソース領域７３およびドレイン領域７４のそれぞれに接続することに注意すべきである。それにより、第２ポリシリコン層７７／７８は、複合バラクタの第２電極を形成する。別の実施例においては、ポリシリコンは接続素子７７、７８を形成するために用いられ、接続素子７７、７８を共通に接続するためには、ポリシリコン層７７／７８の代わりに金属電極が用いられる。
第５実施例のデバイスは、いくつかのＭＯＳトランジスタから作られていると考えることができ、それぞれのＭＯＳトランジスタは、ソース領域７３と、ドレイン領域７４と、ソース領域７３とドレイン領域７４との間に形成されたチャネル領域と、を有し、それらは複合バラクタを形成するように、第２ポリシリコン層により並列に結合されている。従って、ＭＯＳトランジスタのそれぞれの動作は、上述のＭＯＳトランジスタを含むバラクタの動作に対応する。
図１０は、本発明の第６実施例による複合バラクタ８０の平面図を示す。さらに、図１１、図１２、および図１３は、図１０の軸線ＸＩ−ＸＩ、ＸＩＩ−ＸＩＩ、およびＸＩＩＩ−ＸＩＩＩのそれぞれに沿っての断面図を示す。ｎ形ウェル領域８２は、ｐ形基板８１内に形成されている。櫛形状を有するｐ+形領域８３、９１、８４、９０は、ウェル領域８２内に形成されている。絶縁層（図示せず）により基板８１およびウェル領域８２から分離されたゲート８６は、櫛形ｐ+形領域８３、９１、８４、９０の「フィンガ」間の領域に対応する領域に形成されている。ゲート８６はまた、１つの共通ゲート８６が形成されるように、「フィンガ」のエッジに沿っても延長する。ゲート８６は複合バラクタ８０の第１電極を形成し、ｐ+形領域８３、９１、８４、９０は、複合バラクタ８０の第２電極（図示せず）に接続されている。
第６実施例の複合バラクタ８０の製造方法の例においては、ｎ形ウェル領域８２がｐ形半導体基板８１内に形成される。ウェル領域の表面上に絶縁層（図示せず）が形成され、その上にポリシリコン層が形成される。そのポリシリコン層上には、第１マスク層（図示せず）が形成される。この第１マスク層は、露出しており、櫛形状を有する第１マスク（図示せず）を形成するようにエッチングされる。次に、前記ポリシリコン層をエッチングし、ゲート８６を形成する。従って、ゲート８６は、マスクの櫛形状を採る。ゲート８６は、複合バラクタの第１電極を形成する。マスクの残りが除去され、この構造上に第２マスク層（図示せず）が形成される。この第２マスク層は露出しており、櫛形ゲートの「フィンガ」と、それらの「フィンガ」を取り巻く領域とが、第２マスクにより被覆されないように開口を有する該第２マスク（図示せず）を形成するために、前記第２マスク層をエッチングする。その後、ｐ+形ソース領域８３と、組合わされたｐ+形ソースおよびドレイン領域９１と、ドレイン領域８４と、これらの領域を接続する接続領域９０とが、マスクとして第２マスクのみでなくゲート８６をも用い、イオン注入により形成される。このプロセスにおいて、ゲート８６の導電率は、ゲートのイオン注入により増大する。あるいは、第１マスクは、イオン注入中も保持される。好ましくは、ゲートの導電率は、ゲート８６の金属をシリサイド化することにより増大せしめられる。イオン注入された領域８３、９１、８４、および９０は接続され、この接続は複合バラクタの第２電極を形成する。
第６実施例のデバイスは、いくつかのＭＯＳトランジスタから作られていると考えることができ、それぞれのＭＯＳトランジスタは、ソース領域９１（または８３）と、ドレイン領域９１（または８４）と、ゲート８６と、ソース領域とドレイン領域との間に形成されたチャネル領域と、を有し、それらは複合バラクタを形成するように、接続領域９０により並列に結合されている。従って、ＭＯＳトランジスタのそれぞれの動作は、上述のＭＯＳトランジスタを含むバラクタの動作に対応する。別の実施例（図示せず）においては、ゲート８６が第２マスクの機能をも行い、従って、後続の諸ステップにおいてイオン注入されるべき領域８３、９１、８４、および９０を定めるために第２マスクが不必要であるように、ゲート８６が（少なくとも製造中に一時的に）形成される。
第５および第６実施例の複合バラクタ（７０、８０）は、並列に結合されたいくつかのバラクタを有するデバイスの例を示す。上述のように、それぞれのバラクタの高いＱ係数は、小さい寸法のゲートおよびチャネル領域を用いることにより、またゲート（およびその接続）の抵抗をできるだけ小さく保つことにより、実現されうる。しかし、小さい寸法のゲートおよびチャネル領域は、時には、受入れえない小さい数値のキャパシタンスを有するバラクタを与える。従って、適切なキャパシタンスの複合バラクタ、例えば、第５および第６実施例の複合バラクタ（７０、８０）は、適切な数のバラクタを並列に結合することにより実現される。それにより、高いＱ係数および適切なキャパシタンスを有する複合バラクタが提供される。
第５および第６実施例のデバイスを、それらの製造方法により説明したが、本発明の範囲から逸脱することなく、当業者により考えられうる他の製造方法を用いることもできる。さらに、互いに結合された任意の数のＭＯＳトランジスタを有するデバイスを形成しうることは明らかである。
本発明の利点は、製造ステップを追加することなく、従来のＣＭＯＳプロセスを用いることにより、高周波アプリケーションにおいてさえ、高い共振回路のキューＱを有する、すなわち、低い直列抵抗を有するバラクタが実現されうることである。従って、バラクタは、高歩留りおよび低コストで製造されうる。
さらに、本発明の利点は、従来のＣＭＯＳプロセスを用いて実現することができ、かつ設計にＤＣ減結合キャパシタの追加を必要としない、ＶＣＯが提供されることである。これにより、ＰＣＢ上におけるＩＣ上にもＩＣの外部にも、ＤＣ減結合キャパシタの必要がなくなるので、ＶＣＯは、経済的に、かつ物理的に小形に、具体化されうる。これらの利点は、小形であることが必要で、かつ大量生産される、携帯電話機のようなハンドヘルド装置内に実現される時は、さらに顕著なものとなる。

Claims (10)

  1. 入力電圧（Ｖ freq ）の印加のための入力端子と、前記入力電圧に依存する周波数を有する振動信号（Ｉ out ）の出力のための出力端子と、を有する電圧制御発振器（ＶＣＯ）を製造するための方法であって、
    前記ＶＣＯは、可変周波数の信号を制御するための容量ダイナミックレンジを提供する、第１電極と第２電極との間に電圧依存キャパシタンスを有するバラクタ、を含み：
    前記バラクタは、一連のプロセスステップで形成されて均一な特性を有する、電圧依存キャパシタンスを有する少なくとも２つの並列に接続された電気デバイスを備え；
    前記電気デバイスは：
    第１領域の半導体材料と、
    前記第１領域内に形成された第２領域および第３領域の半導体材料であって、前記第２領域および第３領域が分離領域により分離されている、前記第２領域および第３領域の半導体材料と、
    前記第１領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と、
    前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって、前記絶縁層が、前記導電素子を、前記第１、第２、および第３領域から電気的に絶縁する前記導電素子と、
    前記導電素子に接続された前記第１電極と、
    前記第２領域および第３領域に接続された前記第２電極と、
    を含む前記電気デバイスであり；
    前記第２領域と、前記第３領域と、前記導電素子とが、ＭＯＳトランジスタのドレインと、ソースと、ゲートと、をそれぞれ構成し；
    動作中に前記分離領域内に電圧依存空乏層が形成されるように、及び、対応する前記電圧依存空乏層の容量によって前記容量ダイナミックレンジが獲得されるように、前記ドレイン及びソース領域と前記導電素子とが形成され；
    前記ゲートの長さは２μｍより小さく；
    前記一連のプロセスステップは、前記少なくとも２つの電気デバイスの前記第１領域の全体を１回で形成するステップと、前記第１領域を主表面において軽度にドーピングするステップと、前記少なくとも２つの電気デバイスの前記ゲートを並列的に形成するステップと、前記少なくとも２つの電気デバイスの前記ソース及び前記ドレインを並列的に形成するステップと、を含み、
    前記少なくとも２つの電気デバイスの前記第１領域の前記分離領域が全体として前記均一な特性を有し、
    前記方法は、前記入力電圧（Ｖ freq ）を前記電気デバイスの前記第２電極へ接続すること、をさらに含む、
    方法。
  2. 前記導電素子は、ポリシリコンによって前記第１電極と接続される、請求項１に記載の方法。
  3. 前記ドレインおよびソースは、櫛形のフィンガの形状を形成する、請求項１に記載の方法。
  4. 前記ＭＯＳトランジスタは、マトリックス状に配置される、請求項１又は請求項２に記載の方法。
  5. 前記ゲートの長さが１μｍである、請求項４に記載の方法。
  6. 前記導電素子が金属シリサイドを含む、請求項１又は請求項２に記載の方法。
  7. 前記ゲートの幅が５μｍより小さい、請求項１又は請求項２に記載の方法。
  8. 前記ゲートの幅が２０μｍより小さい、請求項１又は請求項２に記載の方法。
  9. 前記ゲートの長さのプロセス寸法に対する比は、８より小さい、請求項１〜８のいずれかに記載の方法。
  10. 電圧制御発振器（ＶＣＯ）を用いる位相同期ループ回路を製造するための方法であって、請求項１〜９のいずれかに記載の方法に従って前記ＶＣＯを製造することを含む、方法。
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