KR20010023918A - 전기 소자 및 그 제조방법 - Google Patents

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Abstract

전압 종속 커패시턴스를 갖는 전기 소자(10)는 반도체 재료의 제1 영역(12), 분리 영역에 의해 분리되고, 상기 제1 영역에 형성한 반도체 재료의 제2 영역(13) 및 제3 영역 (14), 상기 분리영역에 해당하는 영역에서 적어도 상기 제1 영역상에 형성한 전기 절연층(15 ), 상기 절연층이 상기 제1, 제2 및 제3 영역으로부터 실질적인 전도 소자를 전기적 으로 절연하도록 상기 분리 영역에 해당하는 영역에서 적어도 상기 절연층상에 형성한 실질적인 전도 소자(16), 상기 실질적인 전도 소자에 접속된 제1 전극(17), 및 상기 제2 및 제3 영역에 접속된 제2 전극(18)을 포함한 것이 제공된다. 또한, 상기 소자를 제조하는 방법이 개시된다.

Description

전기 소자 및 그 제조방법{ELECTRICAL DEVICES AND A METHOD OF MANUFACTURING THE SAME}
버랙터는 적합한 전압 또는 전류 바이어스에 의해 제어되는 커패시턴스를 갖는 전기소자이다. 예컨데, 버랙터는 인가된 전압 또는 전류 바이어스에 의해 발진기의 주파수가 제어되는 전압 제어 발진기(Voltage Controlled Oscillators)(VCO:s)에 이용된다. 예컨데, VCO:s는 가변주파수가 필요할 때 또는 신호를 기준신호로 동기화시킬 필요가 있을 때 이용된다. 무선 통신장치, 예컨데, 휴대용/셀룰러 폰에 있어서, VCO:s는 위상 고정 루프 (PLL) 회로에 적합한 신호를 발생시키는데 이용된다. 무선수신기 변조/복조 동작 및 주파 수 합성에 의해 수신된 신호로 동기화되는 기준신호의 발생은 그러한 이용에 대한 일예이다. 집적회로(IC) 기술에 적합한 몇 개의 버랙터는 R.A. Molin 및 G.F.Foxhall이 논문["Ion-Im planted Hyperabrupt Junction voltage Variable Capacitors", IEEE Trans. Electron Devices , ED-19, PP. 267f. 1972]에서 토론한 종래기술에 공지되어 있는데, 버랙터로써 pn-다이오드의 사용은 바이폴라, CMOS 또는 BiCMOS 기술에 이용될 수 있다. 또한, 버랙터로써 쇼트 키 다이오드 또는 MOS 다이오드를 이용하는 것이 공지되어 있다. 예컨데, 후자는 문헌[ by S.M. Sze in "Physics of Semiconductor Devices" John Wiley ＆ Sons, 2ndEditon, pp. 368 f]에 개시되어 있다. 공지된 버랙터의 집적화는 IC 기술력에 의존한다. BiCMOS 공정에 고 주파(RF)를 적용하는 집적소자의 개요는 논문[J.N.Burghartz, M.Soyuer and K. Jenkins in " Intergrated RF and Microwave Components in BiCMOS Technology", IEEE Trans. Ele ctron Devices, Vol. 43, pp. 1559-1570, Sept. 1996]에 개시되어 있다. 페이지 1568 및 제 12 도에 언급된 바와 같이, 상기 버랙터는 표준 BiCMOS 소자 세트의 일부분이 아니다. 대신에 , 버랙터로써 바이폴라 트랜지스터의 컬랙터-베이스 접합을 이용하는 것이 제안된다. J.Cran inckx 및 M.S.J Steyaert는 논문["A 1.8-Ghz Low-Phase-Noise VCO Using Optimezed Ho llow Spiral Inductors", IEEE J. Solid-State Circuits, Vol. 32, pp. 736-744, May 1997]에서 제안하고 있으며, 여기서, CMOS 공정에 의해 집적화되는 VCO에 버랙터로써 P+/n 웰 접합 다이오드를 사용한다.
공지된 형태의 버랙터의 기능을 매우 적합하게 기술하는 동안, 많은 단점을 찾을 수 있다.
공지된 버랙터의 단점은 높은 직렬 저항 또는 필요한 부가적인 제조단계 때문에 고 품질 인자(Q), 특히, 종래의 CMOS 공정에 적용하여 실현하기 어렵다는 것이다. 이것은 수율을 떨어뜨리고 제조비용이 많이 들게 한다.
공지된 pn 접합 버랙터의 다른 단점은 대부분의 VCO 회로에 이용될 때와 같은 많 은 적용시, IC에 집적화하기 매우 어려운 설계에 DC 역 결합(de-coupling) 커패시터를 부 가할 필요가 있다는 것이다. 상기 IC에 외부적으로 DC 역 결합 커패시터의 사용은 전체 의 실행 비용이 더 들고, 프린팅 회로기판(PCB)에 귀중한 공간을 낭비하게 한다. 이러한 단점은 소형으로 대량 생산이 필요한 휴대용 전화기와 같은 휴대용 장치에서 강조 된다.
본 발명의 목적은 상기 문제점을 극복하거나 경감한 버랙터를 제공하는 것이다.
본 발명은 버랙터(varactors)에 관한 것으로써, 특히, 집적화에 적합한 버랙터에 관한 것이다. 이러한 종류의 버랙터는 무선 통신장치에 교대로 이용되는 전압 제어 발진기 및 위상 고정 루프 회로(Phasee Locked Loop Circuits)에서 찾을 수 있다. 또한, 본 발명은 그러한 소자를 제조하는 방법에 관한 것이다.
도 1은 PMOS 인헨스먼트 트랜지스터를 구비하는 본 발명의 제1 실 시예에 따른 버랙터의 도시도.
도 2는 NMOS 인헨스먼트 트랜지스터를 구비하는 본 발명의 제2 실시예에 따른 버랙터의 도시도.
도 3은 NMOS 공핍 트랜지스터를 구비하는 본 발명의 제3 실시예에 따른 버랙터의 도시도.
도 4는 본 발명의 제1 실시예의 동작 특성을 도시하는 도시도.
도 5는 본 발명의 제1 실시예와 동등한 회로도.
도 6은 본 발명의 제4 실시예에 따른 전압 제어 발진기의 회로도.
도 7은 본 발명의 제5 실시예에 따른 합성 버랙터의 상부도.
도 8은 도7의 축(Ⅷ-Ⅷ)에 따른 절단도.
도 9는 도7의 축(ⅠX-ⅠX)에 따른 절단도.
도 10은 본 발명의 제6 실시예에 따른 합성 버랙터의 상부도.
도 11은 도 10의 축(ⅩⅠ-ⅩⅠ)에 따른 절단도.
도 12는 도 10의 축(ⅩⅡ-ⅩⅡ)에 따른 절단도.
도 13은 도 10의 축(ⅩⅢ-ⅩⅢ)에 따른 절단도.
상기 언급된 문제점들은 반도체 재료의 제1 영역, 상기 제1 영역에 형성되고 분리 영역에 의해 분리되는 반도체 재료의 제2 영역 및 제3 영역, 상기 분리 영역에 해당하는 영역에서 최소한 제1 영역상에 형성된 전기 절연층, 및 상기 절연층이 상기 제1, 제2, 제3 영역으로부터 전도소자와, 상기 실제적인 전도소자와 접속된 제1 전극과 상기 제2 및 제3 영역에 접속된 제2 전극을 전기적으로 절연하도록 상기 분리 영역에 해당하는 영역에서 최소한 상기 절연층상에 형성된 전도소자를 포함하는 전압 종속 커패시턴스를 구비한 전기소자를 제공함으로써 극복되거나 경감될 수 있다.
본 발명의 양호한 실시예에 있어서, 전압 종속 커패시턴스를 구비하는 전기소자는 상기 소자의 제1 전극으로써 MOS 트랜지스터의 게이트를 이용하고, 제2 전극을 형성하기 위하여 드레인과 소오스를 공통으로 접속함으로써 제공된다.
종래기술의 문제점은 전압 종속 커패시턴스를 구비하고 종래의 CMO S 공정을 이용하여 실행되는 전기소자를 제공함으로써 극복될 수 있다. 또한, 상기 절연층( MOS 트랜지스터의 경우: 산화층)이 상기 제1 전극에 접속된 전도소자(MOS 트랜지스터의 경우: 게이트)를 제2 전극에 접속된 제2 및 제3 영역(MOS 트랜지스터의 경우: 드레인/소오스)으로 분리하기 때문에, 예컨데, 상기 소자는 DC 역결합 커패시터가 필요없이 VCO에 이용될 수 있다.
또한, 본 발명은 VCO, PLL 및 상기 토론한 버랙터를 이용하여 만든 무선 통신장치를 제공한다. 또한, 본 발명에 따른 버랙터 제조방법이 제공된다.
본 발명의 장점은 고품질 인자(Q), 즉, 낮은 직렬 저항을 갖는 버랙터를 임의의 제조단계를 부가함이 없이 종래의 CMOS 공정을 이용함에 의해 고주파에 대하여 실현할 수 있다는 것이다. 따라서, 상기 버랙터는 수율을 높이고 저렴한 비용으로 제조될 수 있다.
또한, 본 발명의 장점은 종래의 CMOS 공정을 이용하여 실현되고 설계시 역결합 커패시터가 필요없는 VCO를 제공하는 것이다. 이것은 저렴하고 물리적으로 작은 VCO를 실현할 수 있는데, 그 이유는 DC 역결합 커패시터가 IC 또는 PCB상의 IC 외부에 필요없기 때문이다. 이러한 장점은 소형으로 대량 생산하는 휴대폰과 같은 휴대용 장치에 실현할 때 유익하다.
본 발명의 장점은 종래의 CMOS 공정을 이용하여 상기 토론한 버랙터를 포함하는 집적 전압 제어 발진기 및 위상 제어 루프(PLL)를 제공한다.
종래의 CMOS 공정으로 무선 통신장치의 많은 기능을 집적화할 수 있기 때문에, 이러한 기능으로 VCO 및 PLL 회로의 집적화는 무선 통신장치를 고도로 집적화하여 크기를 작게할 수 있다. 또한, 이러한 고도의 집적화는 제조비용을 줄인다.
본 발명의 실시예는 예에 의해 아래에 설명되어 있다. 도면에 도시된 세부사항이 척도로 그려지지 않았다는 것을 주목해야 한다. 반대로, 상기 도시한 세부사항의 치수는 본 발명의 이해를 돕기 위해서 선택되었다.
본 발명에 따르면, 전압 종속 커패시턴스를 갖는 전기소자가 제공된다. 또한, 그러한 소자는 버랙터로 불려진다. 본 발명의 버랙터가 종래의 CMOS 공정으로 손쉽게 집적화될 수 있다는 것을 이해할 수 있을 것이다.
도 1은 PMOS 인헨스먼드 트랜지스터를 구비한 본 발명의 제1 실시예에 따른 버랙터(10)를 도시한다. 상기 트랜지스터는 P형 실리콘 기판(11)에 형성된다. n형 웰(12)은 상기 기판의 제1 표면으로부터 p형 실리콘 기판(11) 및 p+형 소오스 영역(13)에 형성되고, p+형 드레인 영역(14)은 n형 웰(12)에 형성된다. 상기 소오스 및 드렌인 영역(13,14)의 불순 물 농도는 상기 웰 영역(12)의 불순물 농도보다 크게 선택된다. 그후, 실리콘 산화막의 절연 층(15)은 상기 기판의 제1 표면상에 형성되고, 폴리 실리콘 게이트(16)는 이 게이트(16)가 n 웰 영역(12)으로부터 전기적으로 절연되도록 소오스 영역(13) 및 드레인 영역(14)을 분리하 는 n 웰 영역(12)의 일부분을 최소한 커버하는 절연층(15)상에 형성된다. 상기 버랙터(10)의 공통 전극(CA)은 상기 소오스 영역(13)을 상기 드레인 영역(14)에 접속함으로써 형성된다. 소오스 전극(17) 및 드레인 전극(18)에 의해 소오스 영역(13) 및 드레인 영역(14)에 접속이 이루어진다. 상기 버랙터(10)의 제2 전극(CB)은 게이트 전극(19)에 의해 게이트(16)에 접속된다.
도 2는 NMOS 인헨스먼트 트랜지스터를 구비하는 본 발명의 제2 실시예에 따른 버랙터(20)를 도시한다. 상기 트랜지스터는 P형 실리콘 기판(21)에 형성된다. P형 웰(22)은 상기 기판의 제1 표면으로부터 P형 실리콘 기판(21)에 형성되고, n+형 소오스 영역 및 n+형 드레인 영역(24)은 p형 웰(22)에 형성된다. 상기 소오스 및 드레인 영역(23,24)의 불순물 농 도는 상기 웰 영역(22)의 불순물 농도보다 크게 선택된다. 그후, 실리콘 산화막의 절연층 (25)은 상기 기판의 제1 표면에 형성되고, 폴리실리콘 게이트(26)는 그 게이트(26)가 p웰 영 역(22)으로부터 전기적으로 절연되도록 소오스 영역(23)과 드레인 영역(24)을 분리하는 p 웰 영역을 최소한 커버하는 절연층(25)상에 형성된다. 상기 버랙터(20)의 공통 전극(CA)은 상기 소오스 영역(23)을 드레인 영역(24)에 접속함으로써 형성된다. 소오스 전극(27)과 드렌인 전 극(28)에 의해 상기 소오스 영역(23)과 드레인 영역(24)에 접속이 각각 이루어진다. 상기 버랙터(20)의 제2 전극(CB)은 게이트 전극(29)에 의해 게이트(26)에 접속된다.
도 3은 NMOS 공핍 트랜지스터를 구비하는 본 발명의 제3 실시예에 따른 버랙터 (30)를 도시한다. 상기 트랜지스터는 P 형 실리콘 기판(31)에 형성된다. n형 웰(32)은 상기 기판의 제1 표면으로부터 p형 실리콘 기판에 형성되고, n+형 소오스 영역(33) 및 n+형 드레 인 영역(34)은 p형 웰(32)에 형성된다. 소오스와 드레인 영역(33,34)의 불순물 농도는 상기 웰 영역(32)의 불순물 농도보다 크다. 그 다음, 실리콘 산화막의 절연층(35)은 상기 기판의 제1 표면상에 형성되고, 폴리실리콘 게이트(36)는 그 게이트(26)가 n 웰 영역(32)으로부터 전지적으로 절연되도록 소오스 영역(33) 및 드레인 영역(34)을 분리하는 n 웰 영역(32)의 일부분을 최소한 커버한 절연층(35)상에 형성된다. 상기 버랙터(30)의 공통 전극(CA)은 상기 소오스 영역(33)을 드레인 영역(34)에 접속함으로써 형성된다. 그 접속은 소오스 전극(37) 및 드레인 전극(38)에 의해 소오스 영역(33) 및 드레인 영역(34)에 이루어진다. 상기 버랙터 (30)의 제2 전극(CB)은 게이트 전극(39)에 의해 게이트(36)에 접속된다.
더욱 일반적으로, 상기 버랙터는 반도체 재료의 제2 영역(13, 23, 33) 및 제3 영역(14, 24, 34)을 형성하는 반도체 재료의 제1 영역(12, 22, 32)을 구비함으로써 형성될 수 있다. 전기 절연층(15, 25, 32)은 상기 분리 영역에 해당하는 영역에서 적어도 제1 영역(12, 22, 32)상에 형성된다. 그 다음, 전도 소자(16, 26, 36)는 상기 절연층(15, 25, 35)이 상기 제1, 제2 및 제3 영역으로부터 전도 소자를 전기적으로 절연할 수 있도록 분리 영역에 해당하는 영역에서 적어도 절연층(15, 25, 35)상에 형성된다. 상기 전도 소자(16, 26, 36)는 전극(CB)에 접속되고, 상기 제2 및 제3 영역은 공통 전극(CA)에 접속된다.
본 발명이 실리콘의 반도체 재료의 사용에 국한되지 않는다는 것을 주목해야 한다. 다른 반도체 재료, 예컨데, GaAs는 대신에 이용될 수 있다. 또한, 실리콘 산화물이외의 다른 재료, 예컨데, 실리콘 질화물 또는 실리콘 산화물과 질화물의 결합은 절연층(15, 25, 35)을 형성하는데 이용될 수 있다. 이러한 경우, 금속 산화물 반도체(MOS) 트랜지스터 대신에 금속 절연 반도체(MIS) 트랜지스터로 언급되는 것을 이해할 수 있을 것이다.
소오스 전극(17, 27, 37), 드레인 전극(18, 28, 38) 및 게이트 전극(19, 29, 39)이 상기 토론된 실시예에 포함될지라도, 본 발명이 상기 전극의 사용에 국한되지 않는다는 것을 이해해야 한다. 상기 소오스 영역대신에, 상기 드레인 영역 및 게이트는 다른 수단으로 접속될 수 있다. 예컨데, 폴리 실리콘은 게이트에 적합한 접속을 이루는데 이용될 수 있고, 상기 웰 영역(12, 22, 32) 또는 기판(11, 21, 31)에서 이온 주입 영역은 소오스 영역(13, 23, 33) 및 드레인 영역(14, 24, 34)을 접속하는데 이용될 수 있다. 다른 접속 방법과의 결합은 동일한 버랙터에 대하여 이용될 수 있다.
도 4는 본 발명의 제1 실시예의 동작특성을 도시한다. 상기 버랙터(40)는 도 1의 버랙터(10)에 해당하고, 도 5는 버랙터(40)의 회로도를 도시한다. 동작시, CA에서 전위가 CB에서 전위보다 크도록 전극( CA및 CB)사이에 전압이 인가된다. 상기 웰 영역(12)의 표면 영역은 공핍되고, 그 공핍 폭은 공핍 경계(41)에 의해 도 4에 도시된다. 상기 버랙터의 커패시턴스는 산화물 커패시턴스(COX) 또는 절연층이 산화물로 만들어지지 않는 경우에 해당하는 커패시턴스 및 반도체 공핍층 커패시턴스(CD)의 직렬 결합에 의존할 것이다. 상기 공 핍층 커패시턴스(CD)는 상기 웰의 전위 및 상기 장치에 인가된 전압, 즉, 상기 소오스/ 드레 인 및 게이트사이의 전압에 의존할 것이다. 상기 버랙터의 동적범위는 CMOS 공정의 한계 주입을 차단함에 의해 표면 영역에 가능한 가볍게 도핑된 웰 영역을 만들므로서 이루 어 진다. 상기 버랙터의 높은 Q 인자는 가능한 작게 상기 소오스 영역(13)과 드레인 영역 (14)사이에 게이트(Rgate)의 전기 저항( 및 그 접속) 및 상기 웰 영역(12)의 전기 저항(Rchannel)을 유지함으로써 이루어진다. 폴리 실리콘 게이트의 전기 저항은 상기 게이트를 실리사이 드화 하는 단계를 포함함으로써 감소될 수 있다. 상기 웰 영역(12)에서 최소의 전하 캐리어 (42)에 의한 전기 저항은 게이트 및 채널 영역의 치수를 작게 함으로써 줄어들 수 있다. 그러나, 상기 게이트 및 채널 영역의 적은 치수는 수용할 수 없는 작은 수치값의 커패시턴 스를 갖는 버랙터로 높여 준다. 이러한 문제점은 복합 버랙터를 형성하기 위하여 병렬로 적 합한 개수의 버랙터를 접속함으로써 해결된다. 상기 버랙터간의 접속은 알루미늄등의 낮은 저항성 재료에 의해 수행되어, 상기 소자간에 저항을 낮게 유지함으로써 상기 복합 버랙터 의 전체에 높은 Q 인자를 수행한다.
상기 언급된 바와 같이, 상기 공핍층 커패시턴스(CD)는 상기 웰의 전위에 의존하고, 결과적으로, 상기 소자는 일정한 전위를 상기 전극(CA및CB)에 인가하고 상기 웰에 인가된 적합한 전압에 의해 상기 소자의 커패시턴스를 제어함으로써 동작될 수 있다. 택일적으로, 일정한 전위는 전극(CA또는 CB)중 한 개의 전극에 인가되고, 다른 전극은 상기 웰에 접속 되며, 상기 소자는 상기 웰에 인가된 적합한 전압에 의해 제어된다.
상기 토론된 제1 실시예의 동작특성은 종래기술의 원리에 따라 적용된 극성으로 채택한 후에 제2 및 제3 실시예에 적용한다.
상기 토론된 제1, 제2 및 제3 실시예를 P형 반도체 기판을 이용하여 만들어도, n형 반도체 기판은 극성 및 전도타입이 종래기술에 널리 알려진 원리에 따라 적용될지라도 동일 하게 이용될 수 있다.
종래의 0.25㎛ 또는 0.35㎛ CMOS 공정시, 상기 소오스 영역과 드레인 영역사이의 거리에 해당하는 게이트 길이(Lg)는 2㎛ 이하, 가장 양호하게는 1㎛ 이하로 채택될 수 있다. 상기 게이트 폭(Wg)은 20㎛ 이하, 예컨데, 15㎛, 10㎛, 5㎛로 되게 채택된다. 금속 실리사이 드 폴리 실리콘과 같은 낮은 저항성 게이트 재료를 게이트 폭에 이용하는 경우에 6㎛ 이하 로 선택될 수 있다.
도 6은 본 발명의 제4 실시예에 따른 전압 제어 발진기(60)의 회로도를 도시한다. 제1, 제2 및 제3 NMOS 인헨스먼트 트랜지스터(T1,T2,T3)의 벌크 및 소오스는 접지에 접 속된다. 상기 트랜지스터(T1)의 게이트는 제2 트랜지스터(T2)의 드래인 및 제3 트랜지스터 (T3)의 게이트에 접속된다. 상기 제2 트랜지스터(T2)의 게이트는 제1 트랜지스터(T1)의 드레 인 및 제1 인덕터(L1)의 제1 전극에 접속된다. 상기 제1 인덕터(L1)의 제2 전극은 제1 저항 (R1)의 제1 전극에 접속된다.
상기 제2 트랜지스터(T2)의 드레인은 제2 인덕터(L2)의 제1 전극에 접속된다. 상기 제2 인덕터의 제2 전극은 제2 저항(R2)에 접속된다. 상기 제1 저항(R1)의 제2 전극은 상기 제2 저항(R2)의 제2 전극, 제3 저항(Rext)의 제1 전극 및 제1 커패시터(Cext)의 제1 전극에 접속된다. 상기 제3 저항(Rext)의 제2 전극은 인가 전압(+VCC)에 접속되고, 상기 제1 커패시 터(Cext)의 제2 전극은 접지 전위에 접속된다. 또한, 상기 회로는 n이 버랙터의 개수인 적어 도 2개의 버랙터(V1- Vn)를 포함한다. 제1 복합 버랙터는 병렬로 상기 버랙터(V1- Vn)의 소정의 개수를 결합함으로써 형성되고, 제2 복합 버랙터는 병렬로 나머지 버랙터를 접속함 으로써 형성된다. 상기 전압 제어 발진기의 주파수 제어용 전압을 수신하는 입력 접속은 각각의 상기 제1 및 제2 복합 버랙터의 제1 전극에 접속된다. 상기 제1 복합 버랙터의 제2 전극은 상기 제1 트랜지스터(T1)의 제1 전극에 접속되고, 상기 제2 복합 버랙터의 제2 전극 은 상기 제2 트랜지스터(T2)의 드레인에 접속된다. 이러한 실시예에 있어서, 상기 버랙터 (V1- Vn)는 NMOS 공핍 트랜지스터로 만들어진다. 상기 복합 버랙터의 제1 전극은 상기 벌크와 상기 NMOS 공핍 트랜지스터의 모든 소오스 영역 및 드레인 영역사이의 공통 접속 에 의해 구성된다. 상기 제1 복합 버랙터의 제2 전극은 상기 제1 복합 버랙터의 NMOS 공핍 트랜지스터의 게이트사이에 공통 접속으로 이루어지고, 상기 제2 복합 트랜지스터의 제2 전극은 상기 제2 복합 버랙터의 NMOS 공핍 트랜지스터의 게이트사이에 공통 접속으 로 이루어진다. 상기 NMOS 공핍 트랜지스터의 게이트는 VCO 회로에 적합하게 접속되고, 전압(Vfreq)을 수신하는 입력 접속에 접속되지 않는데, 그 이유는 상기 게이트가 낮은 기생 용량을 갖기 때문이다. 상기 VCO의 출력신호(Iout)는 상기 제3 트랜지스터(T3)의 드레인에서 얻어진다. 선택적으로, 상기 제3 저항(Rext) 및 제1 커패시터(Cext)는 상기 칩상에 집적화되지 않는다. 또한, 상기 IC의 본딩 와이어의 인덕턴스를 이용함으로써 상기 제1 및 제2 인덕터 (L1, L2)를 실행할 수 있다. 상기 복합 버랙터(V1- Vn)를 제조하는 MOS 트랜지스터의 벌크 가 상기 트랜지스터의 다른 영역에서 순방향 바이어스 다이오드를 형성하지 않는한 Vfreq와 다른 전위, 예컨데, 제로 전위에 접속될 수 있다는 것을 주목해야 한다. 상기 VCO 회로의 동작은 종래기술에 널리 알려져 있다.
주어진 인덕터로 제공된 VCO 회로의 최고 성능은 상기 (복합) 버랙터의 상기 Q 인자 및 동적 범위(최소 및 최대 커패시턴스 값)에 의해 결정된다. 본 발명의 제4 실시예 에 따르면, NMOS 트랜지스터가 이용된다. 이것은 가장 낮은 기생저항을 제공하고, 따라서, 최고의 Q 인자를 제공한다. 상기 임계전압은 미리 결정된 (전압) 바이어스 범위내에서 가능한 상기 복합 버랙터의 가장 큰 동적범위를 제공함으로써 제공된다.
본 발명의 버랙턱가 다른 소자와 함께 종래의 CMOS 공정으로 집적화되는 경우에, 상기 소오스 및 드레인 영역은 적어도 한 개의 웰 영역에 상기 버랙터를 형성함으로써 상기 기판으로부터 절연될 필요가 있다. 상기 버랙터의 높은 동적범위가 상기 CMOS 공정의 임계치 주입을 차단함에 의해 중요한 표면영역에 가능한 얇게 도핑한 웰 영역을 만들어서 이루어질지라도, 이것은 반드시 필요한 것은 아니며, 상기 경우에, 종래의 MOS 트랜지스터 가 이용될 수 있다. 본 발명의 버랙터의 집적화는 상기 전도 타입과 반대의 전도 타입을 갖는 단지 한 개의 웰 영역을 이용할 수 있는 종래의 CMOS 공정으로 수행될 수 있다는 것을 주목해야 한다.
유익하게, 본 발명은 상기 토론한 버랙터를 구비하는 집적화 전압 제어 발진기 및 /또는 위성 동기 루프를 종래의 CMOS 공정을 이용하여 제공한다. PLL은 무선 수신기에 의해 수신된 기준신호로써 신호를 동기화하고 주파수 합성기에서 바람직한 주파수를 발생 하는 휴대용/셀룰러 폰과 같은 무선 통신장치에 가끔 이용된다. 무선 통신장치의 많은 기능 이 종래의 CMOS 공정에 의해 집적화될 수 있기 때문에, 이러한 기능과 함께 VCO 및/또는 PLL 회로의 집적화는 본 발명이 높은 집적도에 따른 작은 물리적인 치수를 가진 무선 통신 장치를 제공할 수 있다. 또한, 고 집적도는 제조 비용을 줄인다.
(복합) 버랙터의 2개 이상의 실시예는 본 발명의 전기 소자가 본 발명의 범위를 벗 어남이 없이 많은 방법으로 실행될 수 있다는 것을 예시하기 위하여 아래에 기술하였다.
도 7은 본 발명의 제4 실시예에 따른 복합 버랙터(70)의 상부도를 도시한다. 또한, 도 8 및 도 9는 도 7의 축(Ⅷ-Ⅷ 및 Ⅸ-Ⅸ)에 따른 절단도를 도시한다. n형 웰 영역(72)은 p형 기판(71)에 형성된다. p+형 영역(73,74)은 2차원 매트릭스로 동일한 간격 만큼 떨어진 섬(island)을 형성하기 위하여 상기 웰 영역(72)에 형성된다. 절연층(도시 안함)에 의해 웰 및 반도체 기판으로부터 분리된 게이트(76)는 p+형 영역(73,74) 사이의 영역에 해당하는 영역 에 형성된다. 적합하지만 필요없이, 상기 게이트(76)는 모든 p+형 영역이 게이트에 의해 둘러싸이도록 확장한다. 상기 게이트(76)는 상기 복합 버랙터(70)의 제1 전극을 형성한다. 모든 p+형 영역(73,74)은 폴리 실리콘(77/78) 및 접속소자(77,78)의 제2 층에 의해 공통으로 접속되어 상기 복합 버랙터(70)의 제2 전극을 형성한다. 상기 p+형 영역(73,74)은 각각의 소오스 영역(73)에 가장 밀접한 영역이 드레인 영역(74)이 되도록 하거나 그 반대로 되도록 상기 소오스 영역(73) 및 드레인 영역(74)을 만든다.
상기 제5 실시예의 복합 버랙터(70)를 제조하는 방법의 일예로써, 상기 n형 웰 영역(72)은 상기 p형 반도체 기판(71)에 처음으로 형성된다. 절연층(도시 안함)은 상기 웰 영역의 표면상에 형성되고, 제1 폴리 실리콘층은 그 위에 형성된다. 제1 마스크층(도시 안함 )은 제1 폴리 실리콘층상에 형성된다. 상기 제1 마스크층은 노광되어 그리드(grid) 형상을 만들기 위하여 에칭된다(도시 안함). 다음, 상기 제1 폴리 실리콘층은 상기 게이트(76)를 만들기 위하여 에칭된다. 상기 게이트(76)는 상기 마스크의 그리드 형태를 채택한다. 상기 게이트(76)는 상기 복합 버랙터의 제1 전극을 형성한다. 상기 마스크의 나머지는 제거되고, 상기 p+형 소오스 영역(73) 및 p+형 드레인 영역(74)은 마스크로써 게이트(76)를 이용하는 이온주입에 의해 형성된다. 이러한 공정동안, 상기 게이트(76)의 전도성은 상기 게이트의 이온주입 때문에 증가할 것이다. 택일적으로, 상기 마스크는 이온주입동안 유지된다. 양호하게, 상기 게이트의 전도성은 상기 게이트(76) 금속을 실리사이드화 함으로써 증가된다. 절연층(도시 안함)은 그 위에 형성된다. 상기 제2 마스크층은 노광되어 상기 소오스 영역(73) 및 드레인 영역(74)상에 구멍이 있는 마스크(도시 안함)를 만들기 위하여 에칭된다. 다음, 상기 구멍을 조정하여 상기 절연재료는 에칭단계로 제거될 것이다. 그 다음, 제2 마스크는 제거되고, 제2 폴리실리콘층(77/78)은 그 위에 형성된다. 이전의 에칭단계 때문에, 상기 제2 폴리실리콘층이 폴리실리콘 접속소자(77 및 78)에 의해 상기 소오스 영역 (73) 및 드레인 영역(74)에 접속하는 것을 주목해야 한다. 그럼으로써, 상기 제2 폴리실리콘 층(77/78)은 상기 복합 버랙터의 제2 전극을 형성한다. 다른 실시예에 있어서, 폴리실리콘은 상기 접속소자(77,78)을 형성하는데 이용되고, 금속 전극은 상기 폴리실리콘층(77/78)대신에 공통으로 접속소자(77,78)를 접속하는데 이용된다.
제5 실시예의 소자는 소오스 영역(73), 드레인 영역(74), 게이트(76) 및 상기 소오스 영역(73)과 드레인 영역(74) 사이에 형성된 채널영역를 갖는 복수의 MOS 트랜지스터로 만들 어 지는 것으로 고려될 수 있는데, 이것은 복합 버랙터를 형성하기 위하여 제2 폴리실리콘 층에 의해 병렬로 결합된다. 상기 MOS 트랜지스터의 동작은 상기 토론된 바와 같이 MOS 트랜지스터를 포함하는 버랙터의 동작에 해당할 것이다.
도 10은 본 발명의 제6 실시예에 따른 복합 버랙터(80)의 상부도를 도시한다. 또한, 도 11, 도 12 및 도 13은 도 10의 축(?-?, ?-?, ?Ⅰ-?Ⅰ)을 따라 절단한 것을 도시한 다. n형 웰 영역(82)은 p형 기판(81)에 형성된다. 빗(comb) 형상을 갖는 p+형 영역(83, 91, 84, 90)은 웰 영역(82)에 형성된다. 상기 기판(81)으로부터 분리된 게이트(86) 및 절연층(도 시 안함)에 의한 웰 영역(82)은 상기 빗 형상 p+형 영역(83, 91, 84, 90)의 핑거(finger)사이 의 영역에 해당하는 영역에 형성된다. 또한, 상기 게이트(86)는 한 개의 공통 게이트를 형성 하도록 상기 핑거의 모서리를 따라 연장한다. 상기 게이트(86)는 상기 복합 버랙터(80)의 제 1 전극을 형성하고, 상기 p+형 영역(83, 91, 84, 90)은 상기 복합 버랙터(80)의 제2 전극(도시 안함)에 접속된다.
상기 제6 실시예의 복합 버랙터(80)를 제조하는 방법의 일예로서, 상기 n형 웰 영 역(82)은 p형 반도체 기판(81)에 형성된다. 절연층(도시 안함)은 상기 웰 영역의 표면에 형 성되고, 폴리실리콘층은 그 위에 형성된다. 제1 마스크층(도시 안함)은 빗 형상을 갖는 제1 마스크를 형성하기 위하여 노광되고 에칭된다. 다음, 상기 폴리실리콘층은 게이트(86)를 형 성하기 위하여 에칭된다. 결과적으로, 상기 게이트(86)는 마스크의 빗 형상을 적용한다. 상기 게이트(86)는 상기 복합 버랙터의 제1 전극을 형성한다. 상기 마스크의 나머지는 제거되고, 제2 마스크층(도시 안함)은 상기 구조위에 형성된다. 상기 제2 마스크층은 상기 빗 형상 게 이트의 핑거 및 상기 핑거를 둘러싸는 영역이 상기 마스크에 의해 덮여지지 않도록 구멍을 갖는 제2 마스크(도시 안함)를 형성하기 위하여 노광되고 에칭된다. 그 다음, p+형 소오스 영역(83), 결합된 p+형 소오스 및 드레인 영역(91), 드레인 영역(84) 및 이러한 영역을 접속 하는 접속영역(90)은 제2 마스크 뿐만 아니라 마스크로써 게이트(86)를 이용하는 이온 주입 에 의해 형성된다. 이러한 공정동안, 상기 게이트(86)의 전도도는 상기 게이트의 이온주입에 의해 증가할 것이다. 택일적으로, 상기 제1 마스크는 이온주입동안 유지된다. 양호하게, 상기 게이트의 전도도는 상기 게이트(86) 금속을 실리사이드화 함으로써 증가된다. 상기 이온 주입된 영역(83, 91, 84 및 90)은 접속되고, 이러한 접속은 상기 복합 버랙터의 제2 전극을 형성한다.
제6 실시예의 소자는 소오스 영역(91)(또는 83), 드레인 영역(91)(또는 84), 게이트(86) 및 상기 소오스 영역과 드레인 영역사 이에 형성된 채널 영역을 갖는 복수의 MOS 트랜지스터로 만들어지는 것으로 고려할 수 있는데, 이것은 복합 버랙터를 형성하기 위하여 상기 접속영역(90)에 의하여 병렬로 결합된다. 상기 각 MOS 트랜지스터의 동작은 상기 토 론된 MOS 트랜지스터를 구비하는 버랙터의 동작과 일치할 것이다. 다른 실시예(도시 안함 )에 있어서, 상기 게이트(86)는 상기 제2 마스크의 기능을 실행할 수 있도록 형성된다(제조 하는 동안 최소의 순간). 나아가서, 다음과 같은 단계로 이온주입될 영역(83, 91, 84, 90)을 형성할 필요는 없다.
상기 제5 및 제6 실시예의 복합 버랙터(70, 80)는 병렬로 결합된 복수의 버랙터를 갖는 소자에 대한 일예를 도시한다. 상기 토론된 바와 같이, 각 버랙터의 높은 Q인자는 상기 게이트 및 채널 영역의 치수를 작게하고, 가능한 작게 게이트(그 접속)의 저항을 유지 함으로써 이루어질 수 있다. 그러나, 상기 게이트 및 채널 영역의 소형 치수는 때때로 수용 할 수 없는 작은 수치값을 갖는 커패시턴스를 구비한 버랙터를 올려야 한다. 복합 버랙터의 적합한 커패시턴스, 예컨데, 제5 및 제6 실시예 실시예의 복합 버랙터(70, 80)는 병렬로 적합 한 개수의 버랙터를 결합함으로써 이루어진다. 큰 Q 인자를 갖는 복합 버랙터 및 적합한 커패시턴스가 제공된다.
상기 제5 및 제6 실시예의 소자가 그 제조방법에 의해 도시될 지라도, 당업자에 의해 고려될 수 있는 다른 제조방법은 본 발명의 범위를 벗어남이 없이 이용될 수 있다는 것을 주목해야 한다. 또한, 서로 결합된 임의 개수의 MOS 트랜지스터를 갖는 소자를 형성 할 수 있다는 것은 명백한 것이다.
본 발명의 장점은 고품질 인자 Q, 즉, 낮은 직렬 저항을 갖는 버랙터가 제조 단계 를 부가하지 않고 종개의 CMOS 공정을 이용함으로써 고주파를 적용하여 실현될 수 있다. 따라서, 상기 버랙터는 높은 수율 및 저렴한 비용으로 제조될 수 있다.
또한, 본 발명의 장점은 종래의 CMOS 공정을 이용하고, 설계에 DC 역결합 커패 시터를 부가할 필요가 없는 VCO를 제공하는 것이다. 이것은 IC상에 또는 상기 PCB상의 IC에 DC 역결합 커패시터가 필요없기 때문에 값이 저렴하고 물리적으로 작은 VCO를 실행 할 수 있다. 이러한 장점은 소형으로 대량 생산이 필요한 휴대폰과 같은 휴대용 장치에서 실행할 때 강조된다.

Claims (29)

  1. 전압 종속 커패시턴스를 갖는 전기 소자(10, 20, 30, 40, V1-Vn, 70, 80)에 있어서,
    반도체 재료의 제1 영역(12, 22, 32, 72, 82),
    상기 제1 영역에 형성되고, 분리 영역에 의해 분리되는 반도체 영역의 제2 영역 (13, 23, 33, 73, 83, 91) 및 제3 영역(14, 24, 34, 74, 84, 91),
    상기 분리 영역에 해당하는 영역에서 최소한 상기 제1 영역상에 형성한 전기 절연 층(15, 25, 35),
    상기 전기 절연층이 상기 제1, 제2, 및 제3 영역으로부터 실제적으로 전도 소자를 전기적으로 절연하도록 상기 분리영역에 해당하는 영역에서 최소한 상기 절연층상에 형성한 실질적인 전도 소자(16, 26, 36, 76, 86),
    상기 실질적인 전도 소자에 접속된 제1 전극(17, 27, 37), 및
    상기 제2 및 제3 영역에 접속된 제2 전극(18, 28, 378)을 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  2. 제1항에 있어서, 상기 제2 영역, 제3 영역 및 상기 실질적인 전도 소자는 MIS 트랜지스터의 드레인, 소오스 및 게이트로 이루어지는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  3. 제2항에 있어서, 상기 게이트 길이는 2㎛ 이하인 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  4. 제3항에 있어서, 상기 게이트 길이는 약 1㎛인 것을 특징으로 하는 전압 종속 커패 시턴스를 갖는 전기 소자.
  5. 제1항 또는 제2항에 있어서, 상기 실질적인 전도 소자는 폴리실리콘을 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  6. 제1항 또는 제2항 또는 제5항에 있어서, 상기 실질적인 전도 소자는 금속 실리사 이드를 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  7. 제2항에 종속하는 한 제2항 내지 제5항중 어느 한 항에 있어서, 상기 게이트 폭은 5㎛ 이하인 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  8. 제2항에 종속하는 한 제2항 내지 제6항중 어느 한 항에 있어서, 상기 게이트 폭은 20㎛ 이하인 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  9. 선행항 중 어느 한 항에 있어서, 상기 반도체 재료의 제1 영역(12, 22, 32, 72, 82)은 반도체 기판(11, 21, 31, 71, 81)의 웰 영역으로 이루어지고, 제3 전극은 상기 기판에 접속되 는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  10. 제8항에 있어서, 상기 제3 전극은 상기 제1 전극 또는 제2 전극중 한 개의 전극에 접속되는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  11. 전압 종속 커패시턴스를 갖는 전기 소자(10, 20, 30, 70, 80)에 있어서,
    상기 드레인이 상기 소오스에 접속되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  12. 제11항에 있어서, 상기 MOS 트랜지스터의 벌크에 접속을 더 포함하는 것을 특징 으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  13. 제12항에 있어서, 상기 벌크는 게이트 또는 드레인 및 소오스중 한 개에 접속되는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자.
  14. 전압 종속 커패시턴스를 갖는 전기 소자(70, 80)에 있어서, 병렬로 결합된 이전의 청구항중 한 항에 따른 복수의 전기 소자를 포함하는 것을 특징으로 하는 전압 종속 커패시 턴스를 갖는 전기 소자.
  15. 입력 전압(Vfreq)을 적용하는 입력단자 및 상기 입력 전압에 의존하는 주파수를 갖는 발진신호(Iout)를 출력하는 출력단자를 구비한 전압 제어 발진기(VCO)에 있어서, 청구항 1항 내지 청구항 13항중 어느 한 항에 따른 전압 제어 커패시턴스를 갖는 전기 소자 (V1-Vn)를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  16. 입력 전압(Vfreq)을 적용하는 입력단자 및 상기 입력 전압에 의존하는 주파수를 갖는 발진신호(Iout)를 출력하는 출력단자를 구비한 전압 제어 발진기(VCO)에 있어서, 소 오스에 접속된 드레인을 갖는 MIS 트랜지스터를 포함하는 적어도 한 개의 버랙터 (V1-Vn)를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  17. 제16항에 있어서, 상기 VCO는 제1 MIS 트랜지스터 및 제1 버랙터에 결합된 제1 인덕터, 및 제2 MIS 트랜지스터 및 제2 버랙터에 결합된 제2 인덕터를 포함하고, 상기 제1 트랜지스터의 드레인은 상기 제2 트랜지스터의 게이트에 결합되고, 상기 제2 트랜지스터의 드레인은 상기 제1 트랜지스터의 게이트에 결합되는 것을 특징으로 하는 전압 제어 발진기.
  18. 제17항에 있어서, 상기 제1 버랙터는 공통으로 접속된 드레인 및 소오스를 갖는 MIS 트랜지스터의 제1 그룹을 포함하고, 상기 제2 버랙터는 공통으로 접속된 드레인 및 소오스를 갖는 MIS 트랜지스터의 제2 그룹을 포함하는 것을 특징으로 하는 전압 제어 발진기.
  19. 제18항에 있어서, 상기 제1 트랜지스터 그룹중 트랜지스터의 게이트는 공통으로 접속되고, 상기 제2 트랜지스터 그룹중 트랜지스터의 게이트는 공통으로 접속되는 것을 특징으로 하는 전압 제어 발진기.
  20. 제16항 내지 제19항중 어느 한 항에 있어서, 상기 적어도 한 개의 버랙터의 MIS 트랜지스터의 드레인 및 소오스는 상기 VCO에 입력 전압을 적용하기 위하여 입력단자에 결합되는 것을 특징으로 하는 전압 제어 발진기.
  21. 제19항에 종속하는 한 제19항 또는 제20항 중 어느 한 항에 있어서, 상기 제1 트랜지스터 그룹의 게이트는 상기 제1 MIS 트랜지스터의 드레인에 결합되고, 상기 제2 트랜지 스터의 게이트는 상기 제2 MIS 트랜지스터의 드레인에 결합되는 것을 특징으로 하는 전압 제어 발진기.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서, 상기 MIS 트랜지스터는 MOS 트랜 지스터인 것을 특징으로 하는 전압 제어 발진기.
  23. 제1항 내지 제14항중 어느 한 항에 따른 버랙터를 포함하는 위상 동기 루프 회로.
  24. 제15항 내지 제22항중 어느 한 항에 따른 전압 제어 발진기를 포함하는 위상 동기 루프 회로.
  25. 제15항 내지 제22항중 어느 한 항에 따른 전압 제어 발진기를 포함하는 무선 통신장치.
  26. 제23항 내지 제24항중 어느 한 항에 따른 위상 동기 루프 회로를 포함하는 무선 통신장치.
  27. 전압 종속 커패시턴스를 갖는 전기 소자를 제조하는 방법에 있어서,
    제1 반도체 영역을 형성하는 단계,
    분리영역에 의해 분리되고, 상기 제1 영역에 반도체 재료의 제2 영역 및 제3 영 역을 형성하는 단계,
    상기 분리영역에 해당하는 영역에서 적어도 상기 제1 영역상에 전기적인 절연층을 형성하는 단계,
    상기 절연층이 상기 제1, 제2 및 제3 영역으로부터 실질적인 전도 소자를 전기적으로 절연하고, 상기 제2 영역, 제3 영역 및 실질적인 전도 소자가 MIS 트랜지스터의 드레인, 소오스 및 게이트로 이루어지도록 상기 분리 영역에 해당하는 영역에서 적어도 상기 절 연층상에 실질적인 전도 소자를 형성하는 단계,
    상기 실질적인 전도 소자에 전기적으로 접속된 제1 전극을 형성하는 단계, 및
    상기 제2 및 제3 영역에 전기적으로 접속된 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자를 제조하는 방법.
  28. 제27항에 있어서, 상기 분리 영역에 해당하는 영역에서 적어도 IC 제조 공정의 MIS 트랜지스터 임계치 주입 단계를 차단하는 차단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자를 제조하는 방법.
  29. 제28항에 있어서, 상기 IC 제조 공정은 CMOS 공정인 것을 특징으로 하는 전압 종속 커패시턴스를 갖는 전기 소자를 제조하는 방법.
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