JP2006066897A

JP2006066897A - 容量素子及び半導体装置

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Publication number: JP2006066897A
Application number: JP2005213720A
Authority: JP
Inventors: Tatsuya Honda; 達也本田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-07-30
Filing date: 2005-07-25
Publication date: 2006-03-09

Abstract

【課題】ＭＯＳキャパシタにおいて、チャネル形成領域の不純物の種類（ドナーまたはアクセプター)を変えることなく、ＭＯＳキャパシタの容量を変化させ、またｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することを課題とする。
【解決手段】コンタクト領域とチャネル形成領域とのオフセット長を変えることにより、作製工程を増やすことなくＭＯＳキャパシタの容量を変化させることが可能となる、さらにオフセット長を変えるだけでｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することが可能になる。また、オフセット長は固定し、チャネル形成領域への不純物のドーズ量を変えることでもｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することが可能になる。
【選択図】図７

Description

本発明は、半導体を用いた容量素子、例えばＭＯＳキャパシタに関するものである。また本発明はそのようなＭＯＳキャパシタを用いた記憶素子、例えばＭＯＳメモリに関するものである。さらに、そのような容量素子や記憶素子を含む半導体装置に関するものである。

近年、半導体装置の進歩は目ざましく、高集積化、高密度化に伴い、その中に形成される各素子パターンの微細化が急速に進んでいる。高速で、しかも小型、大容量の半導体装置への要求は強く、それらを実現するために、各素子パターンはますます微細化されることが不可欠となってきている。

特に、記憶素子はその代表例であり、トランジスタやキャパシタ等の各素子単体はもとより、それらから構成されるメモリの寸法を小さくして占有面積の低減を図ることが必要となっており、それらの実現のために各種の構造の開発が活発に行われている（例えば、特許文献１及び特許文献２参照）。

ところで、従来の技術ではメモリ又はパネル等の保持容量素子として容量の異なるＭＯＳキャパシタを形成するには、電極面積をＭＯＳキャパシタごとに変えなければならず、作製工程が増えてしまうという問題があった。

さらに、そのようなメモリ又はパネル等の保持容量素子としてマイナスの電位とプラスの電位を保持する場合には、ｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタの両方を別々に作製する必要があった。

そのため、１つの基板上に容量の異なるＭＯＳキャパシタが必要なメモリ又はパネル等、或いはｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタの両方が必要なメモリ又はパネル等では、作製工程が多くなりスループットが低下してしまう。
特許第2979098号特許第3182758号

本発明は、作製工程を増やさずに、特性の異なる容量素子を提供することを目的とする。

本発明により、ＭＯＳキャパシタにおいて、ゲート電極の端部、並びにコンタクト領域及びチャネル形成領域との境界、との距離（以下「オフセット長」と呼ぶ）を変えるだけで、電極面積を変化させたとき以上にＭＯＳキャパシタの容量を変化させることができる。従ってオフセット長を変えるだけで大小様々な容量を持つＭＯＳキャパシタを基板上に作製することが可能になる。

本発明において、オフセット長を変えることにより、ｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することが可能になる。

また本発明により、オフセット長は固定し、チャネル形成領域の不純物濃度を変えることでもｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することが可能になる。

本発明は、半導体層中のチャネル形成領域及びコンタクト領域と、前記チャネル形成領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記コンタクト領域上のコンタクト電極とを有し、前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、前記ゲート電極の端部、並びに前記コンタクト領域及び前記チャネル形成領域との境界、との間には距離があることを特徴とする容量素子に関するものである。

本発明は、複数の容量素子を有し、前記複数の容量素子のそれぞれは、半導体層中のチャネル形成領域及びコンタクト領域と、前記チャネル形成領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記コンタクト領域上のコンタクト電極とを有し、前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、前記複数の容量素子は、前記ゲート電極の端部、並びに前記コンタクト領域と前記チャネル形成領域との境界、との間の距離が異なることを特徴とする半導体装置に関するものである。

また本発明は、複数の容量素子を有し、前記複数の容量素子のそれぞれは、半導体層中のチャネル形成領域及びコンタクト領域と、前記チャネル形成領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記コンタクト領域上のコンタクト電極とを有し、前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、前記複数の容量素子は、前記ゲート電極の端部、並びに前記コンタクト領域と前記チャネル形成領域との境界、との間の距離が異なり、かつ前記複数の容量素子は、極性が異なることを特徴とする半導体装置に関するものである。

また本発明は、複数の容量素子を有し、前記複数の容量素子のそれぞれは、半導体層中のチャネル形成領域及びコンタクト領域と、前記チャネル形成領域上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記コンタクト領域上のコンタクト電極とを有し、前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、前記複数の容量素子は、前記チャネル形成領域の不純物濃度が異なることを特徴とする半導体装置に関するものである。

本発明において、前記コンタクト領域は、前記チャネル形成領域と逆の導電型を有するものである。

本発明において、前記コンタクト領域は、前記チャネル形成領域と同じ導電型を有するものである。

本発明により、チャネル形成領域の導電型がｎ型もしくはｐ型の一方のみのＭＯＳキャパシタを用いて形成されたパネルにおいても、プラスとマイナスの電位を保持できるようになる。

本実施の形態では、図１、図２、図３、図４、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｂ）を用いて、ＭＯＳ容量素子の例としてＭＯＳ型キャパシタを作製する例を示す。

図１及び図２は本実施の形態のＭＯＳ型容量素子の構造を表している。図１及び図２に示すＭＯＳ型容量素子は、半導体膜の上に絶縁膜を成膜され、さらにその上にゲート電極を成膜された構造になっている。そして図１及び図２は容量測定時に接地する接合部分（コンタクト領域）の導電型が異なる。図１ではドナーを高濃度にドープしたｎ型になっており、図２ではアクセプターを高濃度にドープしたｐ型になっているが、その他の部分の構造は同じである。

図１（Ｂ）及び図２（Ｂ）はそれぞれ図１（Ａ）及び図２（Ａ）の破線Ａ−Ａ’、Ｂ−Ｂ’に沿って切った断面図を表す。図１（Ｂ）及び図２（Ｂ）に示すように、断面の構造はソース領域またはドレイン領域とチャネル形成領域との間にオフセットが無いシングルドレイン構造のトランジスタに等しい。以後本明細書においては、図１のような構造の容量素子をｎ⁺コンタクトＭＯＳキャパシタ、図２のような構造の容量素子をｐ⁺コンタクトＭＯＳキャパシタとする。また本明細書においては、本発明の容量素子に形成される、トランジスタのソース領域又はドレイン領域に該当する半導体層中の領域をコンタクト領域、半導体層中のゲート電極の下部の領域をチャネル形成領域と呼ぶものとする。

次に、実際に容量素子の容量を測定した結果を示す。このとき測定に用いたＭＯＳ型容量素子の大きさは図３のようになっている。

図３において、３００は不純物領域（コンタクト領域）、３０１はチャネル形成領域、３０２はゲート絶縁膜、３０３はゲート電極である。ゲート電極３０３の幅Ｗｇは４０μｍ、ゲート電極３０３の長さＬｇは２０００μｍ、コンタクト領域の幅Ｗｉは４０μｍである。

本実施の形態の容量素子は以下のように作製する。まずガラス基板上に下地膜として絶縁膜を形成する。本実施の形態においては、酸化珪素膜（ＳｉＯ₂膜）を１５０ｎｍ成膜する。

ただし、絶縁膜として前述の記載に限定されないのはもちろんであり、絶縁膜としては、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜などの単層膜およびそれらの組み合わせによる多層膜を使うことができる。

次に下地膜上に半導体膜を形成する。半導体膜はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮなどのような化合物半導体、およびＳｉＧｅ、Ａｌ_xＧａＡｓ_1-xのような半導体を用いることができる。本実施の形態では、非晶質珪素膜（ａ−Ｓｉ膜）を５４ｎｍ成膜する。

次いで、半導体膜の結晶化を促進する触媒元素、例えばニッケル（Ｎｉ）をａ−Ｓｉ膜に添加し、熱処理またはレーザ照射を行って結晶化させて結晶性半導体膜を形成する。

ただし、半導体膜として前述の方法で形成された結晶性半導体膜に限定されないのは言うまでもない。半導体膜として絶縁表面を有する基板上に形成された多結晶半導体膜を用いてもよい。また、半導体基板を用いてもよい。

次にｐ型不純物を結晶性半導体膜に導入する。本実施の形態では、ボロンを結晶性半導体膜に２×１０¹³ｃｍ^-2のドーズ量で導入する。この工程によりチャネル形成領域１０１及び２０１が形成される。

次に図３に示される大きさになるように結晶性半導体膜をパターニングして島状半導体膜を形成する。その後島状半導体膜上に、ゲート絶縁膜１０２及び２０２として、例えば酸化珪素膜（ＳｉＯ₂膜）を成膜する。ゲート絶縁膜１０２及び２０２は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜などの単層膜およびそれらの組み合わせによる多層膜を用いることができる。

次にゲート絶縁膜１０２及び２０２上に導電膜、例えば窒化タンタル膜（ＴａＮ膜）とタングステン膜（Ｗ膜）の積層を成膜する。次に成膜したＴａＮ膜とＷ膜の積層膜をドライエッチング法によりパターニングし、ゲート電極１０３及び２０３を形成する。ただし導電膜としては、多結晶珪素膜（ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の単層膜およびそれらの組み合わせによる多層膜を用いてもよい。

次に島状半導体膜中にｎ型不純物又はｐ型不純物を導入して、ｎ型高濃度不純物領域及びｐ型高濃度不純物領域を形成する。ｎ型高濃度不純物領域を形成する場合はリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナーとしてはたらく不純物を導入する。そしてｐ型高濃度不純物領域を形成する場合はボロン（Ｂ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）などのアクセプターとしてはたらく不純物を導入する。

本実施の形態では、高濃度不純物領域（コンタクト領域）１００及び２００を形成するために、ｎ型高濃度不純物領域（本明細書では以下「ｎ⁺コンタクト領域」という）１００を形成する場合は、例えばリンを５×１０¹⁴ｃｍ^-2、ｐ型高濃度不純物領域（本明細書では以下「ｐ⁺コンタクト領域」という）２００を形成する場合は、例えばボロンを２×１０¹⁴ｃｍ^-2の濃度で島状半導体膜に導入する。そしてこれら不純物の活性化は、熱処理、レーザ照射等により行う。本実施の形態ではＹＡＧレーザを照射して不純物の活性化を行う。

以上の工程によりＭＯＳ型容量素子を作製する（図１（Ａ）〜図１（Ｂ）及び図２（Ａ）〜図２（Ｂ）参照）。

作製されたＭＯＳ型容量素子の全体の容量は、ゲート絶縁膜容量、チャネル形成領域に形成される空乏層容量、及びチャネル形成領域とコンタクト領域の間に形成される接合容量を合成したものであり、以下これを合成容量とする。

図４はこれら２種類（ｎ⁺、ｐ⁺コンタクト）の容量素子のＣＶ測定をした結果を示す。横軸はゲート電圧を表し、縦軸は容量を表す。なお、図４において、ゲート絶縁膜１０２及び２０２の厚さを４５ｎｍ、７５ｎｍ、１１０ｎｍで形成したＭＯＳ型容量素子を用いて容量の測定を行っている。

図４から、ゲート電極１０３及び２０３それぞれ直下のチャネル形成領域１０１及び２０１は、共にｐ型であるにもかかわらず、ｐ⁺コンタクトＭＯＳキャパシタはｐ型ＭＯＳのＣＶカーブを表すが、ｎ⁺コンタクトＭＯＳキャパシタはｎ型ＭＯＳのＣＶカーブを表す。さらにこの傾向はゲート絶縁膜の厚さに依存しない。

図４のＣＶカーブに示される現象は以下のように説明することができる。図５（Ａ）はｎ⁺コンタクトＭＯＳキャパシタの熱平衡状態を表す。ただし、簡単のため島状半導体膜とゲート電極１０３の仕事関数差は無いものと仮定する。

図５（Ａ）に示される熱平衡状態から、しきい値電圧Ｖｔｈより大きなゲート電圧Ｖｇを印加すると、図５（Ｂ）のようにｐ型のチャネル形成領域１０１は弱反転状態になり、ゲート絶縁膜１０２と島状半導体膜との界面に電子が誘起され始める。

そしてさらにゲート電圧を正に大きくするとｐ型のチャネル形成領域１０１は強反転状態になり、ゲート絶縁膜１０２と島状半導体膜との界面の電子密度は十分に大きくなる。そしてｎ⁺コンタクト領域１００とのキャリア密度が同等になると図５（Ｃ）のようにエネルギーバンドが正孔を誘起した状態になる。この状態における全体の合成容量は絶縁膜の静電容量値に等しい。

一方、図６（Ａ）から図６（Ｂ）のように熱平衡状態のｎ⁺コンタクトＭＯＳキャパシタのゲート電極１０３にフラットバンド電圧Ｖｆｂより小さな電圧を印加すると、ｐ型のチャネル形成領域１０１は蓄積状態になり、ｐ型のチャネル形成領域１０１とｎ⁺コンタクト領域１００との間に生じる空乏層は広がり始める。その結果、全体の合成容量は絶縁膜の静電容量値に比べて低下する。

以上から、ゲート電圧を正に大きくすれば全体の合成容量は絶縁膜容量に近づき、ゲート電圧を負に大きくすれば全体の合成容量は０に近づくことがわかる。このような容量のゲート電圧依存性はｎ型ＭＯＳキャパシタの振る舞いに他ならない。すなわち、ｐ型のチャネル形成領域を有するＭＯＳキャパシタは、そのチャネル形成領域の導電型に関係なく、ｎ型のチャネル形成領域を有する場合と同じ振る舞いを示す。

つまりこのような容量変化は、ゲート電極１０３直下のチャネル形成領域１０１とコンタクト領域１００との間にオフセットが無いため、ゲート電極１０３直下の空乏層または蓄積層がコンタクト領域１００まで広がることにより生じる。

従って、このオフセットを広げてゲート電極１０３直下の空乏層または蓄積層がコンタクト領域１００まで広がらないようにすれば、ゲート電極１０３直下のチャネル形成領域１０１の導電型に対応したＣＶカーブが得られる。

本発明のＭＯＳ容量素子は、記憶素子、例えばＭＯＳメモリや記憶素子を含む半導体装置に応用することが可能である。

本実施例では、図７（Ａ）のような構造のＭＯＳキャパシタを用いて、ＣＶカーブのオフセット長（Ｇａｐ）依存性のシミュレーションを行った。なお図７（Ｂ）は図７（Ａ）の上面図である。図８及び図９にシミュレーションの結果を示す。

なお本実施例において、実施の形態と同じものは同じ符号で表し、ゲート電極１０３の端部と、不純物領域（コンタクト領域）１００及びチャネル形成領域１０１との境界との長さをオフセット長（Ｇａｐ）とする。また、コンタクト領域１００上にはコンタクト電極１０４が形成されており、接地電位に接続されている。またゲート電極１０３にはゲート電圧Ｖｇが印加されている。

各部の膜厚および長さ、不純物の不純物濃度は以下のように設定した。
ゲート絶縁膜（酸化珪素膜）の膜厚：５０ｎｍ
島状半導体膜（珪素膜）の膜厚：５０ｎｍ
ゲートコンタクトエリア：１０×１μｍ²（図７（Ｂ）参照）
コンタクト領域の不純物及び不純物濃度：リン、１×１０¹⁹ｃｍ^-3
チャネル形成領域の不純物及び不純物濃度：ボロン、１×１０¹⁵ｃｍ^-3

物理モデルはアバランシェ、再結合、トンネル電流（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）、高電界飽和モデルを用いた。

そして、計算ソフトはＩＳＥ社製ＴＣＡＤＧＥＮＥＳＩＳｅ７．０ＣＡＤを用いた。

図８及び図９はシミュレーションから得られた容量のオフセット長依存性を表す。図８は、オフセット長が０μｍ、１μｍ、２μｍ、２．５μｍ、２．７μｍの時のオフセット長依存性を示している。また図９は、オフセット長が３．５μｍ、４．０μｍの時のオフセット長依存性を示している。

図８及び図９から、オフセット長＝０とオフセット長＝１．０μｍはほとんど変わらないが、オフセット長が大きくなるにつれて反対に容量は小さくなることがわかる。

そして図８及び図９からわかるように反転領域（Ｖｇ＜０）と蓄積領域（Ｖｇ＞０）の容量比はオフセット長が大きくなるにつれて小さくなる。そして図１０のように、あるオフセット長に達すると（図１０においては、オフセット長＝３．５μｍの時）、反転領域と蓄積領域の容量の大きさは逆転し、ｐ型ＭＯＳのＣＶカーブを示すようになる。

図１４は、ｎ⁺コンタクトＭＯＳキャパシタにおけるオフセット長（Ｇａｐ）と容量比Ｃ（＋Ｖｇ）／Ｃ（−Ｖｇ）との相関を表す。

図１４によると、オフセット長＜３．２μｍではＣ（＋Ｖｇ）／Ｃ（−Ｖｇ）＞１となっている。これはすなわちこのｎ⁺コンタクトＭＯＳキャパシタは、ｎ型ＭＯＳキャパシタのＣＶカーブを示すことが分かる。逆にオフセット長＞３．２μｍではＣ（＋Ｖｇ）／Ｃ（−Ｖｇ）＜１となっており、ｐ型ＭＯＳキャパシタのＣＶカーブを示すことが分かる。オフセット長＝３．２μｍではＣ（＋Ｖｇ）／Ｃ（−Ｖｇ）＝１であり、ＣＶカーブがＶｇがプラスでもマイナスでも一定でフラットな状態を表すことを示している。

以上からこのｎ⁺コンタクトＭＯＳキャパシタはオフセット長＝３．２μｍを境に、オフセット長が短ければｎ型ＭＯＳキャパシタ、オフセット長が長ければｐ型ＭＯＳキャパシタの振る舞いを示すことが分かる。

以上からわかるように、オフセット長の大きさを制御することにより不純物の導電型や不純物濃度を変えること無しにＭＯＳキャパシタの導電型（ｎ型またはｐ型）を変えることができる。

また同様に、チャネル領域をｎ型にしコンタクト領域をｐ型にすれば、オフセット長を０から大きくすることによってＣＶカーブをｐ型からｎ型に変えることができる。

従って、以上から、大小様々な容量を持つＭＯＳキャパシタを作製することがオフセット長を変えるだけで可能になり、またＭＯＳキャパシタの導電型を変えることなくプラスとマイナスの電位を保持できるようになる。

本実施例により、ゲート電極の上端部と、不純物領域とチャネル形成領域との境界の長さ、（オフセット長（Ｇａｐ））を変えることによりＣＶカーブが反転することが確認された。例えば、これを適用すればプラスとマイナスの電位を保持できるようになる。

本実施例では、実施例１とは逆に、オフセット長（Ｇａｐ）を固定し、チャネル形成領域への不純物濃度を変化させて、ＣＶカーブのチャネル形成領域の不純物濃度依存性を調べた。

本実施例で用いたＭＯＳキャパシタの構造は実施例１と同じものであり、ＣＶカーブのチャネル形成領域不純物濃度依存性の結果を図１１に示す。

図１１はオフセット長を１．０μｍに固定したときの、ＭＯＳキャパシタの容量とチャネル形成領域の不純物濃度との相関を表す。不純物濃度はそれぞれ６×１０¹⁵ｃｍ^-3、７×１０¹⁵ｃｍ^-3、１×１０¹⁶ｃｍ^-3である。

図１１により、ある不純物濃度を境に（図１１においては７．０×１０¹⁵ｃｍ^-3の時）、ＣＶカーブはｎ型からｐ型に変わることがわかる。これはチャネル形成領域の不純物濃度を大きくすると空乏層や蓄積層の広がりが小さくなり、空乏層や蓄積層がコンタクト領域まで入り込まないためである。

従ってこの結果から、オフセット長を固定しチャネル形成領域の不純物濃度を変化させることによってもＣＶカーブをｎ型からｐ型に変えることができることがわかる。また同様に、チャネル形成領域をｎ型にしコンタクト領域をｐ型にすれば、チャネル形成領域の不純物濃度（ドナー密度）を増やすことによってＣＶカーブをｐ型からｎ型に変えることができる。

本実施例では、図１２を用いて、実施例１及び実施例２のＭＯＳキャパシタと別の構造を持つＭＯＳキャパシタについて説明する。

図１２において、４００はｐ型半導体基板、４０１はｐ型半導体基板４００中のｎ型ウェル、４０２はゲート絶縁膜、４０３はゲート電極である。

実施例１で説明した、図７のような２次元的な構造だけでなく、図１２のようなｐ型半導体基板にｎ型の領域（ｎ型ウェル）を形成することによっても実施例１と同様に、ＣＶカーブが反転する現象が得られる。ただしこの場合、図７のオフセット長（Ｇａｐ）は図１２においてはｎ型ウェル４０１の深さＤｅｐｔｈに相当する。

本実施例において、ウェルを深くして空乏層と蓄積層がｎ型ウェル４０１内にあればｎ型のＣＶカーブを示す。

一方、ウェルを浅くしてゲート電圧による電界が半導体基板側まで進入すればｐ型のＣＶカーブを示すようになる。

また、実施例２と同様に、ウェルに注入する不純物濃度（ドーパント密度）を変えることによっても同様な効果が得られる。

本実施例では、ｎ型ウェルの例を示したが、ｐ型ウェルについても同様な効果が得られることは言うまでもない。

本実施例のＭＯＳキャパシタは、記憶素子、例えばＭＯＳメモリや記憶素子を含む半導体装置に応用することが可能である。

本実施例では、実施例１と別の構造を持つＭＯＳキャパシタの例について、図１３を用いて説明する。

図１３において、６００は不純物領域（コンタクト領域）、６０１はチャネル形成領域、６０２はゲート絶縁膜、６０３はゲート電極、６０４はコンタクト電極である。

図７と図１３の異なる点は、ゲート絶縁膜６０２の一部がコンタクト領域６００上にも形成されている点である。

図１３のＭＯＳキャパシタの全体の容量は、ゲート絶縁膜容量、チャネル形成領域６０１に形成される空乏層容量、及びチャネル形成領域６０１とコンタクト領域６０４の間に形成される接合容量の合成容量となる。

図１３に示されるＭＯＳキャパシタにおいても、オフセット長を変化させることにより、またチャネル形成領域６０１の不純物濃度を変化させることにより、ＣＶカーブを右上がりから右下がりへ、又は右下がりから右上がりへ変化させることが可能になる。すなわち、ＣＶカーブの極性を変化させることができる。

本発明により、チャネル形成領域の不純物の種類（ドナーまたはアクセプター)を変えることなく、オフセット長を変えるだけでＭＯＳキャパシタの容量を変化させることができる。さらに、オフセット長を変えるだけでｎ型ＭＯＳキャパシタとｐ型ＭＯＳキャパシタを同一基板上に作製することができる。そのため、ｎ型ＭＯＳキャパシタもしくはｐ型ＭＯＳの一方のみを用いて形成されたパネルにおいても、プラスとマイナスの電位を保持できるようになる。

本発明のＭＯＳ型容量素子を示す図。本発明のＭＯＳ型容量素子を示す図。本発明のＭＯＳ型容量素子を示す図。本発明のＭＯＳ型容量素子のＣＶカーブを示す図。本発明のＣＶカーブに示される現象を説明する図。本発明のＣＶカーブに示される現象を説明する図。本発明のＭＯＳ型容量素子を示す図。本発明のＭＯＳキャパシタのオフセット長（Ｇａｐ）依存性を示す図。本発明のＭＯＳキャパシタのオフセット長（Ｇａｐ）依存性を示す図。本発明のＭＯＳキャパシタのオフセット長（Ｇａｐ）依存性を示す図。本発明のＭＯＳキャパシタのチャネル形成領域の不純物濃度依存性を示す図。本発明のＭＯＳキャパシタを示す図。本発明のＭＯＳキャパシタを示すを示す図。本発明のＭＯＳキャパシタのオフセット長（Ｇａｐ）依存性を示す図。

符号の説明

１００コンタクト領域
１０１チャネル形成領域
１０２ゲート絶縁膜
１０３ゲート電極
２００コンタクト領域
２０１チャネル形成領域
２０２ゲート絶縁膜
２０３ゲート電極
３００コンタクト領域
３０１チャネル形成領域
３０２ゲート絶縁膜
３０３ゲート電極
４００ｐ型半導体基板
４０１ｎ型ウェル
４０２ゲート絶縁膜
４０３ゲート電極
６００コンタクト領域
６０１チャネル形成領域
６０２ゲート絶縁膜
６０３ゲート電極
６０４コンタクト電極

Claims

半導体層中のチャネル形成領域及びコンタクト領域と、
前記チャネル形成領域上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記コンタクト領域上のコンタクト電極と、
を有し、
前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、
前記ゲート電極の端部、並びに前記コンタクト領域及び前記チャネル形成領域との境界との間には距離があることを特徴とする容量素子。
請求項１において、
前記コンタクト領域は、前記チャネル形成領域と逆の導電型を有することを特徴とする容量素子。
請求項１において、
前記コンタクト領域は、前記チャネル形成領域と同じ導電型を有することを特徴とする容量素子。
複数の容量素子を有し、
前記複数の容量素子のそれぞれは、
半導体層中のチャネル形成領域及びコンタクト領域と、
前記チャネル形成領域上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記コンタクト領域上のコンタクト電極と、
を有し、
前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、
前記複数の容量素子は、前記ゲート電極の端部、並びに前記コンタクト領域及び前記チャネル形成領域との境界との間の距離が異なることを特徴とする半導体装置。
複数の容量素子を有し、
前記複数の容量素子のそれぞれは、
半導体層中のチャネル形成領域及びコンタクト領域と、
前記チャネル形成領域上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記コンタクト領域上のコンタクト電極と、
を有し、
前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、
前記複数の容量素子において、前記ゲート電極の端部、並びに前記コンタクト領域及び前記チャネル形成領域との境界との間の距離が異なり、
前記複数の容量素子は、極性が異なることを特徴とする半導体装置。
複数の容量素子を有し、
前記複数の容量素子のそれぞれは、
半導体層中のチャネル形成領域及びコンタクト領域と、
前記チャネル形成領域上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記コンタクト領域上のコンタクト電極と、
を有し、
前記コンタクト領域の不純物濃度は、前記チャネル形成領域の不純物濃度より高く、
前記複数の容量素子は、前記チャネル形成領域の不純物濃度が異なることを特徴とする半導体装置。
請求項４乃至請求項６のいずれか１項において、
前記コンタクト領域は、前記チャネル形成領域と逆の導電型を有することを特徴とする半導体装置。
請求項４乃至請求項６のいずれか１項において、
前記コンタクト領域は、前記チャネル形成領域と同じ導電型を有することを特徴とする半導体装置。