KR101835612B1 - 다중 비트 커패시터리스 디램 및 그 제조 방법 - Google Patents
다중 비트 커패시터리스 디램 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101835612B1 KR101835612B1 KR1020150174252A KR20150174252A KR101835612B1 KR 101835612 B1 KR101835612 B1 KR 101835612B1 KR 1020150174252 A KR1020150174252 A KR 1020150174252A KR 20150174252 A KR20150174252 A KR 20150174252A KR 101835612 B1 KR101835612 B1 KR 101835612B1
- Authority
- KR
- South Korea
- Prior art keywords
- nanowire
- substrate
- nanowire channels
- channels
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000002070 nanowire Substances 0.000 claims abstract description 119
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 31
- 230000008569 process Effects 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 230000015654 memory Effects 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 239000004341 Octafluorocyclobutane Substances 0.000 description 3
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 3
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 206010017577 Gait disturbance Diseases 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- CEAKTVBWPSRRNH-UHFFFAOYSA-N lanthanum(3+) oxygen(2-) Chemical compound [O-2].[La+3].[O-2].[La+3] CEAKTVBWPSRRNH-UHFFFAOYSA-N 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H01L27/10802—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02603—Nanowires
-
- H01L27/10817—
-
- H01L27/10844—
-
- H01L27/1085—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1436—Dynamic random-access memory [DRAM]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명에 따른 다중 비트 커패시터리스 디램은 기판, 상기 기판상에 형성된 소스 및 드레인, 상기 기판상에 형성된 복수의 나노와이어 채널, 상기 복수의 나노와이어 채널에 형성된 게이트 절연막 및 상기 게이트 절연막상에 형성된 게이트를 포함하고, 상기 복수의 나노와이어 채널 중 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 가진다. 이에 의하여, 상기 구성을 가진 본 발명에 따른 커패시터리스 디램 및 그 제조 방법에 의하면, 다중 비트로 동작할 수 있는 고집적도의 다중 비트 커패시터리스 디램을 구현할 수 있다.
Description
본 발명은 커패시터리스 디램에 관한 것으로, 더욱 상세하게는 다중 비트 구현이 가능한 커패시터리스 디램 및 그 제조 방법에 관한 것이다.
컴퓨팅에 필수적으로 사용되는 반도체 부품 중 하나인 디램(Dynamic Random Access Memory, DRAM)은 1개의 트랜지스터(transistor)와 1개의 커패시터(capacitor)로 구성된다. 하지만, 종래의 디램은 소자의 크기가 줄어듦에 따라 커패시터의 크기도 함께 작아져야 하기 때문에, 충분히 큰 용량의 커패시터를 확보하는 것이 난제로 여겨져 왔다. 또한, 다른 소자들과 함께 임베디드 칩을 형성할 때 커패시터가 가지는 높은 단차 때문에 커패시터 형성 공정이 걸림돌로 작용한다. 따라서, 복잡한 공정을 야기하는 커패시터 없이도 데이터를 저장할 수 있는 커패시터리스 디램(capacitorless DRAM)이 주목받고 있다. 커패시터리스 디램은 커패시터가 사용되지 않기 때문에, 종래의 디램에 비해 집적도와 제작비용 면에서 큰 장점을 지닌다.
도 1a는 종래 커패시터리스 디램의 동작원리를 모식적으로 도시한 단면도이고, 도 1b는 종래 커패시터리스 디램의 에너지 밴드 다이어그램이다. 커패시터리스 디램은 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판 또는 일반적인 실리콘(bulk) 기판과 플로팅 바디(floating body) 소자를 이용해 제작된다. 트랜지스터의 게이트(2)와 드레인(4)에 소정 전압을 인가하면, 충돌 이온화(impact ionization)에 의해 드레인(4)측 채널에서 초과 정공(excess hole)이 생성된다. 생성된 초과 정공들은 빠져나갈 곳이 없기 때문에 바디(5) 내부에 적체된다. 적체된 정공을 갖는 트랜지스터는 바디(5)에 정공이 없을 때와 비교해 문턱전압(threshold voltage) 및 전류레벨에서 차이가 발생하는데, 그 차이를 이용해 '0'상태와 '1'상태를 구분한다.
바디(5) 내부에 정공이 쌓인 상태를 '1'상태라 하고, 정공이 바디(5) 내부에서 모두 빠져나간 상태를 '0'상태라 한다. 즉, 종래의 커패시터리스 디램의 데이터는 '0'상태와 '1'상태의 2가지 상태로만 존재할 수 있었다. 이는, 1비트의 정보만을 저장할 수 있음을 의미한다. 다시 말해, 종래의 커패시터리스 디램은 단 하나의 바디 영역(채널 영역)을 갖는다는 구조적 한계 때문에, 2비트 이상으로는 동작할 수 없었다.
본 발명은 단일 비트로만 동작하던 종래 커패시터리스 디램을 개선한 것으로, 본 발명의 목적은 종래의 커패시터리스 디램보다 높은 집적도를 가지는 다중 비트 커패시터리스 디램 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다중 비트 커패시터리스 디램은, 기판; 상기 기판상에 형성된 소스 및 드레인; 상기 기판상에 형성된 복수의 나노와이어 채널; 상기 복수의 나노와이어 채널에 형성된 게이트 절연막; 및 상기 게이트 절연막상에 형성된 게이트;를 포함하고, 상기 복수의 나노와이어 채널 중 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 가진다.
또한, 상기 2개 이상의 나노와이어 채널은, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나를 달리함으로써 서로 다른 문턱 전압을 가질 수 있다.
그리고, 상기 2개 이상의 나노와이어 채널은, 단면의 형상 또는 면적을 달리함으로써 서로 다른 문턱 전압을 가질 수 있다.
또한, 상기 2개 이상의 나노와이어 채널은, 식각 물질의 종류, 식각 물질의 농도, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리하여 식각됨으로써, 서로 상이한 단면 형상 또는 면적을 가질 수 있다.
그리고, 상기 커패시터리스 디램의 동작을 제어하는 컨트롤러; 및 상기 복수의 나노와이어 채널의 문턱 전압에 기초한, 상기 복수의 나노와이어 채널 각각에 대한 구동 전압을 저장하는 저장부;를 더 포함할 수 있다.
상기 컨트롤러는, 상기 게이트 및 상기 드레인 중 적어도 하나에 인가되는 구동 전압을 컨트롤함으로써, 2비트 이상의 데이터를 프로그램(program)시키거나 이레이즈(erase)시킬 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 다중 비트 커패시터리스 디램의 제조 방법은, (a) 기판에 하드마스크를 증착하는 단계; (b) 상기 하드마스크의 적어도 일부를 식각하는 단계; (c) 이방성 식각을 통하여 상기 기판에 나노와이어를 패터닝하는 단계; (d) 상기 기판에 보호막을 형성하는 단계; (e) 등방성 식각을 통하여 상기 기판에 나노와이어 채널을 형성하는 단계; (f) 상기 (c)단계 내지 (e)단계를 반복하여, 복수의 나노와이어 채널을 형성하는 단계; 및 (g) 소스, 드레인 및 게이트를 형성하는 단계;를 포함하고, 상기 (f)단계는, 형성되는 상기 복수의 나노와이어 채널이 각각 상이한 문턱 전압을 갖도록 처리한다.
또한, 상기 (f)단계는, 각각의 나노와이어 채널을 형성시킬 때마다, 도핑 이온의 종류, 깊이, 농도 및 주입 각도 중 적어도 하나를 달리하여 도펀트를 주입함으로써, 상기 복수의 나노와이어 채널 각각이 상이한 문턱 전압을 갖도록 처리할 수 있다.
그리고, 상기 (f)단계는, 각각의 나노와이어 채널을 형성시킬 때마다, 식각 물질의 종류, 식각 물질의 농도, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리함으로써, 상기 복수의 나노와이어 채널 각각이 상이한 문턱 전압을 갖도록 처리할 수 있다.
또한, 상기 (g)단계 이전에, 상기 기판에 게이트 절연막을 형성하는 단계;를 더 포함할 수 있다.
상기 구성을 가진 본 발명에 따른 다중 비트 커패시터리스 디램 및 그 제조 방법에 의하면, 다중 비트로 동작할 수 있는 고집적도의 디램을 구현할 수 있다.
도 1a 종래 커패시터리스 디램의 동작원리를 모식적으로 도시한 단면도이다.
도 1b는 종래 커패시터리스 디램의 에너지 밴드 다이어그램이다.
도 2a는 본 발명에 따른 다중 비트 커패시터리스 디램의 사시도이다.
도 2b는 도 2a의 A-A'선을 따라 절개한 다중 비트 커패시터리스 디램의 단면도이다.
도 3은 도 2a의 B-B'선을 따라 절개한 다중 비트 커패시터리스 디램의 단면도로서, 이온화 충돌 현상을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 다중 비트 커패시터리스 디램의 주요 구성을 도시한 사시도이다.
도 5a 내지 도 5e는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 복수의 나노와이어를 형성 단계를 나타내는 도면이다.
도 6a 내지 도 6c는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 복수의 나노와이어를 형성 단계를 나타내는 도면이다.
도 7a 및 7b는 형성된 복수의 나노와이어 채널만을 부각시켜 도시한 도면이다.
도 8a 및 8b는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 서로 다른 형상 또는 면적을 갖는 나노와이어 채널의 투과전자 현미경 사진이다.
도 9a 및 9b는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작 전압 영역을 나타내는 그래프이다.
도 10a는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작을 측정하기 위한 장비의 구성을 나타내는 블록도이다.
도 10b 및 10c는 각 동작영역에 있어서, 입력되는 동작 전압을 펄스형으로 나타내는 도면이다.
도 11a는 도 10b에 도시된 펄스형 동작전압에 의하여 제1 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타내는 그래프이다.
도 11b는 도 10c에 도시된 펄스형 동작전압에 의하여 제2 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 다중 비트 커패시터리스 디램의 제조 방법을 나타내는 흐름도이다.
도 1b는 종래 커패시터리스 디램의 에너지 밴드 다이어그램이다.
도 2a는 본 발명에 따른 다중 비트 커패시터리스 디램의 사시도이다.
도 2b는 도 2a의 A-A'선을 따라 절개한 다중 비트 커패시터리스 디램의 단면도이다.
도 3은 도 2a의 B-B'선을 따라 절개한 다중 비트 커패시터리스 디램의 단면도로서, 이온화 충돌 현상을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 다중 비트 커패시터리스 디램의 주요 구성을 도시한 사시도이다.
도 5a 내지 도 5e는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 복수의 나노와이어를 형성 단계를 나타내는 도면이다.
도 6a 내지 도 6c는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 복수의 나노와이어를 형성 단계를 나타내는 도면이다.
도 7a 및 7b는 형성된 복수의 나노와이어 채널만을 부각시켜 도시한 도면이다.
도 8a 및 8b는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 서로 다른 형상 또는 면적을 갖는 나노와이어 채널의 투과전자 현미경 사진이다.
도 9a 및 9b는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작 전압 영역을 나타내는 그래프이다.
도 10a는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작을 측정하기 위한 장비의 구성을 나타내는 블록도이다.
도 10b 및 10c는 각 동작영역에 있어서, 입력되는 동작 전압을 펄스형으로 나타내는 도면이다.
도 11a는 도 10b에 도시된 펄스형 동작전압에 의하여 제1 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타내는 그래프이다.
도 11b는 도 10c에 도시된 펄스형 동작전압에 의하여 제2 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 다중 비트 커패시터리스 디램의 제조 방법을 나타내는 흐름도이다.
후술하는 본 발명의 설명은 실시 가능한 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 설명되는 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시하기에 충분한 정도로 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 발명에 따른 다중 비트 커패시터리스 디램은 2개 이상의 채널 영역을 포함한다. 이 2개 이상의 채널 영역은 나노와이어로 형성될 수 있고, 이온 주입 공정을 달리하거나, 식각 공정을 달리함으로써, 2개 이상의 나노와이어 채널이 각기 다른 고유의 문턱 전압을 갖도록 형성된다. 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 갖기 때문에, 충돌 이온화 현상을 발생시키는 각자의 고유한 동작 전압을 갖게 된다.
도 2a는 본 발명에 따른 다중 비트 커패시터리스 디램의 사시도이고, 도 2b는 도 2a의 A-A'선을 따라 절개한 커패시터리스 디램의 단면도이다. 특히, 도 2b는 드레인(104)의 일부도 절단하여 도시함으로써 그 구조를 더욱 보여준다. 도 2a 및 도 2b에 도시된 바와 같이, 본 발명에 따른 다중 비트 커패시터리스 디램은 종래의 것과는 달리 복수의 나노와이어 채널을 갖는다. 도 2a 및 도 2b에서는 2개의 나노와이어 채널(105a,105b)만을 도시했지만, 이는 설명을 단순화하기 위한 것일 뿐이고, 더 많은 수의 나노와이어 채널이 포함될 수 있다.
본 발명에 따른 다중 비트 커패시터리스 디램은, 기판(100), 기판(100)상에 형성된 소스(103) 및 드레인(104), 기판(100)상에 형성된 복수의 나노와이어 채널(105a,105b), 복수의 나노와이어 채널(105a,105b)에 형성된 게이트 절연막(101), 게이트 절연막(101)상에 형성된 게이트(102)를 포함한다. 한편, 각 구성 사이를 격리하기 위한 STI 산화층(Shallow trench isolation oxide)(106)을 더 포함할 수 있다. STI 산화층(106)은 소스(103)와 드레인(104) 사이의 누설 전류 혹은 서로 다른 트랜지스터들 사이에서 발생하는 누설 전류를 감소시키기 위한 것이다. 이는 기상화학증착(CVD)나 옥시데이션(oxidation)을 이용하여, 실리콘산화막(SiO2)으로 형성될 수 있다.
기판(100)은 벌크 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, Ⅲ-Ⅴ(3족 및 5족 원소)재료의 웨이퍼 및 실리콘 게르마늄(SiGe) 웨이퍼 중 어느 하나일 수 있지만, 이에 한정되지 않는다.
게이트 절연막(101)은 실리콘 산화막 또는 고유전막(High-K)일 수 있다. 더욱 구체적으로, 게이트 절연막(101)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 란타늄 옥사이드(lanthanium oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide) 등으로 이루어질 수 있지만, 이에 한정되지 않는다.
게이트(102)는 금속 또는 폴리실리콘으로 이루어질 수 있다. 즉, 게이트(102)는, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있고, 폴리실리콘(polycrystalline Silicon), 고농도의 p타입으로 도핑된 폴리실리콘, 전기 전도도가 높은 고분자 또는 유기물이 이용될 수 있다. 또한, 게이트(102)는 NiSi와 같은 금속 실리사이드막 또는 이와 유사한 재료가 이용될 수 있지만, 상기 언급한 물질에 한정되지 않는다.
나아가, 상기 게이트(102)는 평면형 FET 구조, GAA(Gate All Around) FET 구조, FinFET 구조, 더블 게이트 FET 구조, 트라이 게이트 FET 구조 또는 오메가 게이트 구조 등을 가질 수 있다.
복수의 나노와이어 채널(105a,105b)과 관련하여, 재질, 구조 및 그 형성 방법을 설명하기 전에, 도 3을 참조하면서 본 발명에 따른 다중 비트 커패시터리스 디램의 구동 원리를 설명하기로 한다.
도 3은 도 2a의 B-B'선을 따라 절개한 커패시터리스 디램의 단면도로서, 이온화 충돌 현상을 설명한다.
먼저, 상부에 위치하는 제1 나노와이어 채널(105a)는 고유의 문턱 전압을 가진다. 제1 나노와이어 채널(105a)의 고유 문턱 전압에 따라 구동 전압 영역이 결정될 수 있다. 이를 각각, 제1 문턱 전압과 제1 구동 전압 영역이라 칭한다.
게이트(102)와 드레인(104)에 제1 구동 전압 영역에 해당하는 전압을 인가하면(이때, 소스(103)는 0V로 고정될 수 있다), 충돌 이온화(impact ionization)에 의해 드레인(104)측 채널에서 초과 정공(excess hole)(도 3에서 +로 표시된 부분)이 생성된다. 생성된 초과 정공들은 빠져나갈 곳이 없기 때문에, 제1 나노와이어 채널(105a)의 바디에 적체된다. 적체된 초과 정공을 가지면, 정공이 없었을 때와 비교해 문턱전압(threshold voltage) 및 전류레벨에서 차이가 발생하는데, 그 차이를 이용해 '0'상태와 '1'상태를 구분할 수 있게 된다.
한편, 하부에 위치하는 제2 나노와이어 채널(105b) 역시 고유의 문턱 전압을 가진다. 제2 나노와이어 채널(105b)의 고유 문턱 전압에 따라 구동 전압 영역이 결정될 수 있다. 이를 각각, 제2 문턱 전압과 제2 구동 전압 영역이라 칭한다.
이때, 제1 문턱 전압과 제2 문턱 전압은 서로 상이할 수 있고, 이에 따라, 제1 구동 전압 영역과 제2 구동 전압 영역이 상이해진다. 제1 문턱 전압과 제2 문턱 전압이 상이한 값을 갖게 하기 위하여, 아래의 방식이 이용될 수 있다.
(1) 복수의 나노와이어 채널 형성시, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나를 달리함으로써 서로 다른 문턱 전압을 가질 수 있다.
(2) 복수의 나노와이어 채널 형성시, 각각의 단면의 형상 또는 면적을 달리함으로써, 서로 다른 문턱 전압을 가질 수 있다. 이때, 각각의 나노와이어 채널 형성 단계에서, 식각 물질의 종류, 식각 물질의 농도, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리함으로써, 상기 단면의 형상(삼각형, 원형, 마름모 등)이나 면적을 상이하게 만들 수 있다.
제2 나노와이어 채널(105b)에 대해서도, 게이트(102)와 드레인(104)에 제2 구동 전압 영역에 해당하는 전압을 인가하면(이때, 소스(103)는 0V로 고정될 수 있다), 충돌 이온화(impact ionization)에 의해 드레인(104)측 채널에서 초과 정공(excess hole)(도 3에서 +로 표시된 부분)이 생성된다. 생성된 초과 정공들은 빠져나갈 곳이 없기 때문에, 제2 나노와이어 채널(105b)의 바디에 적체된다. 적체된 초과 정공을 가지면, 정공이 없었을 때와 비교해 문턱전압(threshold voltage) 및 전류레벨에서 차이가 발생하는데, 그 차이를 이용해 '0'상태와 '1'상태를 구분할 수 있게 된다.
제1 나노와이어 채널(105a)과 제2 나노와이어 채널(105b) 각각의 고유 동작 전압을 제어하게 되면, 제1 나노와이어 채널(105a)과 제2 나노와이어 채널(105b) 각각에서 '0'상태와 '1'상태를 구분하게 되므로, 2비트의 정보를 저장하는 것이 가능해진다. 이를 확장하여, n개의 나노와이어 채널을 구비하는 경우, 2n비트의 정보를 저장할 수 있게 되어, 메모리의 집적화를 이룰 수 있게 된다.
이하에서는, 도 4, 5a 내지 5e, 및 6a 내지 6c를 참조하면서, 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 복수의 나노와이어 채널 형성 방법을 설명하기로 한다.
도 4는 본 발명에 따른 다중 비트 커패시터리스 디램의 주요 구성을 도시한 사시도이다. 도 4에 도시된 바와 같이, 본 발명에 따른 다중 비트 커패시터리스 디램은 복수의 나노와이어 채널(105a 내지 105i)을 구비할 수 있다. 소스(103), 드레인(104) 및 게이트(102)의 구성은 위에서 설명되었기에, 여기서는 생략하기로 한다. 도 4에서는 나노와이어 채널(105a 내지 105i)을 감싸는 게이트 절연막(미도시)이 명확히 도시되어 있지 않지만, 이는, 도 5a 내지 도 5e의 단계와 도 6a 내지 도 6c의 단계를 거쳐, 복수의 나노와이어 채널(105a 내지 105i)이 형성된 이후에 게이트 절연막(미도시) 형성 공정이 수행될 수 있다.
먼저, 도 5a에 도시된 바와 같이 기판(100)을 제공한다. 제공되는 기판(100)은 단결정 실리콘 기판일 수 있다. 또한, 기판(100)은 물질의 종류에 따라 n형 또는 p형이 될 수 있고, 위에서 설명한 바와 같이, 벌크 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, Ⅲ-Ⅴ(3족 및 5족 원소)재료의 웨이퍼 및 실리콘 게르마늄(SiGe) 웨이퍼 중 어느 하나일 수 있지만, 이에 한정되지 않는다.
본 실시예에서는, 이해의 편의를 위하여 p형 실리콘 기판(100)을 이용하는 것을 상정하여 설명하기로 한다.
기판(100)이 제공되면, 도 5b에 도시된 바와 같이, 하드마스크(10)를 적층한다. 하드마스크(10)가 적층되면, 다시 감광막(photoresist)(9)을 패터닝한다.
이어서, 적층된 감광막(9)을 보호막으로 하드마스크(10)를 식각(etch)한 뒤 잔존하는 감광막(9)을 제거한다. 이와 같은 과정을 거치면, 도 5c와 같은 상태가 된다. 감광막(9)이 모두 제거된 상태에서, 도 5d에 도시된 바와 같이, 이방성 식각(anisotropic etching)을 통해, 나노와이어 채널이 될 영역을 형성하고, 이어서 보호막(passivation layer)(20a)을 형성한다. 이때, 이방성 식각에는 염소(Cl2) 기체가 이용될 수 있다. 그리고, 보호막(20a)은 폴리머(polymer) 계열의 CxFy 가스일 수 있고, 그 중 하나인 옥타플루오로시클로부탄(C4F8)일 수 있다. 하지만, 이방성 식각에 이용되는 기체나 보호막(20a)으로 이용되는 물질이 위에 언급한 물질에 한정되는 것은 아니다.
다음 단계로서, 도 5e에 도시된 바와 같이, 등방성 식각(isotropic etching)을 이용하여, 기판(100)과 분리된 나노와이어 채널을 형성한다. 도 5a 내지 도 5e의 과정을 거쳐서 하나의 제1 나노와이어 채널(105a)이 형성된다. 이때, 등방성 식각에는 육불화황(SF6)이 이용될 수 있지만, 이에 한정되지 않는다.
도 6a 내지 도 6c는, 도 5a 내지 도 5e의 과정에 의해 형성된 나노와이어 채널(105a)의 하부에 또 다른 나노와이어 채널을 형성해가며, 복수의 나노와이어 채널을 형성하는 과정을 도시한다.
도 6a에 도시된 바와 같이, 제1 나노와이어 채널(105a)이 형성된 이후, 다시, 이방성 식각을 수행한다. 이때, 이방성 식각에는 염소(Cl2) 기체가 이용될 수 있지만, 이에 한정되지 않음은 위에서 언급한 바와 같다.
그 다음, 도 6b에 도시된 바와 같이, 폴리머(polymer) 계열의 옥타플루오로시클로부탄(C4F8)을 이용하여 보호막(20b)을 형성한 뒤, 도 6c와 같이, 육불화황(SF6)을 이용하여 등방성 식각 과정을 거친다. 이로써, 제1 나노와이어 채널(105a)의 하부에, 소정 거리 이격된 제2 나노와이어 채널(105b)이 형성된다. 이와 같은 과정을 9번 거치게 되면, 총 9개의 나노와이어 채널(105a 내지 105i)이 형성된다. 다만, 이는 어디까지나 예시에 불과하고, 다양한 방법을 통해 복수의 나노와이어 채널을 형성할 수 있다.
복수의 나노와이어 채널(105a 내지 105i)이 형성된 이후의 공정을 간략히 설명하면 다음과 같다. 복수의 나노와이어(105a 내지 105i)가 형성된 뒤, 산화 실리콘을 증착하고 화학적-기계적 연마(chemical-mechanical polishing)를 수행한다.
이후, 나노와이어 채널(105a 내지 105i)가 존재하는 영역을 제거하기 위해 패터닝된 감광막을 형성하고, 감광막의 패터닝에 의해 드러난 영역의 산화 실리콘을 식각하여, 트렌치(trench)를 형성한다.
이때, 감광막을 제거하고, 희생 산화(sacrificaial oxidation)를 통해 나노와이어 채널(105a 내지 105i)의 단면의 크기를 제어하고, 식각 과정에서 발생한 손상(damage)을 치료(curing)하는 단계가 더 이루어질 수 있다. 이어서, 트렌치 형성을 통해 드러난 나노와이어 채널에 게이트 절연막(도 1, 3 및 8a의 도면번호 101 참조)을 형성하고, 게이트 절연막상에 게이트층을 형성한다.
게이트 절연막(101)은 실리콘 산화막 또는 고유전막(High-K)일 수 있다. 더욱 구체적으로, 게이트 절연막(101)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 란타늄 옥사이드(lanthanum oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide) 등으로 이루어질 수 있지만, 이에 한정되지 않는다.
한편, 게이트층은 금속 또는 폴리 실리콘으로 이루어질 수 있다. 즉, 게이트층은 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti)과 같은 금속성 물질로 이루어질 수 있지만, 이에 한정되지 않는다.
이후, 산화 실리콘 및 게이트층에서 제거될 영역은 소스와 드레인이 형성될 영역이므로, 이를 고려하여, 적절한 패터닝을 수행한다. 복수의 나노와이어 채널(105a 내지 105i)가 형성된 영역에는 게이트 절연막(101)이 존재하며, 양 측면에 산화 실리콘이 형성되어 있고, 상면에 게이트층이 형성된다.
이후에 고농도 n+형 불순물 이온(원자 주기율표 5족 원소) 또는 p+형 불순물 이온(원자 주기율표 3족 원소)을 주입하여 도핑된 게이트(102)와, 나노와이어 채널(105a 내지 105i)의 길이만큼 이격된 소스(103)와 드레인(104)을 형성한다.
이때, 폴리 실리콘에 고농도 n-형 이온(원자 주기율표 5족)을 주입한 것을 게이트층으로 이용하는 대신, 금속을 이용할 수도 있다. 수소 어닐링(hydrogen annealing)을 거쳐 나노와이어 형상의 표면 거칠기를 완화한다.
복수의 나노와이어 형성(105a 내지 105i) 이후의 공정은 위에 언급한 방법에 한정되지 않고, 공지된 반도체 제조 공정 및 방식을 응용하여 다양하게 이루어질 수 있다. 복수의 나노와이어 형성(105a 내지 105i) 이후의 공정 중 일부가 생략되거나, 다른 필요한 공정으로 대체될 수 있음은 물론이며, 경우에 따라서는 그 순서가 바뀌거나, 복수의 공정이 동시에 이루어질 수 있을 것이다.
도 7a 및 7b는 형성된 복수의 나노와이어 채널(105a 내지 105i)만을 도시한 도면이다. 상술한 과정에 의하여 복수의 나노와이어 채널(105a 내지 105i) 각각은 소정 간격을 두고 이격하여 형성될 수 있다.
도 7b은 복수의 나노와이어 채널(105a 내지 105i)이 동일한 형상과 면적으로 도시되어 있지만, 다양한 방법에 의해 그 형상과 면적을 상이하게 만들 수 있다.
예를 들어, 복수의 나노와이어 채널(105a 내지 105i) 형성 공정 중 식각 단계에서, 식각 물질의 종류나 농도를 달리한다거나, 식각 시간, 진공도 또는 식각 온도를 달리하면, 상이한 형상이나 면적을 가지는 나노와이어 채널(105a 내지 105i)을 형성시킬 수 있게 된다. 상기 방식에 의해 형성된 복수의 나노와이어 채널이 도 8a 및 8b에 도시되어 있다.
도 8a 및 8b는 본 발명에 따른 다중 비트 커패시터리스 디램에 있어서, 서로 다른 형상 또는 면적을 갖는 나노와이어 채널(105a 내지 105f)의 투과전자 현미경 사진이다. 총 6개의 나노와이어 채널(105a 내지 105f)이 구비된다. 도 8a에 도시된 바와 같이, 각각의 나노와이어 채널(105a 내지 105f)은 형상 또는 면적이 서로 상이하다. 예를 들어, 제1 나노와이어 채널(105a)은 다른 나노와이어 채널(105b 내지 105f)과 형상이 다르게 형성되어 있다. 또, 각 나노와이어 채널(105a 내지 105f)은 아래로 갈수록 큰 면적을 갖도록 형성되어 있다. 이에 따라, 나노와이어 채널(105a 내지 105f)은 서로 상이한 문턱 전압을 갖게 되며, 서로 다른 구동 전압 영역에서 동작하게 된다. 여기서, 구동 전압이란 이온화 충돌을 일으키는 드레인 전압과 리드(Read)를 위해 사용되는 게이트 전압(VG READ)을 의미한다.
도 8a 및 8b에서는 형상이나 면적이 다른 나노와이어 채널을 도시했지만, 다른 실시예에서는, 이와 다른 방식에 의해 각 나노와이어 채널의 문턱 전압을 상이하게 만들 수 있다. 도 8b에서는 나노와이어 채널(105)상에 형성된 게이트 절연막(101)도 도시되어 있다.
예컨대, 나노와이어 채널을 형성시킬 때, 각각의 나노와이어 채널에 도핑되는 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나를 달리하여, 각 나노와이어 채널의 문턱 전압을 상이하게 만들 수 있다.
도 9a 및 9b는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작 전압 영역을 나타내는 그래프이다. 2개의 나노와이어 채널을 상정하면, '00'상태, '01'상태, '10'상태 및 '11'상태의 4개 영역을 메모리로 사용할 수 있다.
도 9a 및 9b에서, '00'상태와 '01'상태 간의 전류의 크기 차이를 메모리로 사용할 경우, 이를 '제1 동작영역'이라 하고, '10'상태와 '11'상태 간의 전류의 크기 차이를 메모리로 사용할 경우, 이를 '제2 동작영역'이라 칭한다.
도 9a에 도시된 바와 같이, 초기상태의 디램을 '11'상태로 프로그램(PROGRAM)시키기 위해서는, 이에 대응하는 동작영역인 VPROGRAM2라는 드레인 전압(VD)이 사용되고, 초기상태의 디램을 '01'상태로 프로그램시키기 위해서는 VPROGRAM1이라는 드레인 전압(VD)이 사용된다. 이에 따라, 본 발명에 따른 다중 비트 커패시터리스 디램에서 사용할 수 있는 비트의 수가 2개가 되고, 이를 확장시켜서, 더 많은 수의 나노와이어 채널이 구비되면, 더 많은 비트수를 저장할 수 있는 메모리로 동작할 수 있게 된다. 도 9b는 실제 제작된 소자로부터 측정된 드레인 전압 영역을 나타내는 실측 데이터로서, '11'상태로 프로그램시키기 위한 드레인 전압(VD)은 대략 5.5V이고, '01'상태로 프로그램시키기 위한 드레인 전압(VD)은 대략 5V가 된다. 다만, 드레인 전압(VD)이 이에 한정되는 것은 아니고, 나노와이어 채널의 길이, 폭, 절연막의 두께 등 기타 요소들에 의해 상이한 값을 가질 수 있음은 당업자에 자명할 것이다.
본 발명에 따른 다중 비트 커패시터리스 디램의 동작을 제어하는 컨트롤러(미도시) 및 복수의 나노와이어 채널 각각에 대한 구동 전압을 저장하는 저장부(미도시)를 더 포함할 수 있다. 이때, 나노와이어 채널 각각에 대한 구동 전압은 각 채널 고유의 문턱 전압에 기초한다는 것은 위에서 설명한 바와 같다.
도 9a 및 9b를 참조하면서 설명한 방식으로, 컨트롤러(미도시)는, 게이트(102) 및 드레인(104) 에 인가되는 구동 전압을 컨트롤하여, 2비트의 데이터를 프로그램(program)시키거나 이레이즈(erase)한다. 다만, 더 많은 수의 나노와이어 채널이 구비되면, 2비트 이상의 데이터를 프로그램시키거나 이레이즈시킬 수 있을 것이다.
도 10a는 본 발명에 따른 다중 비트 커패시터리스 디램의 동작을 측정하기 위한 장비의 구성을 나타내는 블록도이고, 도 10b 및 10c는 각 동작영역(제1 동작영역 및 제2 동작영역)에 있어서, 입력되는 동작 전압을 펄스형으로 나타내는 도면이다.
게이트(102) 및 드레인(104)에 입력된 펄스형 동작 전압에 의해서, 나노와이어 채널 각각에서 이온화 충돌 현상이 일어나게 되고, 이에 따라, 출력 전류(소스 전류(IS))가 증가하게 된다.
출력 전류(IS)가 상대적으로 높은 상태는 프로그램(program) 상태이고, 출력 전류가 상대적으로 낮은 상태는 이레이즈(erase) 상태이다.
제1 동작영역의 경우에 입력되는 펄스형 동작전압은 도 10b에 도시된 바와 같다. 본 발명에 따른 다중 비트 커패시터리스 디램을 '01'상태로 프로그램시키기 위하여, 드레인(104)에는 도 9a의 VPROGRAM1이라는 드레인 전압(VD)이 인가된다. VPROGRAM1의 드레인 전압(VD)을 통해서, '01'상태로 프로그램된 커패시터리스 디램은 이레이즈 전압인 VERASE1에 의하여 다시 '00'상태로 된다.
한편, 제2 동작영역의 경우에 입력되는 펄스형 동작전압은 도 10c에 도시된 바와 같다. 본 발명에 따른 커패시터리스 디램을 '11'상태로 프로그램시키기 위해, 드레인(104)에는 도 9a의 VPROGRAM2라는 드레인 전압(VD)이 인가된다. VPROGRAM2의 드레인 전압(VD)을 통해서 '11'상태로 프로그램된 커패시터리스 디램은 이레이즈 전압인 VERASE2에 의하여 '10'상태로 이레이즈된다.
도 11a는 도 10b에 도시된 펄스형 동작전압에 의하여 제1 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타낸다. 즉, 드레인(104)에 VPROGRAM1의 드레인 전압(VD)이 입력되면, 이에 해당하는 나노와이어 채널에서 이온화 충돌 현상이 일어나게 되고, 이에 따라, 출력 전류인 소스 전류(IS)는 제1 동작영역에서의 드레인 전류(ID)에 대응된다(ΔISENSING1).
도 11b는 도 10c에 도시된 펄스형 동작전압에 의하여 제2 동작영역의 전류값이 출력되고 있는 실측 데이터를 나타낸다. 즉, 드레인(104)에 VPROGRAM2의 드레인 전압(VD)이 입력되면, 이에 해당하는 나노와이어 채널에서 이온화 충돌 현상이 일어나게 되고, 이에 따라, 출력 전류인 소스 전류(IS)는 제2 동작영역에서의 드레인 전류(ID)에 대응된다(ΔISENSING2).
상술한 바와 같이, 본 발명에 따른 다중 비트 커패시터리스 디램 및 그 제조 방법에 의하면, 단일 비트만을 저장(처리)할 수 있었던 종래의 메모리와는 달리, 2비트 이상의 다중 비트로 동작할 수 있어, 성능의 향상뿐만 아니라 고집적도화를 도모할 수 있게 된다.
마지막으로, 본 발명에 따른 다중 비트 커패시터리스 디램의 제조 방법에 대해 도 12를 참조하면서 설명하기로 한다.
먼저, 기판에 하드마스크를 증착시킨다(S200). 이어서, 하드마스크의 적어도 일부를 식각(S210)하는데, 그 전에, 감광막의 패터닝 과정이 이루어질 수 있다.
이후, 이방성 식각(anisotropic etching)을 통해, 나노와이어 채널이 될 영역을 형성하고, 이어서 보호막(passivation layer)을 형성한다(S220,S230).
이때, 이방성 식각에는 염소(Cl2) 기체가 이용될 수 있다. 그리고, 보호막은 폴리머(polymer) 계열의 CxFy 가스일 수 있고, 그 중 하나인 옥타플루오로시클로부탄(C4F8)일 수 있다. 하지만, 이방성 식각에 이용되는 기체나 보호막으로 이용되는 물질이 위에 언급한 물질에 한정되는 것은 아니다.
다음 단계로서, 등방성 식각(isotropic etching)을 이용하여, 기판과 분리된 나노와이어 채널을 형성한다(S240). 이와 같이, 이방성 식각에 의한 나노와이어 패터닝(S220), 보호막 형성(S230) 및 등방성 식각을 이용한 나노와이어 채널 형성(S240)의 과정을 반복하면서, 복수의 나노와이어 채널이 형성된다(S230).
이때, 형성되는 복수의 나노와이어 채널은 각각 상이한 문턱 전압을 가질 수 있다.
일 실시예에서는, 각각의 나노와이어 채널을 형성시킬 때마다, 도핑 이온의 종류, 깊이, 농도 및 주입 각도 중 적어도 하나를 달리하여 도펀트를 주입함으로써, 서로 다른 문턱 전압을 갖도록 할 수 있다. 다른 실시예에서는, 각각의 나노와이어 채널을 형성시킬 때마다, 식각 물질의 종류, 식각 물질의 농도, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리함으로써, 서로 다른 문턱 전압을 갖도로고 할 수 있을 것이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100‥‥‥‥‥‥기판
101‥‥‥‥‥‥절연막
102‥‥‥‥‥‥게이트
103‥‥‥‥‥‥소스
104‥‥‥‥‥‥드레인
105‥‥‥‥‥‥나노와이어 채널
106‥‥‥‥‥‥STI 산화층
101‥‥‥‥‥‥절연막
102‥‥‥‥‥‥게이트
103‥‥‥‥‥‥소스
104‥‥‥‥‥‥드레인
105‥‥‥‥‥‥나노와이어 채널
106‥‥‥‥‥‥STI 산화층
Claims (9)
- 기판;
상기 기판상에 형성된 소스 및 드레인;
상기 기판상에 형성된 복수의 나노와이어 채널;
상기 복수의 나노와이어 채널에 형성된 게이트 절연막; 및
상기 게이트 절연막상에 형성된 게이트;를 포함하고,
상기 복수의 나노와이어 채널 중 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 가지며,
상기 복수의 나노와이어 채널은 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리하여 식각됨으로써, 서로 상이한 단면 형상 또는 면적을 갖고,
상기 복수의 나노와이어 채널 중 하부에 배치된 나노와이어 채널일수록 문턱 전압이 증가하도록 불순물이 처리되며,
상기 복수의 나노와이어 채널은 수직 방향으로 적층된 형태로서 각각의 수직 단면은 마름모(rhombus) 형상을 갖는 다중 비트 커패시터리스 디램.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 다중 비트 커패시터리스 디램의 동작을 제어하는 컨트롤러; 및
상기 복수의 나노와이어 채널의 문턱 전압에 기초한, 상기 복수의 나노와이어 채널 각각에 대한 구동 전압을 저장하는 저장부;를 더 포함하고,
상기 컨트롤러는, 상기 게이트 및 상기 드레인 중 적어도 하나에 인가되는 구동 전압을 컨트롤함으로써, 2비트 이상의 데이터를 프로그램(program)시키거나 이레이즈(erase)시키는 다중 비트 커패시터리스 디램. - (a) 기판에 하드마스크를 증착하는 단계;
(b) 상기 하드마스크의 적어도 일부를 식각하는 단계;
(c) 이방성 식각을 통하여 상기 기판에 나노와이어를 패터닝하는 단계;
(d) 상기 기판에 보호막을 형성하는 단계;
(e) 등방성 식각을 통하여 상기 기판에 나노와이어 채널을 형성하는 단계;
(f) 상기 (c)단계 내지 (e)단계를 반복하여, 복수의 나노와이어 채널을 형성하는 단계;
(g) 소스, 드레인 및 게이트를 형성하는 단계;를 포함하고,
상기 (f)단계는, 각각의 나노와이어 채널을 형성시킬 때마다, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리함으로써, 상기 복수의 나노와이어 채널 각각이 상이한 문턱 전압을 갖도록 처리하고,
상기 (f)단계는, 상기 복수의 나노와이어 채널 중 하부에 배치된 나노와이어 채널일수록 문턱 전압이 증가하도록 불순물을 처리하는 다중 비트 커패시터리스 디램의 제조 방법. - 삭제
- 삭제
- 제6항에 있어서,
상기 (g)단계 이전에, 상기 기판에 게이트 절연막을 형성하는 단계;를 더 포함하는 다중 비트 커패시터리스 디램의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150174252A KR101835612B1 (ko) | 2015-12-08 | 2015-12-08 | 다중 비트 커패시터리스 디램 및 그 제조 방법 |
| US15/044,702 US9728539B2 (en) | 2015-12-08 | 2016-02-16 | Multi bit capacitorless DRAM and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150174252A KR101835612B1 (ko) | 2015-12-08 | 2015-12-08 | 다중 비트 커패시터리스 디램 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170067509A KR20170067509A (ko) | 2017-06-16 |
| KR101835612B1 true KR101835612B1 (ko) | 2018-03-08 |
Family
ID=59278694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150174252A KR101835612B1 (ko) | 2015-12-08 | 2015-12-08 | 다중 비트 커패시터리스 디램 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101835612B1 (ko) |
-
2015
- 2015-12-08 KR KR1020150174252A patent/KR101835612B1/ko active IP Right Grant
Non-Patent Citations (2)
| Title |
|---|
| A novel junctionless all-around-gate SONOS device with a quantum nanowire on a bulk substrate for 3D stack NAND flash memory(저자:Sung-Jin Choi외 4명, 2011 Symposium on VLSI Technology Digest of Technical |
| Nonvolatile Memory by All-Around-Gate Junctionless Transistor Composed of Silicon Nanowire on Bulk Substrate(저자:Sung-Jin Choi외 6명, IEEE electron device letters. VOL.32, No.5, pp.602~604, 2011.04.15.발행 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170067509A (ko) | 2017-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9728539B2 (en) | Multi bit capacitorless DRAM and manufacturing method thereof | |
| US8507973B2 (en) | Non-volatile memory device and method for fabricating the same | |
| KR101670596B1 (ko) | 메모리 디바이스 및 이를 제조하기 위한 방법 | |
| US9318388B2 (en) | Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices | |
| US7317230B2 (en) | Fin FET structure | |
| US9142651B1 (en) | Methods of forming a FinFET semiconductor device so as to reduce punch-through leakage currents and the resulting device | |
| US9064890B1 (en) | Methods of forming isolation material on FinFET semiconductor devices and the resulting devices | |
| US20060249779A1 (en) | Multi-bit multi-level non-volatile memory device and methods of operating and fabricating the same | |
| US20070272971A1 (en) | Non-Volatile Memory Device and Method of Fabricating the Same | |
| US8283716B2 (en) | High performance flash memory devices | |
| KR20080010900A (ko) | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 | |
| US9214553B2 (en) | Methods of forming stressed channel regions for a FinFET semiconductor device and the resulting device | |
| CN111223934A (zh) | 晶体管结构与其工艺方法 | |
| US20150129982A1 (en) | FinFET DEVICE INCLUDING FINS HAVING A SMALLER THICKNESS IN A CHANNEL REGION, AND A METHOD OF MANUFACTURING SAME | |
| JP5956033B1 (ja) | メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法 | |
| US10290724B2 (en) | FinFET devices having a material formed on reduced source/drain region | |
| US20170263458A1 (en) | Method for fabricating a metal high-k gate stack for a buried recessed access device | |
| US20160190129A1 (en) | FinFET with Multiple Dislocation Planes and Method for Forming the Same | |
| TWI690058B (zh) | 積體電路、其包含記憶體裝置及其製造方法 | |
| US10090330B2 (en) | Structure and method for fully depleted silicon on insulator structure for threshold voltage modification | |
| US7714388B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| KR101835611B1 (ko) | 밴드 오프셋을 이용한 다중 비트 커패시터리스 디램 및 그 제조 방법 | |
| KR101835612B1 (ko) | 다중 비트 커패시터리스 디램 및 그 제조 방법 | |
| US10714479B2 (en) | One-transistor dram cell device based on polycrystalline silicon with FinFET structure and fabrication method thereof | |
| WO2023245756A1 (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |