KR20220045018A - 2차원 재료들을 포함하는 집적 조립체들 - Google Patents

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카말 엠. 카르다
챈드라 모울리
하이타오 리우
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예들은 덜-도핑된 영역에 인접한 더 많이-도핑된 영역을 갖는 반도체 재료를 갖는 집적 조립체를 포함한다. 2차원 재료는 더 많이-도핑된 영역과 덜-도핑된 영역의 일부 사이에 있다. 일부 실시예들은 반도체 재료, 반도체 재료 위의 금속-함유 재료, 및 반도체 재료의 일부와 금속-함유 재료 사이의 2차원 재료를 포함하는 집적 조립체를 포함한다. 일부 실시예들은 제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 채널 영역, 및 채널 영역과 제1 소스/드레인 영역 사이의 2차원 재료를 갖는 트랜지스터를 포함한다.

Description

2차원 재료들을 포함하는 집적 조립체들
관련 특허 데이터
본 출원은 "Integrated Assemblies Containing Two-Dimensional Materials"라는 명칭으로 2019년 08월 15일자로 출원된 미국 특허 출원 일련 번호 제16/542,078호에 관한 것이며, 이러한 출원의 전체가 본원에 참조로서 포함된다.
기술분야
2차원 재료들을 포함하는 집적 조립체들.
집적 조립체들은 문제가 되게 확산하거나 또는 달리 문제가 되게 이동할 수 있는 도펀트들 또는 다른 재료들을 포함할 수 있다. 예를 들어, 다결정 실리콘은 다양한 결정립(grain) 크기를 가질 수 있고, 이는 도펀트가 다결정 실리콘 내의 다양한 깊이로 확산되는 것을 가능하게 할 수 있다. 고집적 디바이스들(예를 들어, 트랜지스터들)의 성능은 도펀트의 확산 깊이에 의해 영향을 받을 수 있다. 집적 디바이스들의 배열에 걸친 다양한 확산 깊이는 집적 디바이스들의 성능의 불균일성을 문제가 되게 초래할 수 있고; 이는 동작 어려움들, 및 심지어 디바이스 고장을 초래할 수 있다. 다른 예로서, 금속은 금속 실리사이드(또는 금속의 다른 소스)로부터 이동할 수 있고, 인근 영역들의 전기적 특성들을 문제가 되게 변경할 수 있다.
도펀트들 및 다른 재료들의 문제가 되는 이동을 완화하거나 또는 심지어 방지하기 위해 집적 조립체들에 용이하게 통합될 수 있는 구조체를 개발하는 것이 바람직할 것이다.
도 1 내지 도 11은 예시적인 집적 조립체들의 영역들의 개략적인 측면 단면도들이다.
도 12는 예시적인 메모리 어레이의 영역의 개략적인 개략도이다.
일부 실시예들은 도펀트들 및 다른 재료들의 원하지 않는 이동을 방지하기 위해 배리어 영역들에서 이용되는 2차원 재료들을 갖는 집적 조립체들을 포함한다. 도 1 내지 도 12를 참조하여 본 발명의 실시예들이 설명된다.
도 1을 참조하면, 집적 조립체(10)는 제2 영역(16) 위에 제1 영역(14)을 갖는 반도체 재료(12)를 포함한다. 제1 영역은 제2 영역보다 더 많이 도핑된다. 점선(15)은 제1 및 제2 영역(14, 16) 사이의 대략적인 배리어를 도식적으로 도시하기 위해 제공된다.
반도체 재료(12)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있으며; 여기에서 용어 III/V 반도체 재료는 주기율표의 III족 및 V족으로부터 선택된 원소들을 포함하는 반도체 재료들을 지칭한다(III족 및 V족은 오래된 명명법이고, 이제 13족 및 15족으로 지칭된다). 일부 애플리케이션들에서, 반도체 재료(12)는 다결정 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있다.
반도체 재료(12)의 도핑 영역(14)은 임의의 적합한 도펀트 농도를 포함할 수 있고; 일부 실시예들에서, 고농도- 도핑(즉, 적어도 약 1020 원자/cm3의 농도로 도핑)될 수 있다. 영역(14) 내의 도펀트는 p-형 또는 n-형일 수 있고; 일부 실시예들에서 붕소, 인, 비소 등 중 하나 이상을 포함할 수 있다.
반도체 재료(12)의 영역(16)은 약 1018원자/cm3 이하, 또는 심지어 약 1016원자/cm3 이하의 농도로 도핑될 수 있고; 일부 실시예들에서 진성으로(intrinsically) 도핑될 수 있다(또는 다시 말해서 유효하게 도핑되지 않을 수 있다).
종래의 조립체들에서 발생할 수 있는 문제는 도펀트가 영역(14)으로부터 영역(16)으로 이동할 수 있다는 것이다. 반도체 재료(12)가 다결정 재료(예를 들어, 다결정 실리콘)를 포함하는 경우, 도펀트는 결정립계를 따라 이동할 수 있다. 도 1의 도시된 실시예에서, 원하지 않는 도펀트 이동을 완화하거나 또는 심지어 방지하기 위해 배리어 영역(18)이 제공된다. 구체적으로, 배리어 영역은 반도체 재료(12)의 더 많이-도핑된 영역(14)과 덜-도핑된 영역(16)의 부분(20) 사이에 제공된다.
배리어 영역(18)은 2차원 재료(22)를 포함한다. 용어 "2차원 재료"는 (예를 들어, 인접한 층들 사이에서) 층들의 에지들을 따르는 것보다 각각의 층 내에서 더 강한 힘들(이온, 공유 등)을 갖는 하나 이상의 층들을 갖는 재료를 지칭한다. (예를 들어, 인접한 층들 사이의) 층들의 에지들을 따른 힘들은 일반적으로 주로 반데르발스 힘들일 것이다. 2차원 재료(22)는 임의의 적절한 수의 층들을 포함할 수 있고; 일부 실시예들에서, 1 내지 10개의 별개의 층들을 갖는 스택을 포함할 수 있다.
2차원 재료(22)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 탄소, 붕소, 게르마늄, 실리콘, 주석, 인, 비스무트, 몰리브덴, 백금, 텅스텐 및 하프늄 중 하나 이상을 포함할 수 있다. 특정 애플리케이션들에서, 2차원 재료(22)는 그래핀(graphene), 그래파인(graphyne), 보로펜, 게르마넨(germanene), 실리센(silicene), Si2BN, 스타닌, 포스포렌, 비스무텐, 이황화 몰리브덴, 이셀레늄화 몰리브덴, 이셀레늄화 텅스텐, 및 이황화 하프늄 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 황화 몰리브덴은 전자들이 황화 몰리브덴을 통해 터널링할 수 있도록 매우 얇을 수 있다(5Å 미만)는 점에서 유리할 수 있다. 또한, 폴리실리콘에 대한 밴드 오프셋이 작기 때문에, 터널링 배리어는 황화 몰리브덴이 폴리실리콘에 바로 인접한 구성들에서 작을 수 있다. 일부 실시예들에서, 이차원 재료(22) 내에서 이황화 몰리브덴 및/또는 이셀레늄화 몰리브덴을 이용하는 것이 유리할 수 있으며, 이와 같이 집적 조립체의 일부로서 용이하게 제조될 수 있다.
2차원 재료(22)의 장점은, 전자가 통과할 수 있게 하면서, 도펀트 이동을 방지할 수 있다는 것이다. 따라서, 배리어 영역(18)이 더 많이-도핑된 영역(14)으로부터 덜-도핑된 부분(20)으로의 도펀트 이동을 방지하도록 제 위치에 있더라도, 덜-도핑된 영역(16)의 부분(20)은 더 많이-도핑된 영역(14)과 전기적으로 결합된 채로 유지된다.
배리어 영역(18)은 (도시된 바와 같이) 단일 2차원 재료(22)를 포함할 수 있거나, 또는 2개 이상의 상이한 2차원 재료들의 적층체를 포함할 수 있다.
배리어 영역(18)은 반도체 재료(12) 내의 임의의 적절한 위치에 제공될 수 있다. 도 1의 실시예에서, 배리어 영역(18)은 반도체 재료(12)의 중간 영역(24)에 의해 더 많이-도핑된 영역(14)의 경계(15)로부터 오프셋된다. 다른 실시예들에서, 배리어 영역(18)은 도 2에 도시된 바와 같이 반도체 재료(12)의 더 많이-도핑된 영역(14)에 직접 맞닿을 수 있다. 구체적으로, 도 2는 배리어 영역(18)이 더 많이-도핑된 영역(14)의 하단을 따라 계면(15)에 직접 맞닿은 집적 조립체(10a)를 도시한다. 배리어 영역(18)은 원하는 접합 깊이를 제한하기 위해 도펀트 활성화(급속 열처리 프로세싱, 레이저 어닐링 등) 동안 배리어로서 작용할 수 있다.
일부 실시예들에서, 배리어 영역(18)은, 서로 직접 맞닿을 수 있거나 또는 반도체 재료(12)의 중간 영역에 의해 서로 이격될 수 있는 2개 이상의 2차원 재료(22)를 포함할 수 있다. 예를 들어, 도 3은, 배리어 영역(18)이 반도체 재료(12)의 중간 영역(26)에 의해 서로 이격된 한 쌍의 2차원 재료들(22a, 22b)을 포함하는 조립체(10b)를 도시한다. 2차원 재료들(22a, 22b)은 서로 동일한 조성일 수 있거나, 또는 서로 다른 조성일 수 있다. 2차원 재료들(22a, 22b)은 서로 동일한 두께일 수도 있고, 또는 서로 다른 두께일 수도 있다. 배리어 영역(18)에서 2차원 재료들을 이용하는 장점은, 제1 재료가 배리어 영역(18)에 들어가는 도펀트로 다소 누설되는 경우, 제2 재료가 배리어 영역(18)을 통한 이동을 방지하는 것을 도울 수 있다는 것이다.
일부 실시예들에서, 도 3의 배리어 영역(18)은 제1 2차원 재료(22a)를 포함하는 제1 부분을 포함하고, 추가적인 2차원 재료(22b)를 포함하는 제2 부분을 포함하는 것으로 간주될 수 있다. 제1 부분은 반도체 재료(12)의 중간 영역(26)에 의해 제2 부분으로부터 이격된 것으로 간주될 수 있다.
일부 실시예들에서, 배리어 영역(18)은 도펀트의 이동을 방지하는 것에 더하여 또는 대안적으로 금속-함유 재료들의 이동을 완화하거나 또는 방지할 수 있다. 예를 들어, 도 4는 반도체 재료(12) 위에 금속 실리사이드(28)(또는 다른 금속-함유 재료)를 갖는 조립체(10c)를 도시한다. 종래의 구성들에서, 금속은 반도체 재료의 전기적 특성들을 변경하기 위해 및/또는 반도체 재료에 근접한 다른 재료들(도시되지 않음)의 전기적 특성들을 변경하기 위해 금속 실리사이드(및/또는 다른 금속-함유 재료)로부터 반도체 재료(12) 내로 문제가 되게 이동할 수 있다. 도시된 실시예에서, 배리어 영역(18)은 금속-함유 재료(28)에 근접하여 제공된다. 배리어 영역(18)은 2차원 재료(22)를 포함하고, 2차원 재료(즉, 배리어 재료)에 걸쳐 전기적 결합이 유지될 수 있게 하면서 이를 통한 금속의 이동을 완화하거나 또는 방지할 수 있다. 예를 들어, 도시된 실시예에서, 배리어 영역(18)은 반도체 재료(12)의 부분(20)과 금속-함유 재료(28) 사이에 있고, 부분(20)과 금속-함유 재료(28) 사이의 전기적 결합을 가능하게 하면서 부분(20) 내로의 금속의 이동을 방지할 수 있다.
일부 실시예들에서, 금속-함유 재료(28)는 금속 실리사이드를 포함하거나, 이들로 필수적으로 구성되거나, 또는 이들로 구성될 수 있다. 예를 들어, 금속-함유 재료(28)는 코발트 실리사이드를 포함하거나, 이로 본질적으로 이루어지거나, 또는 이로 이루어질 수 있다. 코발트는 문제가 되게 이동하는 금속일 수 있고, 배리어 영역(18) 내의 2차원 재료(22)는 코발트의 바람직하지 않은 이동을 유익하게 방지할 수 있다.
도 4의 구성은 반도체 재료(12)의 중간 영역(30)에 의해 금속-함유 재료(28)로부터 이격된 배리어 영역(18)을 도시한다. 다른 실시예들에서, 배리어 영역은 예시적인 집적 조립체(10d)에 대해 도 5에 도시된 바와 같이 금속-함유 재료(28)에 직접 맞닿을 수 있다.
도 1 내지 도 5의 배리어 영역들(18)은 임의의 적합한 집적 조립체들에서 사용될 수 있다. 일부 실시예들에서, 배리어 영역들은 도 6 내지 도 11을 참조하여 설명된 바와 같이 집적 트랜지스터들에 통합될 수 있다.
도 6을 참조하면, 조립체(10e)는 트랜지스터(32)를 포함한다. 트랜지스터(32)는 제1 소스/드레인 영역(34), 제2 소스/드레인 영역(36), 및 제1 및 제2 소스/드레인 영역 사이의 채널 영역(38)을 포함한다. 점선들(39 및 41)은 소스/드레인 영역들(34 및 36)의 대략적인 경계들을 나타내기 위해 제공된다.
소스/드레인 영역들(34 및 36)은 n-형 도펀트 또는 p-형 도펀트(예를 들어, 인, 붕소 및 비소 중 하나 이상)로 고농도로 도핑될 수 있고; 채널 영역(38)은 덜 고농도로 도핑될 수 있거나, 또는 심지어 진성으로 도핑될 수 있다. 고농도-도핑된 소스/드레인 영역들로부터 채널 영역으로의 도펀트 이동을 방지하는 것이 바람직하다.
영역들(34, 36 및 38)은 반도체 재료(12) 내에 있다. 반도체 재료(12)는 도 1을 참조하여 전술한 임의의 조성물을 포함할 수 있고; 일부 실시예들에서, 다결정 실리콘을 포함하거나, 이로 본질적으로 이루어지거나, 또는 이로 이루어질 수 있다.
트랜지스터(32)는 채널 영역(38)에 인접한 전도성 게이트(42)를 형성하는 전기 전도성 게이트 재료(40)를 포함한다. 게이트 재료(40)는 임의의 적합한 전기 전도성 조성물(들); 예컨대, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속-함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로-도핑된 반도체 재료들(예를 들어, 전도성으로-도핑된 실리콘, 전도성으로-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
전도성 게이트(42)는 게이트 유전체 재료(44)에 의해 채널 영역(38)으로부터 이격된다. 게이트 유전체 재료는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 이산화 실리콘을 포함하거나, 이로 본질적으로 이루어지거나, 또는 이로 이루어질 수 있다.
트랜지스터(32)는 채널 영역(38)과 제1 소스/드레인 영역(34) 사이에 배리어 영역(18)을 포함한다. 배리어 영역(18)은 도 1을 참조하여 전술된 2차원 재료(22)를 포함한다.
예시된 트랜지스터는 집적 조립체를 가로질러 연장되는 다수의 트랜지스터들을 나타낼 수 있다. 일부 실시예들에서, 반도체 재료(12)는 다결정 실리콘을 포함한다. 결정립 크기는 다결정 실리콘 전체에 걸쳐 변할 수 있으며, 이는 결정립계를 따라 도펀트 확산(또는 달리 이동)을 야기할 수 있다. 도펀트는 소스/드레인 영역(34)으로부터 채널 영역(38)을 향해 이동할 수 있고, 이동량은 다결정 반도체 재료(12)의 다양한 영역 내의 결정립 크기에 따라 변할 수 있다. 따라서, 이동량은 집적 조립체의 트랜지스터들에 걸쳐 제어하기 어려울 수 있다. 배리어 영역(18)은 배리어 영역의 레벨에 대응하는 미리 결정된 레벨에서 도펀트의 이동을 정지시킬 수 있으며, 이는 종래의 구성들에 비해 도펀트 프로파일의 더 양호한 제어를 가능하게 할 수 있다.
예시된 트랜지스터(32)는, 소스/드레인 영역(36) 아래에 있고 이러한 소스/드레인 영역과 전기적으로 결합된 디지트 라인(DL1)을 포함하는 집적 조립체 내에 있다. 디지트 라인은 전도성 재료(48)를 포함한다. 재료(48)는 임의의 적합한 전기 전도성 조성물(들); 예컨대, 예를 들어, 다양한 금속들(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속-함유 조성물들(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로-도핑된 반도체 재료들(예를 들어, 전도성으로-도핑된 실리콘, 전도성으로-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
디지트 라인(DL1)은 절연 재료(50)에 의해 지지된다. 재료(50)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 이산화 실리콘을 포함하거나, 이로 본질적으로 이루어지거나, 또는 이로 이루어질 수 있다.
트랜지스터 게이트들(42)은 워드라인(WL1)의 일부이다.
워드 라인(WL1)은 도 6의 단면에 대해 페이지 내외로 연장되는 반면, 디지트 라인(DL1)은 도 6의 단면을 따라 연장된다. 따라서, 워드라인은 디지트 라인에 대해 실질적으로 직교하게 연장된다(용어 "실질적으로 직교"는 제조 및 관리의 합리적인 허용오차 내에서 직교함을 의미한다).
게이트(42)는 임의의 적절한 구성을 가질 수 있다. 도 6의 도시된 실시예에서, 게이트는 채널 영역(38)의 2개의 측면을 따라 있다. 다른 실시예들에서, 게이트는 채널 영역의 단일 측면만을 따라 있을 수 있거나, 채널 영역의 3개의 측면들을 따라 있을 수 있거나, 또는 채널 영역 주위에 전체적으로 연장될 수 있다(즉, 게이트-올-어라운드(gate-all-around) 구성의 일부일 수 있다). 또한, 실시예들은 본 명세서에 설명된 배리어 영역들로부터 이익을 얻을 수 있는 임의의 디바이스 기하학적 구조들로 확장될 수 있고, finFET 구성들 등을 포함할 수 있다는 것이 이해되어야 한다.
절연 재료(52)는 게이트(42) 주위로 연장된다. 절연 재료(52)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 이산화 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있다. 예시된 실시예에서, 게이트 유전체 재료(44)는, 게이트 유전체 재료(44) 및 절연 재료(52)가 서로 동일한 조성을 포함할 수 있음을 나타내기 위해 절연 재료(52)와 병합된다. 다른 실시예들에서, 게이트 유전체 재료(44)는 절연 재료(52)와 상이한 조성을 포함할 수 있다.
소스/드레인 영역(34) 위에 전도성 재료(54)가 있다. 전도성 재료(54)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 금속-함유 재료(예를 들어, 재료(54)의 적어도 일부는 구리, 백금, 티타늄, 탄탈륨 등을 포함하거나, 이들로 본질적으로 구성되거나, 이들로 구성될 수 있음) 및/또는 금속 실리사이드(예를 들어, 탄탈륨 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 등)를 포함할 수 있다.
저장 요소(56)는 전도성 재료(54)를 통해 소스/드레인 영역(34)과 전기적으로 결합된다. 저장 요소(56)는 적어도 2개의 검출가능한 상태를 갖는 임의의 적합한 디바이스일 수 있고; 일부 실시예들에서, 예를 들어, 커패시터, 저항성-메모리 디바이스, 전도성-브리징 디바이스, 상-변화-메모리(phase-change-memory; PCM) 디바이스, 프로그램가능 금속화 셀(programmable metallization cell; PMC) 등일 수 있다.
저장 요소(56) 및 트랜지스터(32)는 메모리 구조체(58)에 의해 함께 구성될 수 있다. 일부 실시예들에서, 메모리 구조체(58)는 동적 랜덤-액세스 메모리(random-access memory; DRAM) 셀일 수 있고, 저장 요소(56)는 커패시터일 수 있다. 예시된 메모리 구조체(58)은 메모리 어레이의 큰 복수의 메모리 구조체들을 나타낼 수 있다.
예시된 실시예에서, 메모리 구조체(58)는 베이스(60)에 의해 지지된다. 베이스(60)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 구성될 수 있다. 베이스(60)는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판"은, 비제한적으로, (단독으로 또는 다른 재료들을 포함하는 조립체들 내의) 반도체 웨이퍼와 같은 벌크 반도체 재료들 및 (단독으로 또는 다른 재료들을 포함하는 조립체들 내의) 반도체 재료층들을 포함하여 반도체 재료를 포함하는 임의의 구성을 의미한다. 용어 "기판"은, 비제한적으로, 위에서 설명된 반도체 기판을 포함하는 임의의 지지 구조체를 지칭한다. 일부 애플리케이션들에서, 베이스(60)는 집적 회로 제조와 관련된 하나 이상의 재료들을 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료들은, 예를 들어, 내화 금속 재료들, 확산 재료들, 절연체 재료들 등 중 하나 이상을 포함할 수 있다.
베이스(60)와 절연 재료(50) 사이에 다른 재료들, 구조체들 등이 제공될 수 있음을 나타내기 위해 베이스(60)와 절연 재료(50) 사이에 갭이 제공된다. 대안적으로, 절연 재료(50)는 베이스(60)의 상부 표면에 직접 맞닿을 수 있다.
도 6의 실시예는 도 1의 구성과 유사한 제1 소스/드레인 영역(34)과 2차원 재료(22) 사이에 중간 영역(24)을 갖는다(즉, 제1 소스/드레인 영역(34)은 반도체 재료(12)의 중간 영역에 의해 2차원 재료(22)로부터 이격된다). 다른 실시예들에서, 소스/드레인 영역(34)의 하단은 도 7의 조립체(10f)에 도시된 바와 같이 2차원 재료(22)에 직접 맞닿을 수 있다.
일부 실시예들에서, 제1 소스/드레인 영역과 채널 영역 사이에 제공된 배리어 영역에 추가하여, 또는 제1 소스/드레인 영역과 채널 영역 사이에 제공된 배리어 영역에 대해 대안적으로, 제2 소스/드레인 영역(36)과 채널 영역(38) 사이에 배리어 영역(18)이 제공될 수 있다. 예를 들어, 도 8은 제1 배리어 영역(18a)이 소스/드레인 영역(34)과 채널 영역(12) 사이에 제공되고, 제2 배리어 영역(18b)이 소스/드레인 영역(36)과 채널 영역(12) 사이에 제공되는 조립체(10g)를 도시한다.
제1 배리어 영역(18a)은 제1 2차원 재료(22a)를 포함하고, 제2 배리어 영역(18b)은 제2 2차원 재료(22b)를 포함한다. 재료들(22a 및 22b)은 서로 조성적으로 동일할 수 있거나, 또는 서로에 대해 조성적으로 상이할 수 있다.
예시된 실시예에서, 배리어 영역들(18a 및 18b)은 중간 영역들(24a 및 24b)에 의해 소스/드레인 영역들(34 및 36)로부터 이격된다. 다른 실시예들에서, 배리어 영역들(18a 및 18b) 중 하나 또는 둘 모두가 인접한 소스/드레인 영역에 직접 맞닿도록 중간 영역들(24a 및 24b) 중 하나 또는 둘 모두가 생략될 수 있다.
일부 실시예들에서, 도 9의 조립체(10h)에 도시된 바와 같이, 추가적인 배리어 영역이 채널 영역(38) 내에 제공될 수 있다. 구체적으로, 도 9의 조립체(10h)는, 조립체(10h)가 채널 영역(38) 내에 제3 배리어 영역(18c)을 포함한다는 점을 제외하고는, 도 8의 조립체(10g)와 동일하다. 배리어 영역(18c)은 2차원 재료(22c)를 포함한다. 이차원 재료(22c)는 이차원 재료들(22a, 22b) 중 하나 또는 둘 다와 동일하거나, 또는 이차원 재료들(22a, 22b) 둘 다와 다를 수 있다. 채널 영역(38) 내의 2차원 재료(22c)는, 이들이 채널 영역 내로 진입할 수 있는 경우에 채널 영역을 가로지르는 도펀트 또는 다른 재료들의 이동을 방지하기 위해 이용될 수 있다.
일부 실시예들에서, 도 10의 조립체(10i)에 도시된 바와 같이, 금속-함유 재료(54)에 인접하여 추가적인 배리어 영역이 제공될 수 있다. 구체적으로, 도 10의 조립체(10i)는, 조립체(10i)가 금속-함유 재료(54)에 바로 인접한 제4 배리어 영역(18d)을 포함한다는 점을 제외하고는, 도 9의 조립체(10h)와 동일하다. 배리어 영역(18d)은 2차원 재료(22d)를 포함한다. 2차원 재료(22d)는 2차원 재료들(22a, 22b 및 22c) 중 하나 이상과 동일할 수 있거나; 또는 2차원 재료들(22a, 22b 및 22c) 모두와 상이할 수 있다. 2차원 재료(22d)는 금속-함유 재료(54)로부터 반도체 재료(12) 내로의 금속(예를 들어, 코발트)의 이동을 방지하는데 이용될 수 있다(그리고 도시된 실시예에서, 소스/드레인 영역(34) 내로의 금속의 이동을 방지하는데 이용될 수 있다).
다양한 실시예들은, 단독으로 또는 임의의 다른 배리어 영역들(18a-18d)과 조합하여 임의의 배리어 영역들(18a-18d)을 포함할 수 있다.
일부 실시예들에서, 배리어 영역들(18a-18d) 중 하나 이상은 2개 이상의 2차원 재료들을 포함할 수 있다. 개별 배리어 영역 내의 2차원 재료들은 서로 직접 맞닿을 수 있거나, 또는 반도체 재료(12)의 중간 영역에 의해 서로 이격될 수 있다. 도 11은 각각 2개 이상의 2차원 재료들을 포함하는 배리어 영역들(18a-18d)을 갖는 집적 조립체(10j)를 도시한다. 구체적으로, 배리어 영역(18a)은 3개의 2차원 재료들(22a-1, 22a-2 및 22a-3)을 포함하고; 배리어 영역(18b)은 3개의 2차원 재료들(22b-1, 22b-2 및 22b-3)을 포함하고; 배리어 영역(18c)은 한 쌍의 2차원 재료들(22c-1 및 22c-2)을 포함하고; 배리어 영역(18d)은 한 쌍의 2차원 재료들(22d-1 및 22d-2)을 포함한다. 다양한 2차원 재료들은 임의의 적합한 조성물을 포함할 수 있고; 예를 들어, 도 1의 배리어 재료(22)에 대해 설명된 조성물들 중 임의의 조성물을 포함할 수 있다. 도 11의 2차원 재료들 중 둘 이상은 서로 동일한 조성물일 수 있고, 및/또는 2차원 재료들 중 하나 이상은 2차원 재료들 중 하나 이상의 다른 재료들과 상이한 조성물일 수 있다.
메모리 구조체들(58)은 예를 들어, DRAM 어레이들과 같은 메모리 어레이들로 통합될 수 있다. 도 12는 예시적인 DRAM 어레이(70)의 영역을 개략적으로 예시한다. DRAM 어레이(70)는 복수의 워드 라인들(WL1-WL4) 및 복수의 디지트 라인들(DL1-DL4)을 포함한다. 워드라인들은 메모리 어레이의 행(row)들을 따라 연장되는 것으로 간주될 수 있고, 디지트 라인들은 메모리 어레이의 열(column)들을 따라 연장되는 것으로 간주될 수 있다.
메모리 구조체들(58)은 트랜지스터들(32)을 갖는다. 트랜지스터들의 게이트들(42)은 워드라인들에 결합된다. 트랜지스터의 소스/드레인 영역(36)은 디지트 라인과 결합되고, 트랜지스터의 소스/드레인 영역(34)은 커패시터들에 대응하는 저장 요소들(56)와 결합된다. 커패시터들 각각은 기준 전압(72)과 결합된다. 기준 전압은 예를 들어, 접지, VCC/2 등을 포함하는 임의의 적합한 기준 전압일 수 있다.
메모리 구조체들(58) 각각은 워드라인들 중 하나와 디지트 라인들 중 하나의 조합에 의해 고유하게 어드레싱된다.
위에서 논의된 조립체들 및 구조체들은 집적 회로들(여기에서 용어 "집적 회로"는 반도체 기판에 의해 지지되는 전자 회로를 의미함) 내에서 이용될 수 있고; 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은, 예를 들어, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션-특정 모듈들에 사용될 수 있고, 다층, 멀티칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어, 카메라들, 무선 디바이스들, 디스플레이들, 칩 세트들, 셋톱 박스들, 게임들, 조명, 차량들, 시계들, 텔레비전들, 셀 폰들, 개인용 컴퓨터들, 자동차들, 산업 제어 시스템들, 항공기 등과 같은 광범위한 시스템들 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본 명세서에 설명된 다양한 재료들, 물질들, 조성물들 등은, 예를 들어, 원자 층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD) 등을 포함하는, 현재 공지되거나 또는 아직 개발되지 않은 임의의 적합한 방법론으로 형성될 수 있다.
용어 "유전체" 및 "절연체"는 절연성의 전기적 특성을 갖는 재료들을 설명하기 위해 사용될 수 있다. 이러한 용어들은 본 개시에서 동의어로 간주된다. 일부 경우들에서 용어 "유전체", 및 다른 경우들에서 용어 "절연체"(또는 "전기적으로 절연체")의 사용은 후속하는 청구항들 내의 선행 근거를 단순화하기 위해 본 개시 내의 언어 변화를 제공하는 것일 수 있고, 임의의 상당한 화학적 또는 전기적 차이들을 나타내기 위해 사용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된" 용어들 둘 모두가 본 개시에서 모두 사용될 수 있다. 이러한 용어들은 동의어로 간주된다. 일부 경우들에서 하나의 용어 및 다른 경우들에서 다른 용어의 사용은 후속하는 청구항들 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변화를 제공하는 것일 수 있다.
도면들에서의 다양한 실시예들의 특정 배향은 단지 예시적인 목적들을 위한 것이며, 실시예들은 일부 애플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 후속하는 청구항은 구조체들이 도면의 특정 배향에 있는지 또는 그러한 배향에 대해 회전되는지에 관계없이 다양한 특징부들 사이의 설명된 관계들을 갖는 임의의 구조체들에 관한 것이다.
첨부된 예시들의 단면도들은 단면들의 평면들 내의 특징부들만 도시하며, 도면들을 단순화하기 위해 달리 표시되지 않는 한 단면들의 평면들 뒤의 재료들을 도시하지 않는다.
구조체가 다른 구조체 "상에", "인접하게" 또는 "맞닿아(against)" 있는 것으로 언급될 때, 이것은 다른 구조체 상에 직접 있을 수 있거나 또는 중간 구조체들이 또한 존재할 수 있다. 이와 달리, 구조체가 "상에 직접", "직접 인접하게" 또는 "직접 맞닿아" 있는 것으로 언급되는 경우, 중간 구조체가 존재하지 않는다. 용어들 "직접 아래", "직접 위" 등은 (달리 명시하지 않는 한) 직접적인 물리적 접촉을 나타내지 않고, 대신 수직 정렬을 나타낸다.
구조체들(예를 들어, 층들, 재료들 등)은 구조체들이 일반적으로 기저 베이스(예를 들어, 기판)로부터 상향으로 연장된다는 것을 나타내기 위해 "수직으로 연장한다"로서 언급될 수 있다. 수직-연장 구조체들은 베이스의 상부 표면에 대해 실질적으로 직교하게 연장될 수 있거나, 또는 그렇지 않을 수 있다.
일부 실시예들은 덜-도핑된 영역에 인접한 더 많이-도핑된 영역을 갖는 반도체 재료를 갖는 집적 조립체를 포함한다. 2차원 재료는 더 많이-도핑된 영역과 덜-도핑된 영역의 일부 사이에 있다.
일부 실시예들은 반도체 재료, 반도체 재료 위의 금속-함유 재료, 및 반도체 재료의 일부와 금속-함유 재료 사이의 2차원 재료를 포함하는 집적 조립체를 포함한다.
일부 실시예들은 제1 소스/드레인 영역, 제2 소스/드레인 영역, 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 채널 영역, 및 채널 영역과 제1 소스/드레인 영역 사이의 2차원 재료를 갖는 트랜지스터를 포함한다.
법령을 준수하여, 본 명세서에 개시된 주제는 구조적 및 방법론적 특징들에 대해 다소 특정한 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단은 예시적인 실시예들을 포함하기 때문에, 청구항들이 도시되고 설명된 특정 특징들에 한정되지 않는다는 것이 이해되어야 한다. 따라서, 청구항들은 문자 그대로 인용된 바와 같이 전체 범위를 제공하며, 균등물의 원칙에 따라 적절하게 해석되어야 한다.

Claims (34)

  1. 집적 조립체로서,
    덜-도핑된 영역에 인접한 더 많이-도핑된 영역을 갖는 반도체 재료; 및
    상기 더 많이-도핑된 영역과 상기 덜-도핑된 영역의 일부 사이의 2차원 재료를 포함하는, 집적 조립체.
  2. 청구항 1에 있어서, 상기 반도체 재료는 다결정 재료인, 집적 조립체.
  3. 청구항 1에 있어서, 상기 반도체 재료는 다결정 실리콘을 포함하는, 집적 조립체.
  4. 청구항 3에 있어서, 상기 더 많이-도핑된 영역은 붕소, 인 및 비소 중 하나 이상을 포함하는, 집적 조립체.
  5. 청구항 1에 있어서, 상기 2차원 재료는 탄소, 붕소, 게르마늄, 실리콘, 주석, 인, 비스무트, 몰리브덴, 백금, 텅스텐 및 하프늄 중 하나 이상을 포함하는, 집적 조립체.
  6. 청구항 1에 있어서, 상기 2차원 재료는 그래핀, 그래파인, 보로펜, 게르마넨, 실리센, Si2BN, 스타닌, 포스포렌, 비스무텐, 이황화 몰리브덴, 이셀레늄화 몰리브덴, 이셀레늄화 텅스텐, 및 이황화 하프늄 중 하나 이상을 포함하는, 집적 조립체.
  7. 청구항 1에 있어서, 상기 2차원 재료는 몰리브덴을 포함하는, 집적 조립체.
  8. 청구항 1에 있어서, 상기 2차원 재료는 이황화 몰리브덴 및/또는 이셀레늄화 몰리브덴을 포함하는, 집적 조립체.
  9. 집적 조립체로서,
    반도체 재료;
    상기 반도체 재료 위의 금속-함유 재료; 및
    상기 반도체 재료의 일부와 상기 금속-함유 재료 사이의 2차원 재료를 포함하는, 집적 조립체.
  10. 청구항 9에 있어서, 상기 반도체 재료는 다결정 재료인, 집적 조립체.
  11. 청구항 9에 있어서, 상기 금속-함유 재료는 금속 실리사이드인, 집적 조립체.
  12. 청구항 11에 있어서, 상기 금속 실리사이드는 코발트 실리사이드인, 집적 조립체.
  13. 청구항 9에 있어서, 상기 2차원 재료는 탄소, 붕소, 게르마늄, 실리콘, 주석, 인, 비스무트, 몰리브덴, 백금, 텅스텐 및 하프늄 중 하나 이상을 포함하는, 집적 조립체.
  14. 청구항 9에 있어서, 상기 2차원 재료는 몰리브덴을 포함하는, 트랜지스터.
  15. 청구항 9에 있어서, 상기 2차원 재료는 이황화 몰리브덴 및/또는 이셀레늄화 몰리브덴을 포함하는, 트랜지스터.
  16. 트랜지스터로서,
    제1 소스/드레인 영역;
    제2 소스/드레인 영역;
    상기 제1 및 제2 소스/드레인 영역들 사이의 채널 영역; 및
    상기 채널 영역과 상기 제1 소스/드레인 영역 사이의 2차원 재료를 포함하는, 트랜지스터.
  17. 청구항 16에 있어서, 상기 2차원 재료는 1개 내지 10개의 별개의 층들을 포함하는 스택을 포함하는, 트랜지스터.
  18. 청구항 16에 있어서, 상기 2차원 재료는 약 0.5 nm 내지 약 5 nm 범위 내의 두께를 포함하는, 트랜지스터.
  19. 청구항 16에 있어서, 상기 제1 소스/드레인 영역은 상기 2차원 재료에 직접 맞닿는, 트랜지스터.
  20. 청구항 16에 있어서, 상기 제1 소스/드레인 영역은 상기 2차원 재료로부터 이격되는, 트랜지스터.
  21. 청구항 16에 있어서, 상기 2차원 재료는 제1 2차원 재료이고, 상기 트랜지스터는 상기 제2 소스/드레인 영역과 상기 채널 영역 사이에 제2 2차원 재료를 더 포함하는, 트랜지스터.
  22. 청구항 21에 있어서, 상기 트랜지스터는 상기 채널 영역 내에 제3 2차원 재료를 더 포함하는, 트랜지스터.
  23. 청구항 16에 있어서, 상기 제1 소스/드레인 영역, 상기 제2 소스/드레인 영역 및 상기 채널 영역은 반도체 재료 내에서 연장되는, 트랜지스터.
  24. 청구항 23에 있어서, 상기 반도체 재료는 다결정 재료인, 트랜지스터.
  25. 청구항 23에 있어서, 상기 반도체 재료는 다결정 실리콘을 포함하는, 트랜지스터.
  26. 청구항 23에 있어서, 상기 2차원 재료는 배리어 영역의 제1 부분 내의 제1 2차원 영역이고; 상기 배리어 영역은 상기 반도체 재료의 중간 영역에 의해 상기 제1 부분으로부터 이격된 제2 부분을 더 포함하며; 상기 제2 부분은 추가적인 2차원 영역을 포함하는, 트랜지스터.
  27. 청구항 16에 있어서, 상기 2차원 재료는 탄소, 붕소, 게르마늄, 실리콘, 주석, 인, 비스무트, 몰리브덴, 백금, 텅스텐 및 하프늄 중 하나 이상을 포함하는, 트랜지스터.
  28. 청구항 16에 있어서, 상기 2차원 재료는 몰리브덴을 포함하는, 트랜지스터.
  29. 청구항 16에 있어서, 상기 2차원 재료는 이황화 몰리브덴 및/또는 이셀레늄화 몰리브덴을 포함하는, 트랜지스터.
  30. 청구항 16에 있어서, 상기 2차원 재료는 제1 2차원 재료이고, 상기 트랜지스터는 상기 제1 소스/드레인 영역에 인접하고 제2 2차원 재료에 의해 상기 제1 소스/드레인 영역으로부터 이격된 금속-함유 재료를 더 포함하는, 트랜지스터.
  31. 청구항 30에 있어서, 상기 금속-함유 재료는 금속 실리사이드인, 트랜지스터.
  32. 청구항 16의 트랜지스터를 포함하는 메모리 구조체로서, 상기 메모리 구조체는 상기 제1 및 제2 소스/드레인 영역들 중 하나와 결합된 저장-요소를 포함하고, 상기 제1 및 제2 소스/드레인 영역들 중 다른 하나와 결합된 디지트 라인을 포함하는, 메모리 구조체.
  33. 청구항 32에 있어서, 상기 저장 요소는 커패시터인, 메모리 구조체.
  34. 청구항 32의 메모리 구조체를 포함하는, 메모리 어레이.
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