JP2000138346A - Ｍｏｓ型容量素子、液晶表示装置、半導体集積回路装置、およびその製造方法 - Google Patents
Ｍｏｓ型容量素子、液晶表示装置、半導体集積回路装置、およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Abstract
(57)【要約】
【課題】 アクティブマトリクス駆動される液晶表示装
置等で使われるＭＯＳ型容量素子を、別に容量素子のた
めの駆動電源を設ける必要のない構造に、ＭＯＳトラン
ジスタの製造工程に整合する工程により、安価に、しか
も歩留まり良く製造する。 【解決手段】 半導体膜上に、間にキャパシタ絶縁膜を
挟んでキャパシタ電極を形成し、前記半導体膜中に、前
記キャパシタ電極に隣接してｐ+ 型の拡散領域とｎ+ 型
の拡散領域とを形成し、これらを相互接続して相補接続
構成とする。
置等で使われるＭＯＳ型容量素子を、別に容量素子のた
めの駆動電源を設ける必要のない構造に、ＭＯＳトラン
ジスタの製造工程に整合する工程により、安価に、しか
も歩留まり良く製造する。 【解決手段】 半導体膜上に、間にキャパシタ絶縁膜を
挟んでキャパシタ電極を形成し、前記半導体膜中に、前
記キャパシタ電極に隣接してｐ+ 型の拡散領域とｎ+ 型
の拡散領域とを形成し、これらを相互接続して相補接続
構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は一般に液晶表示装置
に関し、特にＭＯＳ（金属−酸化物−半導体）容量を有
する液晶表示装置およびその製造方法に関する。さらに
本発明はかかるＭＯＳ容量、およびかかるＭＯＳ容量を
有する半導体装置、またそれらの製造方法に関する。
に関し、特にＭＯＳ（金属−酸化物−半導体）容量を有
する液晶表示装置およびその製造方法に関する。さらに
本発明はかかるＭＯＳ容量、およびかかるＭＯＳ容量を
有する半導体装置、またそれらの製造方法に関する。
【０００２】液晶表示装置は従来より低消費電力で小型
の情報表示装置として、いわゆるノートブック型パーソ
ナルコンピュータなど、携帯型の情報処理装置に広く使
われている。一方、液晶表示装置の用途はかかる携帯型
の情報処理装置に限定されるものではなく、今日ではい
わゆるデスクトップ型の情報処理装置においても、従来
のＣＲＴ表示装置を置き換えるようになっている。さら
に、液晶表示装置はいわゆるハイビジョン（ＨＤＴＶ）
の表示装置としても有望であり、特に投写型ＨＤＴＶ表
示装置への応用が研究されている。
の情報表示装置として、いわゆるノートブック型パーソ
ナルコンピュータなど、携帯型の情報処理装置に広く使
われている。一方、液晶表示装置の用途はかかる携帯型
の情報処理装置に限定されるものではなく、今日ではい
わゆるデスクトップ型の情報処理装置においても、従来
のＣＲＴ表示装置を置き換えるようになっている。さら
に、液晶表示装置はいわゆるハイビジョン（ＨＤＴＶ）
の表示装置としても有望であり、特に投写型ＨＤＴＶ表
示装置への応用が研究されている。
【０００３】これらの高性能大面積液晶表示装置の場
合、従来の単純マトリクス駆動方式を使ったのでは応答
速度あるいはコントラスト比、さらには色の純度などの
点で必要な仕様を満足することができず、このため各々
の画素を対応する薄膜トランジスタ（ＴＦＴ）により駆
動するアクティブマトリクス駆動方式が使われている。
アクティブマトリクス駆動方式の液晶表示装置では、従
来よりＴＦＴの活性領域にアモルファスシリコンを使っ
たアモルファスシリコン液晶表示装置が使われている
が、アモルファスシリコンは電子移動度が小さく、前記
高性能液晶表示装置で要求される仕様を満足することが
できない。このため、これらの高性能液晶表示装置では
ＴＦＴとしてポリシリコンＴＦＴを使う必要がある。
合、従来の単純マトリクス駆動方式を使ったのでは応答
速度あるいはコントラスト比、さらには色の純度などの
点で必要な仕様を満足することができず、このため各々
の画素を対応する薄膜トランジスタ（ＴＦＴ）により駆
動するアクティブマトリクス駆動方式が使われている。
アクティブマトリクス駆動方式の液晶表示装置では、従
来よりＴＦＴの活性領域にアモルファスシリコンを使っ
たアモルファスシリコン液晶表示装置が使われている
が、アモルファスシリコンは電子移動度が小さく、前記
高性能液晶表示装置で要求される仕様を満足することが
できない。このため、これらの高性能液晶表示装置では
ＴＦＴとしてポリシリコンＴＦＴを使う必要がある。
【０００４】一般にアクティブマトリクス駆動方式の液
晶表示装置では、液晶層に印加される駆動電圧を保持す
るために、各々のＴＦＴに対応してキャパシタが使われ
る。かかるキャパシタは通常のキャパシタのように一対
の金属電極とその間に介在する誘電体膜とで形成しても
よいが、微細化されたポリシリコンＴＦＴと協働するキ
ャパシタは、いわゆるＭＯＳ構造で形成するのが有利で
ある。
晶表示装置では、液晶層に印加される駆動電圧を保持す
るために、各々のＴＦＴに対応してキャパシタが使われ
る。かかるキャパシタは通常のキャパシタのように一対
の金属電極とその間に介在する誘電体膜とで形成しても
よいが、微細化されたポリシリコンＴＦＴと協働するキ
ャパシタは、いわゆるＭＯＳ構造で形成するのが有利で
ある。
【０００５】
【従来の技術】図１は、従来のアクティブマトリクス駆
動型液晶表示装置の概略的な構成を示す。図１を参照す
るに、液晶表示装置は多数のＴＦＴおよびこれに協働す
る透明画素電極を担持するＴＦＴガラス基板１Ａと、前
記ＴＦＴ基板１Ａ上に形成された対向ガラス基板１Ｂと
よりなり、基板１Ａと１Ｂとの間には液晶層１が、シー
ル部材１Ｃにより封入されている。図示の液晶表示装置
では、前記透明画素電極を対応するＴＦＴを介して選択
的に駆動することにより、液晶層中において、前記選択
された画素電極に対応して、液晶分子の配向を選択的に
変化させる。さらに、前記ガラス基板１Ａおよび１Ｂの
外側には、それぞれ図示しないが偏光板が、直交ニコル
状態で配設されている。また、ガラス基板１Ａおよび１
Ｂの内側には、図示を省略したが前記液晶層１に接する
ように分子配向膜が形成され、液晶分子の配向方向を規
制する。
動型液晶表示装置の概略的な構成を示す。図１を参照す
るに、液晶表示装置は多数のＴＦＴおよびこれに協働す
る透明画素電極を担持するＴＦＴガラス基板１Ａと、前
記ＴＦＴ基板１Ａ上に形成された対向ガラス基板１Ｂと
よりなり、基板１Ａと１Ｂとの間には液晶層１が、シー
ル部材１Ｃにより封入されている。図示の液晶表示装置
では、前記透明画素電極を対応するＴＦＴを介して選択
的に駆動することにより、液晶層中において、前記選択
された画素電極に対応して、液晶分子の配向を選択的に
変化させる。さらに、前記ガラス基板１Ａおよび１Ｂの
外側には、それぞれ図示しないが偏光板が、直交ニコル
状態で配設されている。また、ガラス基板１Ａおよび１
Ｂの内側には、図示を省略したが前記液晶層１に接する
ように分子配向膜が形成され、液晶分子の配向方向を規
制する。
【０００６】図２は前記ＴＦＴガラス基板１Ａの一部を
拡大して示す。図２を参照するに、前記ガラス基板１Ａ
上には走査信号を供給される多数のパッド電極１３Ａお
よびこれから延在する多数の走査電極１３と、ビデオ信
号を供給される多数のパッド電極１２Ａおよびこれから
延在する多数の信号電極１２とが、走査電極１３の延在
方向と信号電極１２の延在方向とが略直交するように形
成されており、前記走査電極１３と前記信号電極１２と
の交点には、ＴＦＴ１１が形成されている。さらに、前
記基板１Ａ上には、各々のＴＦＴ１１に対応して透明画
素電極１４が形成されており、各々のＴＦＴ１１は対応
する走査電極１３上の走査信号により選択され、対応す
る信号電極１２上のビデオ信号により、協働する透明画
素電極１４を駆動する。
拡大して示す。図２を参照するに、前記ガラス基板１Ａ
上には走査信号を供給される多数のパッド電極１３Ａお
よびこれから延在する多数の走査電極１３と、ビデオ信
号を供給される多数のパッド電極１２Ａおよびこれから
延在する多数の信号電極１２とが、走査電極１３の延在
方向と信号電極１２の延在方向とが略直交するように形
成されており、前記走査電極１３と前記信号電極１２と
の交点には、ＴＦＴ１１が形成されている。さらに、前
記基板１Ａ上には、各々のＴＦＴ１１に対応して透明画
素電極１４が形成されており、各々のＴＦＴ１１は対応
する走査電極１３上の走査信号により選択され、対応す
る信号電極１２上のビデオ信号により、協働する透明画
素電極１４を駆動する。
【０００７】図３は図２の液晶表示装置の１画素分の液
晶セル駆動回路構成を示す。図３を参照するに、図１の
液晶層１中には複数の画素に対応して複数の液晶セル１
５が画成されており、図１のガラス基板１Ａに対応する
ＴＦＴ基板上には前記ＴＦＴ１１が、前記液晶セル１５
に対応してマトリクス状に形成される。また前記ＴＦＴ
基板１Ａ上には前記ＴＦＴ１１にビデオ信号を供給する
信号線１２が互いに実質的に平行に、列方向に延在し、
さらに前記ＴＦＴ１１を制御するゲート制御線（走査電
極）１３が互いに実質的に平行に行方向に延在する。図
示の例では前記ＴＦＴ１１は互いに直列に接続された一
対のＴＦＴ１１Ａ，１１Ｂよりなり、画素電極１４を介
して対応する液晶セル１５を駆動する。さらに前記ＴＦ
Ｔ１１には前記液晶セル１５に並列に、キャパシタ１６
が接続される。前記キャパシタ１６は前記液晶セル１５
に印加される駆動電圧を保持する蓄積キャパシタンスを
形成する。その際、前記キャパシタ１６は画素電極１４
と容量線１７との間に接続される。
晶セル駆動回路構成を示す。図３を参照するに、図１の
液晶層１中には複数の画素に対応して複数の液晶セル１
５が画成されており、図１のガラス基板１Ａに対応する
ＴＦＴ基板上には前記ＴＦＴ１１が、前記液晶セル１５
に対応してマトリクス状に形成される。また前記ＴＦＴ
基板１Ａ上には前記ＴＦＴ１１にビデオ信号を供給する
信号線１２が互いに実質的に平行に、列方向に延在し、
さらに前記ＴＦＴ１１を制御するゲート制御線（走査電
極）１３が互いに実質的に平行に行方向に延在する。図
示の例では前記ＴＦＴ１１は互いに直列に接続された一
対のＴＦＴ１１Ａ，１１Ｂよりなり、画素電極１４を介
して対応する液晶セル１５を駆動する。さらに前記ＴＦ
Ｔ１１には前記液晶セル１５に並列に、キャパシタ１６
が接続される。前記キャパシタ１６は前記液晶セル１５
に印加される駆動電圧を保持する蓄積キャパシタンスを
形成する。その際、前記キャパシタ１６は画素電極１４
と容量線１７との間に接続される。
【０００８】前記蓄積キャパシタンス１６は先にも説明
したように、一対の金属電極パターンの間に誘電体膜を
保持した構成としてもよいが、アクティブマトリクス駆
動方式の液晶表示装置ではＭＯＳキャパシタの形に形成
する方が有利である。図４は、かかる従来のＭＯＳキャ
パシタを有する液晶表示装置の回路構成を示す。
したように、一対の金属電極パターンの間に誘電体膜を
保持した構成としてもよいが、アクティブマトリクス駆
動方式の液晶表示装置ではＭＯＳキャパシタの形に形成
する方が有利である。図４は、かかる従来のＭＯＳキャ
パシタを有する液晶表示装置の回路構成を示す。
【０００９】図４を参照するに、液晶セルは前記ＴＦＴ
基板１Ａに対応するガラス基板１０Ａと、前記ガラス基
板１０Ａ上に形成されたポリシリコンパターン１０Ｂ
と、前記ガラス基板１０Ａ上に前記ポリシリコンパター
ン１０Ｂを覆うように形成された酸化膜１０Ｃとよりな
り、前記ＴＦＴ１１は前記ポリシリコンパターン１０Ｂ
中に形成されたｎ+ 型の拡散領域１０ａ，１０ｂおよび
１０ｃと、前記酸化膜１０Ｃ上、前記拡散領域１０ａと
１０ｂとの間に形成されたＡｌあるいはポリシリコンよ
りなるゲート電極１１ａと、前記酸化膜１０Ｃ上、前記
拡散領域１０ｂと１０ｃとの間に形成された、同様なＡ
ｌあるいはポリシリコンよりなるゲート電極１１ｂとよ
りなる。ただし、前記ゲート電極１１ａは前記ＴＦＴ１
１Ａに対応し、また前記ゲート電極１１ｂは前記ＴＦＴ
１１Ｂに対応する。また、前記酸化膜１０Ｃは前記ゲー
ト電極１１ａ，１１ｂの下においてゲート絶縁膜を形成
する。また、前記拡散領域１０ａに前記信号線１２が接
続され、さらに前記ゲート電極１１ａ，１１ｂに前記ゲ
ート制御線１３が接続される。
基板１Ａに対応するガラス基板１０Ａと、前記ガラス基
板１０Ａ上に形成されたポリシリコンパターン１０Ｂ
と、前記ガラス基板１０Ａ上に前記ポリシリコンパター
ン１０Ｂを覆うように形成された酸化膜１０Ｃとよりな
り、前記ＴＦＴ１１は前記ポリシリコンパターン１０Ｂ
中に形成されたｎ+ 型の拡散領域１０ａ，１０ｂおよび
１０ｃと、前記酸化膜１０Ｃ上、前記拡散領域１０ａと
１０ｂとの間に形成されたＡｌあるいはポリシリコンよ
りなるゲート電極１１ａと、前記酸化膜１０Ｃ上、前記
拡散領域１０ｂと１０ｃとの間に形成された、同様なＡ
ｌあるいはポリシリコンよりなるゲート電極１１ｂとよ
りなる。ただし、前記ゲート電極１１ａは前記ＴＦＴ１
１Ａに対応し、また前記ゲート電極１１ｂは前記ＴＦＴ
１１Ｂに対応する。また、前記酸化膜１０Ｃは前記ゲー
ト電極１１ａ，１１ｂの下においてゲート絶縁膜を形成
する。また、前記拡散領域１０ａに前記信号線１２が接
続され、さらに前記ゲート電極１１ａ，１１ｂに前記ゲ
ート制御線１３が接続される。
【００１０】図４の構成では、さらに前記拡散領域１１
ｃが図中右方に延在し、ｎ+ 型拡散領域１０ｄを形成す
る。さらに、前記酸化膜１０Ｃ上には前記拡散領域１０
ｄに対応して前記ゲート電極１１ａ，１１ｂと同様なＡ
ｌあるいはポリシリコンよりなる電極１１ｃが、キャパ
シタ電極として形成される。前記電極１１ｃおよび拡散
領域１０ｄは前記キャパシタ１６のキャパシタ電極を構
成する。
ｃが図中右方に延在し、ｎ+ 型拡散領域１０ｄを形成す
る。さらに、前記酸化膜１０Ｃ上には前記拡散領域１０
ｄに対応して前記ゲート電極１１ａ，１１ｂと同様なＡ
ｌあるいはポリシリコンよりなる電極１１ｃが、キャパ
シタ電極として形成される。前記電極１１ｃおよび拡散
領域１０ｄは前記キャパシタ１６のキャパシタ電極を構
成する。
【００１１】かかる構成の液晶表示装置では、前記ゲー
トバス線１３上の選択信号により前記ＴＦＴ１１Ａおよ
び１１Ｂがターンオンし、前記信号線１２上のビデオ信
号により前記キャパシタ１６が、前記拡散領域１０ｄを
介して充電される。その結果、前記拡散領域１０ｃおよ
び拡散領域１０ｄに接続された画素電極１４の電位が、
次の選択信号が入来するまで所定の駆動電位に保持され
る。
トバス線１３上の選択信号により前記ＴＦＴ１１Ａおよ
び１１Ｂがターンオンし、前記信号線１２上のビデオ信
号により前記キャパシタ１６が、前記拡散領域１０ｄを
介して充電される。その結果、前記拡散領域１０ｃおよ
び拡散領域１０ｄに接続された画素電極１４の電位が、
次の選択信号が入来するまで所定の駆動電位に保持され
る。
【００１２】一方、かかる従来の液晶表示装置では、前
記拡散領域１０ａ，１０ｂおよび１０ｃは前記ゲート電
極１１ａ，１１ｂをマスクに自己整合的に形成すること
ができるが、前記拡散領域１０ｄは自己整合工程では形
成できない。すなわち、前記拡散領域１０ｄを形成する
には別にマスクを使い、イオン注入工程を拡散領域１０
ａ〜１０ｃとは別に行なう必要がある。
記拡散領域１０ａ，１０ｂおよび１０ｃは前記ゲート電
極１１ａ，１１ｂをマスクに自己整合的に形成すること
ができるが、前記拡散領域１０ｄは自己整合工程では形
成できない。すなわち、前記拡散領域１０ｄを形成する
には別にマスクを使い、イオン注入工程を拡散領域１０
ａ〜１０ｃとは別に行なう必要がある。
【００１３】しかし、このように拡散領域１０ｄを形成
するのに別のマスク工程および別のイオン注入工程を使
った場合、工程数が大幅に増大してしまい、しかもマス
クずれに伴うしきい値変動等、不良の確率が増大してし
まうおそれがある。さらに、図２の構成では仮に拡散領
域１０ａ〜１０ｃを自己整合工程ではなく、拡散領域１
０ｄと同時に同一のマスク工程で形成することも考えら
れるが、このような工程では前記酸化膜１０Ｃの形成工
程が前記イオン注入工程の後に実行されるため、ポリシ
リコンパターン１０Ｂの表面が不純物元素により汚染さ
れやすい。半導体集積回路を製造する場合には、かかる
不純物元素は洗浄により除去されるが、ガラス基板を使
った液晶表示装置の場合、徹底的な洗浄を行なうことが
できず、このため、一度不純物元素による汚染が生じる
と、不純物元素がポリシリコンパターン１０Ｂ上に残留
しやすい。
するのに別のマスク工程および別のイオン注入工程を使
った場合、工程数が大幅に増大してしまい、しかもマス
クずれに伴うしきい値変動等、不良の確率が増大してし
まうおそれがある。さらに、図２の構成では仮に拡散領
域１０ａ〜１０ｃを自己整合工程ではなく、拡散領域１
０ｄと同時に同一のマスク工程で形成することも考えら
れるが、このような工程では前記酸化膜１０Ｃの形成工
程が前記イオン注入工程の後に実行されるため、ポリシ
リコンパターン１０Ｂの表面が不純物元素により汚染さ
れやすい。半導体集積回路を製造する場合には、かかる
不純物元素は洗浄により除去されるが、ガラス基板を使
った液晶表示装置の場合、徹底的な洗浄を行なうことが
できず、このため、一度不純物元素による汚染が生じる
と、不純物元素がポリシリコンパターン１０Ｂ上に残留
しやすい。
【００１４】
【発明が解決しようとする課題】これに対し、図５は図
４の液晶表示装置の上記課題を解決した別の従来の液晶
表示装置の構成を示す。ただし図５中、先に説明した部
分に対応する部分には同一の参照符号を付し、説明を省
略する。図５を参照するに、図示の液晶表示装置では、
前記ＴＦＴ１１Ａ，１１Ｂを構成するｎ+ 型拡散領域１
０ａ〜１０ｃの他に、同様なｎ+ 型拡散領域１０ｅが前
記ポリシリコンパターン１０Ｂ中に、前記ゲート電極１
１ａ，１１ｂおよびキャパシタ電極１１ｃをマスクとし
て自己整合工程により形成されており、このため製造工
程数が増える問題およびポリシリコンパターン１０Ｂの
不純物元素による汚染の問題は回避される。図３の構成
では、前記電極１１ｃに前記容量線１７を介して所定の
電圧を印加し、前記ポリシリコンパターン１０Ｂ中に、
拡散領域１０ｃと１０ｅとの間の真性あるいは低濃度ド
ープ領域１０ｆにおいて表面蓄積層を誘起する。前記領
域１０ｆは前記ポリシリコンパターン１０Ｂ中、拡散領
域１０ａと１０ｂの間、あるいは拡散領域１０ｃと１０
ｄとの間に形成されるチャネル領域と同様な不純物濃度
を有する。
４の液晶表示装置の上記課題を解決した別の従来の液晶
表示装置の構成を示す。ただし図５中、先に説明した部
分に対応する部分には同一の参照符号を付し、説明を省
略する。図５を参照するに、図示の液晶表示装置では、
前記ＴＦＴ１１Ａ，１１Ｂを構成するｎ+ 型拡散領域１
０ａ〜１０ｃの他に、同様なｎ+ 型拡散領域１０ｅが前
記ポリシリコンパターン１０Ｂ中に、前記ゲート電極１
１ａ，１１ｂおよびキャパシタ電極１１ｃをマスクとし
て自己整合工程により形成されており、このため製造工
程数が増える問題およびポリシリコンパターン１０Ｂの
不純物元素による汚染の問題は回避される。図３の構成
では、前記電極１１ｃに前記容量線１７を介して所定の
電圧を印加し、前記ポリシリコンパターン１０Ｂ中に、
拡散領域１０ｃと１０ｅとの間の真性あるいは低濃度ド
ープ領域１０ｆにおいて表面蓄積層を誘起する。前記領
域１０ｆは前記ポリシリコンパターン１０Ｂ中、拡散領
域１０ａと１０ｂの間、あるいは拡散領域１０ｃと１０
ｄとの間に形成されるチャネル領域と同様な不純物濃度
を有する。
【００１５】図５の構成はこのように上記図４の構成の
問題点は回避することができるが、前記領域１０ｆに表
面蓄積層を誘起するためには前記容量線１７を駆動する
のに別に電源が必要で、このため液晶表示装置中の駆動
回路が複雑になり、製造費用が増大する問題が避けられ
ない。さらに、図３の回路図よりわかるように、このよ
うな高電圧を印加される容量線１７が前記ＴＦＴ基板１
０Ａ上において信号線１２と交差するが、前記容量線１
７と信号線１２との間には薄い層間絶縁膜が介在するだ
けなので、リーク電流や絶縁破壊が生じる可能性があ
る。前記容量線１７に印加される電圧は通常の半導体集
積回路で使われる電圧よりもはるかに高い電圧である。
また、このような高電圧は前記容量線１７に継続的に印
加されるため、前記ゲート酸化膜１０Ｃも通常のＭＯＳ
トランジスタのゲート酸化膜よりも劣化しやすい。この
ため、図５の構成のキャパシタ１６は信頼性の点で問題
を有する。
問題点は回避することができるが、前記領域１０ｆに表
面蓄積層を誘起するためには前記容量線１７を駆動する
のに別に電源が必要で、このため液晶表示装置中の駆動
回路が複雑になり、製造費用が増大する問題が避けられ
ない。さらに、図３の回路図よりわかるように、このよ
うな高電圧を印加される容量線１７が前記ＴＦＴ基板１
０Ａ上において信号線１２と交差するが、前記容量線１
７と信号線１２との間には薄い層間絶縁膜が介在するだ
けなので、リーク電流や絶縁破壊が生じる可能性があ
る。前記容量線１７に印加される電圧は通常の半導体集
積回路で使われる電圧よりもはるかに高い電圧である。
また、このような高電圧は前記容量線１７に継続的に印
加されるため、前記ゲート酸化膜１０Ｃも通常のＭＯＳ
トランジスタのゲート酸化膜よりも劣化しやすい。この
ため、図５の構成のキャパシタ１６は信頼性の点で問題
を有する。
【００１６】さらに、図５の構成では前記容量線１７に
高電圧を印加するのに伴い、液晶セル中に、前記容量線
と他の配線あるいはＴＦＴとの間に対応してドメインが
形成されやすくなる。また、かかるドメインの形成に伴
う表示の乱れを回避するために、前記容量線に沿って実
質的な幅の遮光マスクを形成する必要があるが、かかる
幅の広い遮光マスクを形成すると液晶表示装置の開口率
が低下してしまう。
高電圧を印加するのに伴い、液晶セル中に、前記容量線
と他の配線あるいはＴＦＴとの間に対応してドメインが
形成されやすくなる。また、かかるドメインの形成に伴
う表示の乱れを回避するために、前記容量線に沿って実
質的な幅の遮光マスクを形成する必要があるが、かかる
幅の広い遮光マスクを形成すると液晶表示装置の開口率
が低下してしまう。
【００１７】そこで、本発明は上記の課題を解決した、
新規で有用なＭＯＳ型容量素子、液晶表示装置、半導体
装置、およびその製造方法を提供することを概括的課題
とする。そこで、本発明は上記の課題を解決した新規で
有用なＭＯＳ型容量素子、かかるＭＯＳ型容量素子を有
する液晶表示装置、およびその製造方法を提供すること
を概括的課題とする。
新規で有用なＭＯＳ型容量素子、液晶表示装置、半導体
装置、およびその製造方法を提供することを概括的課題
とする。そこで、本発明は上記の課題を解決した新規で
有用なＭＯＳ型容量素子、かかるＭＯＳ型容量素子を有
する液晶表示装置、およびその製造方法を提供すること
を概括的課題とする。
【００１８】本発明のその他の課題は、構成が簡単で、
製造が容易なＭＯＳ型容量素子、およびかかるＭＯＳ型
容量素子を有する液晶表示装置、さらにその製造方法を
提供することにある。
製造が容易なＭＯＳ型容量素子、およびかかるＭＯＳ型
容量素子を有する液晶表示装置、さらにその製造方法を
提供することにある。
【００１９】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板と、前記基板上に
形成された半導体層と、前記半導体層上に形成された絶
縁膜と、前記絶縁膜上に形成された電極と、前記半導体
層中、前記電極に隣接して形成された第１の拡散領域
と、前記半導体層中、前記電極に隣接して形成された第
２の拡散領域とよりなり、前記第１の拡散領域は第１の
導電型に、また前記第２の拡散領域は第２の、逆導電型
にドープされていることを特徴とするＭＯＳ型容量素子
により、または請求項２に記載したように、前記電極は
第１の入力端子に接続され、前記第１および第２の拡散
領域は、共通に第２の入力端子に接続されていることを
特徴とする請求項１記載のＭＯＳ型容量素子により、ま
たは請求項３に記載したように、前記第１の拡散領域は
前記半導体層中において前記電極の一の側に形成された
第１の縁部に実質的に一致して形成されており、前記第
２の拡散領域は前記半導体層中において前記電極の他の
側に形成された第２の縁部に実質的に一致して形成され
ていることを特徴とする請求項１または２記載のＭＯＳ
型容量素子により、または請求項４に記載したように、
前記第１の拡散領域は前記半導体層中において前記電極
の一の側に形成された第１の縁部の外側に、前記電極直
下の領域との間に前記第１の導電型の第１のＬＤＤ領域
を介して形成されており、前記第２の拡散領域は前記半
導体層中において前記電極の他の側に形成された第２の
縁部の外側に、前記電極直下の領域との間に前記第２の
導電型の第２のＬＤＤ領域を介して形成されていること
を特徴とする請求項１〜３のうち、いずれか一項記載の
ＭＯＳ型容量素子により、または請求項５に記載したよ
うに、前記第１の拡散領域は前記半導体層中において前
記電極の一の側に形成された第１の縁部の外側に、前記
電極直下の領域との間に第１のオフセット領域を介して
形成されており、前記第２の拡散領域は前記半導体層中
において前記電極の他の側に形成された第２の縁部の外
側に、前記電極直下の領域との間に第２のオフセット領
域を介して形成されていることを特徴とする請求項１〜
３のうち、いずれか一項記載のＭＯＳ型容量素子によ
り、または請求項６に記載したように、前記第１の拡散
領域と前記第２の拡散領域とは、前記電極の縁部に隣接
して、しかも相互にも隣接して形成されていることを特
徴とする請求項１または２記載のＭＯＳ型容量素子によ
り、または請求項７に記載したように、基板と、前記基
板上に形成された電極と、前記基板上に、前記電極を覆
うように形成された絶縁膜と、前記絶縁膜上に形成され
た半導体層と、前記半導体層中、前記電極の一の縁部に
隣接して形成された第１の拡散領域と、前記半導体層
中、前記電極の他の縁部に隣接して形成された第２の拡
散領域とよりなり、前記第１の拡散領域は第１の導電型
に、また前記第２の拡散領域は第２の、逆導電型にドー
プされていることを特徴とするＭＯＳ型容量素子によ
り、または請求項８に記載したように、前記電極は第１
の入力端子に接続され、前記第１および第２の拡散領域
は、共通に第２の入力端子に接続されていることを特徴
とする請求項７記載のＭＯＳ型容量素子により、または
請求項９に記載したように、前記第１の拡散領域は前記
半導体層中において前記電極の一の側に形成された第１
の縁部に実質的に一致して形成されており、前記第２の
拡散領域は前記半導体層中において前記電極の他の側に
形成された第２の縁部に実質的に一致して形成されてい
ることを特徴とする請求項７記載のＭＯＳ型容量素子に
より、または請求項１０に記載したように、第１のガラ
ス基板と、前記第１のガラス基板に対向する第２のガラ
ス基板と、前記第１のガラス基板と前記第２のガラス基
板との間に封入された液晶層と、前記第１のガラス基板
上を延在する信号電極と、前記第１のガラス基板上を延
在する走査電極と、前記第１のガラス基板上を延在する
共通電位線と、前記信号電極線と前記走査電極との交点
に形成された薄膜トランジスタと、前記薄膜トランジス
タに電気的に接続された画素電極と、前記画素電極に並
列に接続された蓄積容量とよりなる液晶表示装置におい
て、前記薄膜トランジスタは前記第１のガラス基板上に
形成された半導体層中に形成されており、前記蓄積容量
は、前記半導体層上に形成された絶縁膜と、前記絶縁膜
上に形成されたキャパシタ電極と、前記半導体層中、前
記キャパシタ電極に隣接して形成された第１の拡散領域
と、前記半導体層中、前記キャパシタ電極に隣接して形
成された第２の拡散領域とよりなり、前記第１の拡散領
域は第１の導電型に、また前記第２の拡散領域は第２
の、逆導電型にドープされていることを特徴とする液晶
表示装置により、または請求項１１に記載したように、
前記薄膜トランジスタは、前記半導体層中に、前記第１
の拡散領域からチャネル領域により隔てられて形成され
た、前記第１の導電型を有する第３の拡散領域と、前記
絶縁膜上に、前記半導体層中の前記チャネル領域を覆う
ように形成されたゲート電極とよりなり、前記第１およ
び第２の拡散領域は共通に前記画素電極に接続され、前
記キャパシタ電極は前記共通電位線に接続され、前記第
３の拡散領域は前記信号線に接続され、さらに前記ゲー
ト電極は前記走査電極に接続されていることを特徴とす
る請求項１０記載の液晶表示装置により、または請求項
１２に記載したように、前記第１の拡散領域は前記半導
体層中において前記キャパシタ電極の一の側に形成され
た第１の縁部に実質的に一致して形成されており、前記
第２の拡散領域は前記半導体層中において前記キャパシ
タ電極の他の側に形成された第２の縁部に実質的に一致
して形成されていることを特徴とする請求項１０または
１１記載の液晶表示装置により、または請求項１３に記
載したように、前記第１の拡散領域は前記半導体層中に
おいて前記キャパシタ電極の一の側に形成された第１の
縁部の外側に、前記キャパシタ電極直下の領域との間に
前記第１の導電型の第１のＬＤＤ領域を介して形成され
ており、前記第２の拡散領域は前記半導体層中において
前記キャパシタ電極の他の側に形成された第２の縁部の
外側に、前記キャパシタ電極直下の領域との間に前記第
２の導電型の第２のＬＤＤ領域を介して形成されている
ことを特徴とする請求項１０または１１記載の液晶表示
装置により、または請求項１４に記載したように、前記
第１の拡散領域は前記半導体層中において前記キャパシ
タ電極の一の側に形成された第１の縁部の外側に、前記
キャパシタ電極直下の領域との間に第１のオフセット領
域を介して形成されており、前記第２の拡散領域は前記
半導体層中において前記キャパシタ電極の他の側に形成
された第２の縁部の外側に、前記キャパシタ電極直下の
領域との間に第２のオフセット領域を介して形成されて
いることを特徴とする請求項１０または１１記載の液晶
表示装置により、または請求項１５に記載したように、
前記第１の拡散領域と前記第２の拡散領域とは、前記キ
ャパシタ電極の縁部に隣接して、しかも相互にも隣接し
て形成されていることを特徴とする請求項１０または１
１記載の液晶表示装置により、または請求項１６に記載
したように、光源と、前記光源で形成された光ビームの
光路中に配設され、これを空間変調する液晶パネルと、
前記液晶パネルで空間変調された光ビームを投写する投
写光学系とを備えた投写型液晶表示装置において、前記
液晶パネルは、第１のガラス基板と、前記第１のガラス
基板に対向する第２のガラス基板と、前記第１のガラス
基板と前記第２のガラス基板との間に封入された液晶層
と、前記第１のガラス基板上を延在する信号電極と、前
記第１のガラス基板上を延在する走査電極と、前記第１
のガラス基板上を延在する共通電位線と、前記信号電極
線と前記走査電極との交点に形成された薄膜トランジス
タと、前記薄膜トランジスタに電気的に接続された画素
電極と、前記画素電極に並列に接続された蓄積容量とよ
りなり、前記薄膜トランジスタは前記第１のガラス基板
上に形成された半導体層中に形成されており、前記蓄積
容量は、前記半導体層上に形成された絶縁膜と、前記絶
縁膜上に形成されたキャパシタ電極と、前記半導体層
中、前記キャパシタ電極に隣接して形成された第１の拡
散領域と、前記半導体層中、前記キャパシタ電極に隣接
して形成された第２の拡散領域とよりなり、前記第１の
拡散領域は第１の導電型に、また前記第２の拡散領域は
第２の、逆導電型にドープされていることを特徴とする
投写型液晶表示装置により、または請求項１７に記載し
たように、前記薄膜トランジスタは、前記半導体層中
に、前記第１の拡散領域からチャネル領域により隔てら
れて形成された、前記第１の導電型を有する第３の拡散
領域と、前記絶縁膜上に、前記半導体層中の前記チャネ
ル領域を覆うように形成されたゲート電極とよりなり、
前記第１および第２の拡散領域は共通に前記画素電極に
接続され、前記キャパシタ電極は前記共通電位線に接続
され、前記第３の拡散領域は前記信号線に接続され、さ
らに前記ゲート電極は前記走査電極に接続されているこ
とを特徴とする請求項１６記載の投写型液晶表示装置に
より、または請求項１８に記載したように、前記第１の
拡散領域は前記半導体層中において前記キャパシタ電極
の一の側に形成された第１の縁部に実質的に一致して形
成されており、前記第２の拡散領域は前記半導体層中に
おいて前記キャパシタ電極の他の側に形成された第２の
縁部に実質的に一致して形成されていることを特徴とす
る請求項１６または１７記載の投写型液晶表示装置によ
り、または請求項１９に記載したように、前記第１の拡
散領域は前記半導体層中において前記キャパシタ電極の
一の側に形成された第１の縁部の外側に、前記キャパシ
タ電極直下の領域との間に前記第１の導電型の第１のＬ
ＤＤ領域を介して形成されており、前記第２の拡散領域
は前記半導体層中において前記キャパシタ電極の他の側
に形成された第２の縁部の外側に、前記キャパシタ電極
直下の領域との間に前記第２の導電型の第２のＬＤＤ領
域を介して形成されていることを特徴とする請求項１６
または１７記載の投写型液晶表示装置により、または請
求項２０に記載したように、前記第１の拡散領域は前記
半導体層中において前記キャパシタ電極の一の側に形成
された第１の縁部の外側に、前記キャパシタ電極直下の
領域との間に第１のオフセット領域を介して形成されて
おり、前記第２の拡散領域は前記半導体層中において前
記キャパシタ電極の他の側に形成された第２の縁部の外
側に、前記キャパシタ電極直下の領域との間に第２のオ
フセット領域を介して形成されていることを特徴とする
請求項１６または１７記載の投写型液晶表示装置によ
り、または請求項２１に記載したように、前記第１の拡
散領域と前記第２の拡散領域とは、前記キャパシタ電極
の縁部に隣接して、しかも相互にも隣接して形成されて
いることを特徴とする請求項１６または１７記載の投写
型液晶表示装置により、または請求項２２に記載したよ
うに、キャパシタを含む半導体集積回路装置において、
前記キャパシタは基板と、前記基板上に形成された絶縁
膜と、前記絶縁膜上に形成された電極と、前記基板中、
前記電極に隣接して形成された第１の拡散領域と、前記
基板中、前記電極に隣接して形成された第２の拡散領域
とよりなり、前記第１の拡散領域は第１の導電型に、ま
た前記第２の拡散領域は第２の、逆導電型にドープされ
ていることを特徴とする半導体集積回路装置により、ま
たは請求項２３に記載したように、前記電極は第１の入
力端子に接続され、前記第１および第２の拡散領域は、
共通に第２の入力端子に接続されていることを特徴とす
る請求項２２記載の半導体集積回路装置により、または
請求項２４に記載したように、前記第１の拡散領域は前
記基板中において前記電極の一の側に形成された第１の
縁部に実質的に一致して形成されており、前記第２の拡
散領域は前記基板中において前記電極の他の側に形成さ
れた第２の縁部に実質的に一致して形成されていること
を特徴とする請求項２２または２３記載の半導体集積回
路装置により、または請求項２５に記載したように、前
記第１の拡散領域は前記基板中において前記電極の一の
側に形成された第１の縁部の外側に、前記電極直下の領
域との間に前記第１の導電型の第１のＬＤＤ領域を介し
て形成されており、前記第２の拡散領域は前記基板中に
おいて前記電極の他の側に形成された第２の縁部の外側
に、前記電極直下の領域との間に前記第２の導電型の第
２のＬＤＤ領域を介して形成されていることを特徴とす
る請求項２２または２３記載の半導体集積回路装置によ
り、または請求項２６に記載したように、前記第１の拡
散領域は前記基板中において前記電極の一の側に形成さ
れた第１の縁部の外側に、前記電極直下の領域との間に
第１のオフセット領域を介して形成されており、前記第
２の拡散領域は前記基板中において前記電極の他の側に
形成された第２の縁部の外側に、前記電極直下の領域と
の間に第２のオフセット領域を介して形成されているこ
とを特徴とする請求項２２または２３記載の半導体集積
回路装置により、または請求項２７に記載したように、
前記第１の拡散領域と前記第２の拡散領域とは、前記電
極の縁部に隣接して、しかも相互にも隣接して形成され
ていることを特徴とする請求項２２または２３記載の半
導体集積回路装置により、または請求項２８に記載した
ように、基板上に半導体膜を形成する工程と、前記半導
体膜上に絶縁膜を形成する工程と、前記絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクに、
前記ゲート電極の一の側において前記半導体膜中に第１
の導電型の不純物元素を導入する工程と、前記ゲート電
極をマスクに、前記ゲート電極の他の側において前記半
導体膜中に第２の、逆導電型の不純物元素を導入する工
程とを特徴とするＭＯＳ型容量素子の製造方法により、
または請求項２９に記載したように、ＭＯＳ型容量素子
を有する液晶表示装置の製造方法において、前記ＭＯＳ
型容量素子を、ガラス基板上に半導体膜を形成する工程
と、前記半導体膜上に絶縁膜を形成する工程と、前記絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
をマスクに、前記ゲート電極の一の側において前記半導
体膜中に第１の導電型の不純物元素を導入する工程と、
前記ゲート電極をマスクに、前記ゲート電極の他の側に
おいて前記半導体膜中に第２の、逆導電型の不純物元素
を導入する工程とにより形成することを特徴とする液晶
表示装置の製造方法により、または請求項３０に記載し
たように、ＭＯＳ型容量素子を有する液晶表示装置の製
造方法において、前記ＭＯＳ型容量素子を、ガラス基板
上にキャパシタ電極を形成する工程と、前記ガラス基板
上に、前記キャパシタ電極を覆うように絶縁膜を形成す
る工程と、前記絶縁膜上に半導体膜を形成する工程と、
前記ゲート電極の一の側において、前記半導体膜中に第
１の導電型の不純物元素を導入する工程と、前記ゲート
電極の他の側において、前記半導体膜中に第２の、逆導
電型の不純物元素を導入する工程とにより形成すること
を特徴とする液晶表示装置の製造方法により、または請
求項３１に記載したように、ＭＯＳ型容量素子を有する
半導体集積回路装置の製造方法において、前記ＭＯＳ型
容量素子を、前記半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極をマスクに、前記ゲート電極の一の側におい
て前記半導基板中に第１の導電型の不純物元素を導入す
る工程と、前記ゲート電極をマスクに、前記ゲート電極
の他の側において前記半導体基板中に第２の、逆導電型
の不純物元素を導入する工程とにより形成することを特
徴とする半導体集積回路装置の製造方法により、解決す
る。 ［作用］図６（Ａ）は、本発明によるＭＯＳ型容量素子
の原理を示す図、また図６（Ｂ）は、その等価回路図を
示す。ただし、図中先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
を、請求項１に記載したように、基板と、前記基板上に
形成された半導体層と、前記半導体層上に形成された絶
縁膜と、前記絶縁膜上に形成された電極と、前記半導体
層中、前記電極に隣接して形成された第１の拡散領域
と、前記半導体層中、前記電極に隣接して形成された第
２の拡散領域とよりなり、前記第１の拡散領域は第１の
導電型に、また前記第２の拡散領域は第２の、逆導電型
にドープされていることを特徴とするＭＯＳ型容量素子
により、または請求項２に記載したように、前記電極は
第１の入力端子に接続され、前記第１および第２の拡散
領域は、共通に第２の入力端子に接続されていることを
特徴とする請求項１記載のＭＯＳ型容量素子により、ま
たは請求項３に記載したように、前記第１の拡散領域は
前記半導体層中において前記電極の一の側に形成された
第１の縁部に実質的に一致して形成されており、前記第
２の拡散領域は前記半導体層中において前記電極の他の
側に形成された第２の縁部に実質的に一致して形成され
ていることを特徴とする請求項１または２記載のＭＯＳ
型容量素子により、または請求項４に記載したように、
前記第１の拡散領域は前記半導体層中において前記電極
の一の側に形成された第１の縁部の外側に、前記電極直
下の領域との間に前記第１の導電型の第１のＬＤＤ領域
を介して形成されており、前記第２の拡散領域は前記半
導体層中において前記電極の他の側に形成された第２の
縁部の外側に、前記電極直下の領域との間に前記第２の
導電型の第２のＬＤＤ領域を介して形成されていること
を特徴とする請求項１〜３のうち、いずれか一項記載の
ＭＯＳ型容量素子により、または請求項５に記載したよ
うに、前記第１の拡散領域は前記半導体層中において前
記電極の一の側に形成された第１の縁部の外側に、前記
電極直下の領域との間に第１のオフセット領域を介して
形成されており、前記第２の拡散領域は前記半導体層中
において前記電極の他の側に形成された第２の縁部の外
側に、前記電極直下の領域との間に第２のオフセット領
域を介して形成されていることを特徴とする請求項１〜
３のうち、いずれか一項記載のＭＯＳ型容量素子によ
り、または請求項６に記載したように、前記第１の拡散
領域と前記第２の拡散領域とは、前記電極の縁部に隣接
して、しかも相互にも隣接して形成されていることを特
徴とする請求項１または２記載のＭＯＳ型容量素子によ
り、または請求項７に記載したように、基板と、前記基
板上に形成された電極と、前記基板上に、前記電極を覆
うように形成された絶縁膜と、前記絶縁膜上に形成され
た半導体層と、前記半導体層中、前記電極の一の縁部に
隣接して形成された第１の拡散領域と、前記半導体層
中、前記電極の他の縁部に隣接して形成された第２の拡
散領域とよりなり、前記第１の拡散領域は第１の導電型
に、また前記第２の拡散領域は第２の、逆導電型にドー
プされていることを特徴とするＭＯＳ型容量素子によ
り、または請求項８に記載したように、前記電極は第１
の入力端子に接続され、前記第１および第２の拡散領域
は、共通に第２の入力端子に接続されていることを特徴
とする請求項７記載のＭＯＳ型容量素子により、または
請求項９に記載したように、前記第１の拡散領域は前記
半導体層中において前記電極の一の側に形成された第１
の縁部に実質的に一致して形成されており、前記第２の
拡散領域は前記半導体層中において前記電極の他の側に
形成された第２の縁部に実質的に一致して形成されてい
ることを特徴とする請求項７記載のＭＯＳ型容量素子に
より、または請求項１０に記載したように、第１のガラ
ス基板と、前記第１のガラス基板に対向する第２のガラ
ス基板と、前記第１のガラス基板と前記第２のガラス基
板との間に封入された液晶層と、前記第１のガラス基板
上を延在する信号電極と、前記第１のガラス基板上を延
在する走査電極と、前記第１のガラス基板上を延在する
共通電位線と、前記信号電極線と前記走査電極との交点
に形成された薄膜トランジスタと、前記薄膜トランジス
タに電気的に接続された画素電極と、前記画素電極に並
列に接続された蓄積容量とよりなる液晶表示装置におい
て、前記薄膜トランジスタは前記第１のガラス基板上に
形成された半導体層中に形成されており、前記蓄積容量
は、前記半導体層上に形成された絶縁膜と、前記絶縁膜
上に形成されたキャパシタ電極と、前記半導体層中、前
記キャパシタ電極に隣接して形成された第１の拡散領域
と、前記半導体層中、前記キャパシタ電極に隣接して形
成された第２の拡散領域とよりなり、前記第１の拡散領
域は第１の導電型に、また前記第２の拡散領域は第２
の、逆導電型にドープされていることを特徴とする液晶
表示装置により、または請求項１１に記載したように、
前記薄膜トランジスタは、前記半導体層中に、前記第１
の拡散領域からチャネル領域により隔てられて形成され
た、前記第１の導電型を有する第３の拡散領域と、前記
絶縁膜上に、前記半導体層中の前記チャネル領域を覆う
ように形成されたゲート電極とよりなり、前記第１およ
び第２の拡散領域は共通に前記画素電極に接続され、前
記キャパシタ電極は前記共通電位線に接続され、前記第
３の拡散領域は前記信号線に接続され、さらに前記ゲー
ト電極は前記走査電極に接続されていることを特徴とす
る請求項１０記載の液晶表示装置により、または請求項
１２に記載したように、前記第１の拡散領域は前記半導
体層中において前記キャパシタ電極の一の側に形成され
た第１の縁部に実質的に一致して形成されており、前記
第２の拡散領域は前記半導体層中において前記キャパシ
タ電極の他の側に形成された第２の縁部に実質的に一致
して形成されていることを特徴とする請求項１０または
１１記載の液晶表示装置により、または請求項１３に記
載したように、前記第１の拡散領域は前記半導体層中に
おいて前記キャパシタ電極の一の側に形成された第１の
縁部の外側に、前記キャパシタ電極直下の領域との間に
前記第１の導電型の第１のＬＤＤ領域を介して形成され
ており、前記第２の拡散領域は前記半導体層中において
前記キャパシタ電極の他の側に形成された第２の縁部の
外側に、前記キャパシタ電極直下の領域との間に前記第
２の導電型の第２のＬＤＤ領域を介して形成されている
ことを特徴とする請求項１０または１１記載の液晶表示
装置により、または請求項１４に記載したように、前記
第１の拡散領域は前記半導体層中において前記キャパシ
タ電極の一の側に形成された第１の縁部の外側に、前記
キャパシタ電極直下の領域との間に第１のオフセット領
域を介して形成されており、前記第２の拡散領域は前記
半導体層中において前記キャパシタ電極の他の側に形成
された第２の縁部の外側に、前記キャパシタ電極直下の
領域との間に第２のオフセット領域を介して形成されて
いることを特徴とする請求項１０または１１記載の液晶
表示装置により、または請求項１５に記載したように、
前記第１の拡散領域と前記第２の拡散領域とは、前記キ
ャパシタ電極の縁部に隣接して、しかも相互にも隣接し
て形成されていることを特徴とする請求項１０または１
１記載の液晶表示装置により、または請求項１６に記載
したように、光源と、前記光源で形成された光ビームの
光路中に配設され、これを空間変調する液晶パネルと、
前記液晶パネルで空間変調された光ビームを投写する投
写光学系とを備えた投写型液晶表示装置において、前記
液晶パネルは、第１のガラス基板と、前記第１のガラス
基板に対向する第２のガラス基板と、前記第１のガラス
基板と前記第２のガラス基板との間に封入された液晶層
と、前記第１のガラス基板上を延在する信号電極と、前
記第１のガラス基板上を延在する走査電極と、前記第１
のガラス基板上を延在する共通電位線と、前記信号電極
線と前記走査電極との交点に形成された薄膜トランジス
タと、前記薄膜トランジスタに電気的に接続された画素
電極と、前記画素電極に並列に接続された蓄積容量とよ
りなり、前記薄膜トランジスタは前記第１のガラス基板
上に形成された半導体層中に形成されており、前記蓄積
容量は、前記半導体層上に形成された絶縁膜と、前記絶
縁膜上に形成されたキャパシタ電極と、前記半導体層
中、前記キャパシタ電極に隣接して形成された第１の拡
散領域と、前記半導体層中、前記キャパシタ電極に隣接
して形成された第２の拡散領域とよりなり、前記第１の
拡散領域は第１の導電型に、また前記第２の拡散領域は
第２の、逆導電型にドープされていることを特徴とする
投写型液晶表示装置により、または請求項１７に記載し
たように、前記薄膜トランジスタは、前記半導体層中
に、前記第１の拡散領域からチャネル領域により隔てら
れて形成された、前記第１の導電型を有する第３の拡散
領域と、前記絶縁膜上に、前記半導体層中の前記チャネ
ル領域を覆うように形成されたゲート電極とよりなり、
前記第１および第２の拡散領域は共通に前記画素電極に
接続され、前記キャパシタ電極は前記共通電位線に接続
され、前記第３の拡散領域は前記信号線に接続され、さ
らに前記ゲート電極は前記走査電極に接続されているこ
とを特徴とする請求項１６記載の投写型液晶表示装置に
より、または請求項１８に記載したように、前記第１の
拡散領域は前記半導体層中において前記キャパシタ電極
の一の側に形成された第１の縁部に実質的に一致して形
成されており、前記第２の拡散領域は前記半導体層中に
おいて前記キャパシタ電極の他の側に形成された第２の
縁部に実質的に一致して形成されていることを特徴とす
る請求項１６または１７記載の投写型液晶表示装置によ
り、または請求項１９に記載したように、前記第１の拡
散領域は前記半導体層中において前記キャパシタ電極の
一の側に形成された第１の縁部の外側に、前記キャパシ
タ電極直下の領域との間に前記第１の導電型の第１のＬ
ＤＤ領域を介して形成されており、前記第２の拡散領域
は前記半導体層中において前記キャパシタ電極の他の側
に形成された第２の縁部の外側に、前記キャパシタ電極
直下の領域との間に前記第２の導電型の第２のＬＤＤ領
域を介して形成されていることを特徴とする請求項１６
または１７記載の投写型液晶表示装置により、または請
求項２０に記載したように、前記第１の拡散領域は前記
半導体層中において前記キャパシタ電極の一の側に形成
された第１の縁部の外側に、前記キャパシタ電極直下の
領域との間に第１のオフセット領域を介して形成されて
おり、前記第２の拡散領域は前記半導体層中において前
記キャパシタ電極の他の側に形成された第２の縁部の外
側に、前記キャパシタ電極直下の領域との間に第２のオ
フセット領域を介して形成されていることを特徴とする
請求項１６または１７記載の投写型液晶表示装置によ
り、または請求項２１に記載したように、前記第１の拡
散領域と前記第２の拡散領域とは、前記キャパシタ電極
の縁部に隣接して、しかも相互にも隣接して形成されて
いることを特徴とする請求項１６または１７記載の投写
型液晶表示装置により、または請求項２２に記載したよ
うに、キャパシタを含む半導体集積回路装置において、
前記キャパシタは基板と、前記基板上に形成された絶縁
膜と、前記絶縁膜上に形成された電極と、前記基板中、
前記電極に隣接して形成された第１の拡散領域と、前記
基板中、前記電極に隣接して形成された第２の拡散領域
とよりなり、前記第１の拡散領域は第１の導電型に、ま
た前記第２の拡散領域は第２の、逆導電型にドープされ
ていることを特徴とする半導体集積回路装置により、ま
たは請求項２３に記載したように、前記電極は第１の入
力端子に接続され、前記第１および第２の拡散領域は、
共通に第２の入力端子に接続されていることを特徴とす
る請求項２２記載の半導体集積回路装置により、または
請求項２４に記載したように、前記第１の拡散領域は前
記基板中において前記電極の一の側に形成された第１の
縁部に実質的に一致して形成されており、前記第２の拡
散領域は前記基板中において前記電極の他の側に形成さ
れた第２の縁部に実質的に一致して形成されていること
を特徴とする請求項２２または２３記載の半導体集積回
路装置により、または請求項２５に記載したように、前
記第１の拡散領域は前記基板中において前記電極の一の
側に形成された第１の縁部の外側に、前記電極直下の領
域との間に前記第１の導電型の第１のＬＤＤ領域を介し
て形成されており、前記第２の拡散領域は前記基板中に
おいて前記電極の他の側に形成された第２の縁部の外側
に、前記電極直下の領域との間に前記第２の導電型の第
２のＬＤＤ領域を介して形成されていることを特徴とす
る請求項２２または２３記載の半導体集積回路装置によ
り、または請求項２６に記載したように、前記第１の拡
散領域は前記基板中において前記電極の一の側に形成さ
れた第１の縁部の外側に、前記電極直下の領域との間に
第１のオフセット領域を介して形成されており、前記第
２の拡散領域は前記基板中において前記電極の他の側に
形成された第２の縁部の外側に、前記電極直下の領域と
の間に第２のオフセット領域を介して形成されているこ
とを特徴とする請求項２２または２３記載の半導体集積
回路装置により、または請求項２７に記載したように、
前記第１の拡散領域と前記第２の拡散領域とは、前記電
極の縁部に隣接して、しかも相互にも隣接して形成され
ていることを特徴とする請求項２２または２３記載の半
導体集積回路装置により、または請求項２８に記載した
ように、基板上に半導体膜を形成する工程と、前記半導
体膜上に絶縁膜を形成する工程と、前記絶縁膜上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクに、
前記ゲート電極の一の側において前記半導体膜中に第１
の導電型の不純物元素を導入する工程と、前記ゲート電
極をマスクに、前記ゲート電極の他の側において前記半
導体膜中に第２の、逆導電型の不純物元素を導入する工
程とを特徴とするＭＯＳ型容量素子の製造方法により、
または請求項２９に記載したように、ＭＯＳ型容量素子
を有する液晶表示装置の製造方法において、前記ＭＯＳ
型容量素子を、ガラス基板上に半導体膜を形成する工程
と、前記半導体膜上に絶縁膜を形成する工程と、前記絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
をマスクに、前記ゲート電極の一の側において前記半導
体膜中に第１の導電型の不純物元素を導入する工程と、
前記ゲート電極をマスクに、前記ゲート電極の他の側に
おいて前記半導体膜中に第２の、逆導電型の不純物元素
を導入する工程とにより形成することを特徴とする液晶
表示装置の製造方法により、または請求項３０に記載し
たように、ＭＯＳ型容量素子を有する液晶表示装置の製
造方法において、前記ＭＯＳ型容量素子を、ガラス基板
上にキャパシタ電極を形成する工程と、前記ガラス基板
上に、前記キャパシタ電極を覆うように絶縁膜を形成す
る工程と、前記絶縁膜上に半導体膜を形成する工程と、
前記ゲート電極の一の側において、前記半導体膜中に第
１の導電型の不純物元素を導入する工程と、前記ゲート
電極の他の側において、前記半導体膜中に第２の、逆導
電型の不純物元素を導入する工程とにより形成すること
を特徴とする液晶表示装置の製造方法により、または請
求項３１に記載したように、ＭＯＳ型容量素子を有する
半導体集積回路装置の製造方法において、前記ＭＯＳ型
容量素子を、前記半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極をマスクに、前記ゲート電極の一の側におい
て前記半導基板中に第１の導電型の不純物元素を導入す
る工程と、前記ゲート電極をマスクに、前記ゲート電極
の他の側において前記半導体基板中に第２の、逆導電型
の不純物元素を導入する工程とにより形成することを特
徴とする半導体集積回路装置の製造方法により、解決す
る。 ［作用］図６（Ａ）は、本発明によるＭＯＳ型容量素子
の原理を示す図、また図６（Ｂ）は、その等価回路図を
示す。ただし、図中先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
【００２０】図６（Ａ）を参照するに、前記ＭＯＳ型容
量素子では前記ポリシリコンパターン１０Ｂに対応する
半導体層１０Ｂ中に、前記キャパシタ電極１１ｃの一の
縁部に対応してｎ+ 型の拡散領域１０ｈが、また前記ゲ
ート電極１１ｃの他の縁部に対応してｐ+ 型の拡散領域
１０ｉが形成される。図６（Ｂ）は、図６（Ａ）のＭＯ
Ｓ型容量素子の等価回路図を示す。
量素子では前記ポリシリコンパターン１０Ｂに対応する
半導体層１０Ｂ中に、前記キャパシタ電極１１ｃの一の
縁部に対応してｎ+ 型の拡散領域１０ｈが、また前記ゲ
ート電極１１ｃの他の縁部に対応してｐ+ 型の拡散領域
１０ｉが形成される。図６（Ｂ）は、図６（Ａ）のＭＯ
Ｓ型容量素子の等価回路図を示す。
【００２１】図６（Ｂ）を参照するに、前記ＭＯＳ型容
量素子は、前記酸化膜１０Ｃの容量に対応し前記ゲート
電極１１ｃに接続された容量Ｃｏと、前記拡散領域１０
ｈおよび１０ｉに対応するダイオードＤｎおよびＤｐ、
さらに前記拡散領域１０ｈおよび１０ｉに対応する接合
容量ＣｊｎおよびＣｊｐを含む。図７（Ａ），（Ｂ）
は、図６（Ａ），（Ｂ）のＭＯＳ型容量素子１０に正あ
るいは負の直流バイアス±Ｖｇを印加した場合の容量−
電圧特性（Ｃ−Ｖｇ特性）を示す。ただし、図７（Ａ）
はかかる容量測定のための構成を示し、出力端子ＯＵＴ
間でインピーダンスＺを測定することにより、ＭＯＳ型
容量素子の容量値を求める。また図７（Ｂ）が得られた
容量−電圧特性を示す。
量素子は、前記酸化膜１０Ｃの容量に対応し前記ゲート
電極１１ｃに接続された容量Ｃｏと、前記拡散領域１０
ｈおよび１０ｉに対応するダイオードＤｎおよびＤｐ、
さらに前記拡散領域１０ｈおよび１０ｉに対応する接合
容量ＣｊｎおよびＣｊｐを含む。図７（Ａ），（Ｂ）
は、図６（Ａ），（Ｂ）のＭＯＳ型容量素子１０に正あ
るいは負の直流バイアス±Ｖｇを印加した場合の容量−
電圧特性（Ｃ−Ｖｇ特性）を示す。ただし、図７（Ａ）
はかかる容量測定のための構成を示し、出力端子ＯＵＴ
間でインピーダンスＺを測定することにより、ＭＯＳ型
容量素子の容量値を求める。また図７（Ｂ）が得られた
容量−電圧特性を示す。
【００２２】まず図７（Ａ）を参照するに、図６
（Ａ），（Ｂ）のＭＯＳ型容量素子１０において前記キ
ャパシタ電極１１ｃを第１の端子とし、また前記ｎ+ 型
拡散領域１０ｈとｐ+ 型拡散領域１０ｉとを共通に接続
して第２の端子とした相補型のＭＯＳ型容量素子１０を
形成し、かかる相補型のＭＯＳ型容量素子１０に対し、
１００ｋＨｚ以上の微小な交流信号を交流信号源から供
給すると同時に前記第１および第２の端子の間に直流電
源２２により、正あるいは負の直流バイアス±Ｖｇを印
加し、前記出力端子ＯＵＴにおいてインピーダンスＺを
測定することにより容量Ｃの値を求めた。
（Ａ），（Ｂ）のＭＯＳ型容量素子１０において前記キ
ャパシタ電極１１ｃを第１の端子とし、また前記ｎ+ 型
拡散領域１０ｈとｐ+ 型拡散領域１０ｉとを共通に接続
して第２の端子とした相補型のＭＯＳ型容量素子１０を
形成し、かかる相補型のＭＯＳ型容量素子１０に対し、
１００ｋＨｚ以上の微小な交流信号を交流信号源から供
給すると同時に前記第１および第２の端子の間に直流電
源２２により、正あるいは負の直流バイアス±Ｖｇを印
加し、前記出力端子ＯＵＴにおいてインピーダンスＺを
測定することにより容量Ｃの値を求めた。
【００２３】図７（Ｂ）は、このような試験から求めた
前記ＭＯＳ型容量素子１０の容量を、前記直流バイアス
電圧±Ｖｇの関数として示す。ただし、図７（Ｂ）中、
縦軸は得られた容量値Ｃを前記酸化膜１０Ｃの容量値Ｃ
ｏで規格化した規格化容量値Ｃ／Ｃｏを示し、横軸は直
流バイアス電圧±Ｖｇを示す。図７（Ｂ）のＣ−Ｖｇ特
性を参照するに、破線はＭＯＳ型容量素子１０において
図７（Ａ）に示す相補型構成をとらず、前記キャパシタ
電極１１ｃとｎ+ 型拡散領域１０ｈとの間の容量を求め
た場合を、また一点鎖線は同様に前記相補型構成をとら
ず、前記キャパシタ電極１１ｃとｐ+ 型拡散領域１０ｉ
との間の容量を求めた場合を示すが、破線で示す前記キ
ャパシタ電極１１ｃと前記ｎ+ 型拡散領域１０ｈとの間
の容量は、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが
印加されている間は前記半導体層１０Ｂ表面に前記電極
１１ｃ直下の領域において前記ｎ + 型拡散領域１０ｈに
連続して電子蓄積層が形成されるため、前記容量値Ｃｏ
に匹敵する値を有するのに対し、前記キャパシタ電極１
１ｃに負電圧−Ｖｇが印加されている場合にはかかる電
子蓄積層が形成されず、容量値は非常に小さくなる。同
様に、一点鎖線で示す前記キャパシタ電極１１ｃと前記
ｐ+ 型拡散領域１０ｉとの間の容量は、前記キャパシタ
電極１１ｃに負電圧−Ｖｇが印加されている間は前記半
導体層１０Ｂ表面にに前記電極１１ｃ直下の領域におい
て前記ｐ+ 型拡散領域１０ｉに連続してホール蓄積層が
形成されるため、前記容量値Ｃｏに匹敵する値を有する
のに対し、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが
印加されている場合にはかかるホール蓄積層は形成され
ず、容量値は非常に小さくなる。また、これら相補型構
成を採用しない場合には、図７（Ｂ）に示すように前記
Ｃ−Ｖｇ特性が周波数に依存する。図７（Ｂ）中、「低
周波Ｃ−Ｖ特性」と示してあるのは低周波におけるＣ−
Ｖｇ特性であり、一方「高周波Ｃ−Ｖ特性」と示してあ
るのは高周波におけるＣ−Ｖｇ特性である。
前記ＭＯＳ型容量素子１０の容量を、前記直流バイアス
電圧±Ｖｇの関数として示す。ただし、図７（Ｂ）中、
縦軸は得られた容量値Ｃを前記酸化膜１０Ｃの容量値Ｃ
ｏで規格化した規格化容量値Ｃ／Ｃｏを示し、横軸は直
流バイアス電圧±Ｖｇを示す。図７（Ｂ）のＣ−Ｖｇ特
性を参照するに、破線はＭＯＳ型容量素子１０において
図７（Ａ）に示す相補型構成をとらず、前記キャパシタ
電極１１ｃとｎ+ 型拡散領域１０ｈとの間の容量を求め
た場合を、また一点鎖線は同様に前記相補型構成をとら
ず、前記キャパシタ電極１１ｃとｐ+ 型拡散領域１０ｉ
との間の容量を求めた場合を示すが、破線で示す前記キ
ャパシタ電極１１ｃと前記ｎ+ 型拡散領域１０ｈとの間
の容量は、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが
印加されている間は前記半導体層１０Ｂ表面に前記電極
１１ｃ直下の領域において前記ｎ + 型拡散領域１０ｈに
連続して電子蓄積層が形成されるため、前記容量値Ｃｏ
に匹敵する値を有するのに対し、前記キャパシタ電極１
１ｃに負電圧−Ｖｇが印加されている場合にはかかる電
子蓄積層が形成されず、容量値は非常に小さくなる。同
様に、一点鎖線で示す前記キャパシタ電極１１ｃと前記
ｐ+ 型拡散領域１０ｉとの間の容量は、前記キャパシタ
電極１１ｃに負電圧−Ｖｇが印加されている間は前記半
導体層１０Ｂ表面にに前記電極１１ｃ直下の領域におい
て前記ｐ+ 型拡散領域１０ｉに連続してホール蓄積層が
形成されるため、前記容量値Ｃｏに匹敵する値を有する
のに対し、前記キャパシタ電極１１ｃに正電圧＋Ｖｇが
印加されている場合にはかかるホール蓄積層は形成され
ず、容量値は非常に小さくなる。また、これら相補型構
成を採用しない場合には、図７（Ｂ）に示すように前記
Ｃ−Ｖｇ特性が周波数に依存する。図７（Ｂ）中、「低
周波Ｃ−Ｖ特性」と示してあるのは低周波におけるＣ−
Ｖｇ特性であり、一方「高周波Ｃ−Ｖ特性」と示してあ
るのは高周波におけるＣ−Ｖｇ特性である。
【００２４】これに対し、前記ＭＯＳ型容量素子１０に
対して図７（Ａ）に示す相補型接続構成を採用した場合
には、図７（Ｂ）中実線で示すＣ−Ｖｇ特性が得られ
る。すなわち、このような相補型接続構成を有するＭＯ
Ｓ型容量素子１０は、印加される直流バイアス電圧が正
であっても負であっても、ほぼ一定の容量値を示す。ま
た、かかる相補型接続構成を有するＭＯＳ型容量素子１
０では前記Ｃ−Ｖｇ特性は実質的に周波数に依存しな
い。これは、前記キャパシタ電極１１ｃに印加される電
圧の極性が正であっても負であっても、前記キャパシタ
電極１１ｃ直下の前記半導体層１１Ｂ中に空乏層が形成
されることはなく、電子蓄積層あるいはホール蓄積層
が、前記ｎ+ 型拡散領域１１ｈに連続して、あるいは前
記ｐ+ 型拡散領域に連続して形成されていることを意味
する。またかかるキャリア蓄積層においては、前記半導
体層１１Ｂ表面に誘起されたキャリアが、前記キャパシ
タ電極１１ｃに印加される電圧に高速に追従できる。
対して図７（Ａ）に示す相補型接続構成を採用した場合
には、図７（Ｂ）中実線で示すＣ−Ｖｇ特性が得られ
る。すなわち、このような相補型接続構成を有するＭＯ
Ｓ型容量素子１０は、印加される直流バイアス電圧が正
であっても負であっても、ほぼ一定の容量値を示す。ま
た、かかる相補型接続構成を有するＭＯＳ型容量素子１
０では前記Ｃ−Ｖｇ特性は実質的に周波数に依存しな
い。これは、前記キャパシタ電極１１ｃに印加される電
圧の極性が正であっても負であっても、前記キャパシタ
電極１１ｃ直下の前記半導体層１１Ｂ中に空乏層が形成
されることはなく、電子蓄積層あるいはホール蓄積層
が、前記ｎ+ 型拡散領域１１ｈに連続して、あるいは前
記ｐ+ 型拡散領域に連続して形成されていることを意味
する。またかかるキャリア蓄積層においては、前記半導
体層１１Ｂ表面に誘起されたキャリアが、前記キャパシ
タ電極１１ｃに印加される電圧に高速に追従できる。
【００２５】このように、図６（Ａ），（Ｂ）の構成の
素子を図７（Ａ）に示すように相補型に接続した構成の
ＭＯＳ型容量素子１０は、正電圧および負電圧のいずれ
に対しても略一定の容量値を示す。図８（Ａ），（Ｂ）
は、図７（Ａ）の試験装置において前記直流バイアス電
源２２を省略し、液晶表示装置の駆動で使われるような
対称型の高周波交流信号を印加した場合の前記ＭＯＳ型
容量素子１０の容量特性を示す。ただし、図８（Ａ）は
前記高周波交流信号の波形を、また図８（Ｂ）は図８
（Ａ）の波形に対応するＭＯＳ型容量素子１０の容量を
示す。
素子を図７（Ａ）に示すように相補型に接続した構成の
ＭＯＳ型容量素子１０は、正電圧および負電圧のいずれ
に対しても略一定の容量値を示す。図８（Ａ），（Ｂ）
は、図７（Ａ）の試験装置において前記直流バイアス電
源２２を省略し、液晶表示装置の駆動で使われるような
対称型の高周波交流信号を印加した場合の前記ＭＯＳ型
容量素子１０の容量特性を示す。ただし、図８（Ａ）は
前記高周波交流信号の波形を、また図８（Ｂ）は図８
（Ａ）の波形に対応するＭＯＳ型容量素子１０の容量を
示す。
【００２６】図８（Ａ）を参照するに、液晶表示装置で
使われる駆動信号は最小レベルＶmi n と最大レベルＶ
max の間の振幅を有する対称矩形波信号であるが、図６
（Ａ），（Ｂ）のＭＯＳ型容量素子は、相補接続を行な
った場合、図８（Ｂ）に示すように駆動信号の極性によ
らず、また振幅によらず、略一定の容量を示すことがわ
かる。ただし、図８（Ｂ）中、縦軸は前記絶縁膜１０Ｃ
の容量Ｃｏで規格化した規格化容量Ｃ／Ｃｏを、また横
軸は図８（Ａ）の信号により前記キャパシタ電極１１ｃ
に印加される電圧を示す。
使われる駆動信号は最小レベルＶmi n と最大レベルＶ
max の間の振幅を有する対称矩形波信号であるが、図６
（Ａ），（Ｂ）のＭＯＳ型容量素子は、相補接続を行な
った場合、図８（Ｂ）に示すように駆動信号の極性によ
らず、また振幅によらず、略一定の容量を示すことがわ
かる。ただし、図８（Ｂ）中、縦軸は前記絶縁膜１０Ｃ
の容量Ｃｏで規格化した規格化容量Ｃ／Ｃｏを、また横
軸は図８（Ａ）の信号により前記キャパシタ電極１１ｃ
に印加される電圧を示す。
【００２７】このように、図６（Ａ），（Ｂ）に示す本
発明によるＭＯＳ型容量素子は、図７（Ａ）に示すよう
に相補接続することにより、正電圧に対しても負電圧に
対しても、また低周波信号に対しても高周波信号に対し
ても実質的に同一の容量を示し、有効なキャパシタとし
て動作する。また本発明のＭＯＳ型容量素子は、他のＭ
ＯＳトランジスタの製造工程と同時に、工程を追加する
ことなく形成することができ、液晶表示装置等、かかる
ＭＯＳ型容量素子を使った電子装置の製造費用を低減す
ることができる。さらに、本実施例のＭＯＳ型容量素子
では、前記ｎ+型拡散領域１１ｈおよびｐ+ 型拡散領域
１１ｉを、前記半導体層１０Ｂを絶縁膜１０Ｃで覆った
後でイオン注入を行なうことにより形成するため、図４
の従来例におけるような半導体層１０Ｂの不純物元素に
よる汚染の問題は生じない。また、これに伴い、前記半
導体層１０Ｂ上に前記ＭＯＳ型容量素子と同時に形成さ
れるトランジスタのしきい値電圧やその他の動作特性が
前記不純物元素による汚染により変動する問題が解消さ
れる。さらに、本発明によるＭＯＳ型容量素子を液晶表
示装置の駆動に使った場合、前記キャパシタ電極をコモ
ン電位に保持すればよいため、前記絶縁膜１０Ｃあるい
はその他の層間絶縁膜に印加されるストレスが軽減さ
れ、かかるストレスに起因する表示特性の劣化が回避さ
れる。
発明によるＭＯＳ型容量素子は、図７（Ａ）に示すよう
に相補接続することにより、正電圧に対しても負電圧に
対しても、また低周波信号に対しても高周波信号に対し
ても実質的に同一の容量を示し、有効なキャパシタとし
て動作する。また本発明のＭＯＳ型容量素子は、他のＭ
ＯＳトランジスタの製造工程と同時に、工程を追加する
ことなく形成することができ、液晶表示装置等、かかる
ＭＯＳ型容量素子を使った電子装置の製造費用を低減す
ることができる。さらに、本実施例のＭＯＳ型容量素子
では、前記ｎ+型拡散領域１１ｈおよびｐ+ 型拡散領域
１１ｉを、前記半導体層１０Ｂを絶縁膜１０Ｃで覆った
後でイオン注入を行なうことにより形成するため、図４
の従来例におけるような半導体層１０Ｂの不純物元素に
よる汚染の問題は生じない。また、これに伴い、前記半
導体層１０Ｂ上に前記ＭＯＳ型容量素子と同時に形成さ
れるトランジスタのしきい値電圧やその他の動作特性が
前記不純物元素による汚染により変動する問題が解消さ
れる。さらに、本発明によるＭＯＳ型容量素子を液晶表
示装置の駆動に使った場合、前記キャパシタ電極をコモ
ン電位に保持すればよいため、前記絶縁膜１０Ｃあるい
はその他の層間絶縁膜に印加されるストレスが軽減さ
れ、かかるストレスに起因する表示特性の劣化が回避さ
れる。
【００２８】
【発明の実施の形態】［第１実施例］図９（Ａ）〜９
（Ｅ）は、本発明の第１実施例によるＭＯＳ型容量素子
３０の製造工程を示す。図９（Ａ）を参照するに、基板
３１上にポリシリコンあるいはアモルファスシリコン等
の半導体パターン３２が形成され、図９（Ｂ）の工程で
前記基板３１上に前記半導体パターン３２を覆うように
ＳｉＯ2 等よりなる誘電体膜３３が形成される。前記基
板３１は液晶表示装置のガラス基板、あるいはその他の
絶縁基板であってもよい。また、前記基板３１は単結晶
Ｓｉ基板であってもよい。また、前記半導体パターン３
２は単結晶Ｓｉパターンであってもよい。
（Ｅ）は、本発明の第１実施例によるＭＯＳ型容量素子
３０の製造工程を示す。図９（Ａ）を参照するに、基板
３１上にポリシリコンあるいはアモルファスシリコン等
の半導体パターン３２が形成され、図９（Ｂ）の工程で
前記基板３１上に前記半導体パターン３２を覆うように
ＳｉＯ2 等よりなる誘電体膜３３が形成される。前記基
板３１は液晶表示装置のガラス基板、あるいはその他の
絶縁基板であってもよい。また、前記基板３１は単結晶
Ｓｉ基板であってもよい。また、前記半導体パターン３
２は単結晶Ｓｉパターンであってもよい。
【００２９】さらに図９（Ｃ）の工程で前記誘電体膜３
３上にＡｌあるいは導電性ポリシリコン等の導電膜が堆
積され、これをパターニングすることによりキャパシタ
電極３４が形成される。さらに図９（Ｄ）の工程で前記
キャパシタ電極３４を自己整合マスクに、前記誘電体膜
３３を介して前記半導体パターン３２中にＡｓ+ あるい
はＰ+ 等のｎ型不純物元素をイオン注入法により導入
し、引き続いて熱処理することにより前記キャパシタ電
極３４の一の側にｎ+ 型の拡散領域３２Ａが形成され
る。前記ｎ型不純物元素のイオン注入工程の際、前記半
導体パターン３２のうち前記キャパシタ電極３４の他の
側はレジストマスクにより覆われている。
３上にＡｌあるいは導電性ポリシリコン等の導電膜が堆
積され、これをパターニングすることによりキャパシタ
電極３４が形成される。さらに図９（Ｄ）の工程で前記
キャパシタ電極３４を自己整合マスクに、前記誘電体膜
３３を介して前記半導体パターン３２中にＡｓ+ あるい
はＰ+ 等のｎ型不純物元素をイオン注入法により導入
し、引き続いて熱処理することにより前記キャパシタ電
極３４の一の側にｎ+ 型の拡散領域３２Ａが形成され
る。前記ｎ型不純物元素のイオン注入工程の際、前記半
導体パターン３２のうち前記キャパシタ電極３４の他の
側はレジストマスクにより覆われている。
【００３０】次に、図９（Ｅ）の工程において前記レジ
ストマスクを除去し、前記半導体パターン３２のうち前
記キャパシタ電極３４の前記一の側を別のレジストマス
クにより覆い、前記誘電体膜３３を介して前記半導体パ
ターン３２中にＢＦ+ 等のｐ型不純物元素をイオン注入
法により導入し、引き続いて熱処理することにより、前
記キャパシタ電極３４の前記他の側にｐ+ 型の拡散領域
３２Ｂを形成する。
ストマスクを除去し、前記半導体パターン３２のうち前
記キャパシタ電極３４の前記一の側を別のレジストマス
クにより覆い、前記誘電体膜３３を介して前記半導体パ
ターン３２中にＢＦ+ 等のｐ型不純物元素をイオン注入
法により導入し、引き続いて熱処理することにより、前
記キャパシタ電極３４の前記他の側にｐ+ 型の拡散領域
３２Ｂを形成する。
【００３１】本実施例によるＭＯＳ型容量素子３０の製
造工程では、イオン注入工程が前記半導体パターン３２
が前記誘電体膜３３で覆われた後、工程（Ｄ）および
（Ｅ）において実行されるため、前記半導体パターン３
２の表面が不純物元素で汚染される問題が回避される。
さらに、図９（Ａ）〜９（Ｅ）の工程はＭＯＳトランジ
スタを形成する工程、特に液晶表示装置で使われるトッ
プゲート型ＴＦＴの製造工程と完全に両立するものであ
り、本実施例では前記半導体パターン３２上に、前記Ｍ
ＯＳ型容量素子３０の形成と同時に別のＭＯＳトランジ
スタを形成することが可能である。
造工程では、イオン注入工程が前記半導体パターン３２
が前記誘電体膜３３で覆われた後、工程（Ｄ）および
（Ｅ）において実行されるため、前記半導体パターン３
２の表面が不純物元素で汚染される問題が回避される。
さらに、図９（Ａ）〜９（Ｅ）の工程はＭＯＳトランジ
スタを形成する工程、特に液晶表示装置で使われるトッ
プゲート型ＴＦＴの製造工程と完全に両立するものであ
り、本実施例では前記半導体パターン３２上に、前記Ｍ
ＯＳ型容量素子３０の形成と同時に別のＭＯＳトランジ
スタを形成することが可能である。
【００３２】例えば、トップゲート型ｎチャネルＴＦＴ
を前記ＭＯＳ型容量素子３０に隣接して形成する場合、
図９（Ｃ）の工程において、前記キャパシタ電極３４と
同時に前記半導体パターン３２上に、あるいは他の同様
な半導体パターン上にゲート電極を形成し、前記図９
（Ｄ）の工程において、前記拡散領域３２Ａの形成と同
時に前記ゲート電極の両側にｎ+ 型のソース領域および
ドレイン領域を形成するようにしてもよい。形成するＴ
ＦＴがｐチャネルＴＦＴの場合には、図９（Ｅ）の工程
で前記ゲート電極の両側に、前記拡散領域３２Ｂと同時
にｐ+ 型のソース領域およびドレイン領域を形成する。
を前記ＭＯＳ型容量素子３０に隣接して形成する場合、
図９（Ｃ）の工程において、前記キャパシタ電極３４と
同時に前記半導体パターン３２上に、あるいは他の同様
な半導体パターン上にゲート電極を形成し、前記図９
（Ｄ）の工程において、前記拡散領域３２Ａの形成と同
時に前記ゲート電極の両側にｎ+ 型のソース領域および
ドレイン領域を形成するようにしてもよい。形成するＴ
ＦＴがｐチャネルＴＦＴの場合には、図９（Ｅ）の工程
で前記ゲート電極の両側に、前記拡散領域３２Ｂと同時
にｐ+ 型のソース領域およびドレイン領域を形成する。
【００３３】このようにして形成されたＭＯＳ容量素子
３０は、先に図７（Ｂ）あるいは図８（Ｂ）で説明した
好ましい容量特性を有する。図１０（Ａ）は、図９
（Ｅ）のＭＯＳ容量素子３０の一変形例によるＭＯＳ型
容量素子３０Ａを示す。図１０（Ａ）を参照するに、Ｍ
ＯＳ容量素子３０Ａでは前記半導体パターン３２中にお
いて前記ｎ+ 型拡散領域３２Ａが前記キャパシタ電極３
４から離間して形成され、間にｎ- 型のＬＤＤ領域３２
ａが形成される。同様に、前記ｐ+ 型拡散領域３２Ｂも
前記キャパシタ電極３４から離間して形成され、間にｐ
- 型のＬＤＤ領域３２ｂが形成される。かかるＬＤＤ領
域３２ａあるいは３２ｂの形成は、例えば前記キャパシ
タ電極３４に側壁絶縁膜を形成することにより行なうこ
とができる。あるいは別にマスク工程を行なってもよ
い。前記ＬＤＤ領域３２ａあるいは３２ｂを形成するこ
とによりＭＯＳ型容量素子３０Ａの耐圧を増大させるこ
とができる。
３０は、先に図７（Ｂ）あるいは図８（Ｂ）で説明した
好ましい容量特性を有する。図１０（Ａ）は、図９
（Ｅ）のＭＯＳ容量素子３０の一変形例によるＭＯＳ型
容量素子３０Ａを示す。図１０（Ａ）を参照するに、Ｍ
ＯＳ容量素子３０Ａでは前記半導体パターン３２中にお
いて前記ｎ+ 型拡散領域３２Ａが前記キャパシタ電極３
４から離間して形成され、間にｎ- 型のＬＤＤ領域３２
ａが形成される。同様に、前記ｐ+ 型拡散領域３２Ｂも
前記キャパシタ電極３４から離間して形成され、間にｐ
- 型のＬＤＤ領域３２ｂが形成される。かかるＬＤＤ領
域３２ａあるいは３２ｂの形成は、例えば前記キャパシ
タ電極３４に側壁絶縁膜を形成することにより行なうこ
とができる。あるいは別にマスク工程を行なってもよ
い。前記ＬＤＤ領域３２ａあるいは３２ｂを形成するこ
とによりＭＯＳ型容量素子３０Ａの耐圧を増大させるこ
とができる。
【００３４】図１０（Ｂ）は、図１０（Ａ）のＭＯＳ型
容量素子３０Ａの一変形例によるＭＯＳ型容量素子３０
Ｂを示す。図１０（Ｂ）を参照するに、ＭＯＳ型容量素
子３０Ｂでは図１０（Ａ）のＭＯＳ型容量素子３０Ａに
おけるＬＤＤ領域の一方、例えばＬＤＤ領域３２ｂのみ
が省略されている。かかる構成においても、ＭＯＳ型容
量素子の耐圧を増大させることができる。
容量素子３０Ａの一変形例によるＭＯＳ型容量素子３０
Ｂを示す。図１０（Ｂ）を参照するに、ＭＯＳ型容量素
子３０Ｂでは図１０（Ａ）のＭＯＳ型容量素子３０Ａに
おけるＬＤＤ領域の一方、例えばＬＤＤ領域３２ｂのみ
が省略されている。かかる構成においても、ＭＯＳ型容
量素子の耐圧を増大させることができる。
【００３５】図１０（Ｃ）は、図１０（Ａ）のＭＯＳ容
量素子３０Ａのさらに別の変形例によるＭＯＳ型容量素
子３０Ｃを示す。図１０（Ｃ）を参照するに、ＭＯＳ容
量素子３０Ｃでは前記半導体パターン３２中において前
記ｎ+ 型拡散領域３２Ａが前記キャパシタ電極３４から
離間して形成され、間にオフセット領域３２ｃが形成さ
れる。同様に、前記ｐ+ 型拡散領域３２Ｂも前記キャパ
シタ電極３４から離間して形成され、間にオフセット領
域３２ｄが形成される。かかるオフセット領域３２ｃあ
るいは３２ｄを形成することにより、ＭＯＳ型容量素子
３０Ｃの耐圧を増大させることができる。
量素子３０Ａのさらに別の変形例によるＭＯＳ型容量素
子３０Ｃを示す。図１０（Ｃ）を参照するに、ＭＯＳ容
量素子３０Ｃでは前記半導体パターン３２中において前
記ｎ+ 型拡散領域３２Ａが前記キャパシタ電極３４から
離間して形成され、間にオフセット領域３２ｃが形成さ
れる。同様に、前記ｐ+ 型拡散領域３２Ｂも前記キャパ
シタ電極３４から離間して形成され、間にオフセット領
域３２ｄが形成される。かかるオフセット領域３２ｃあ
るいは３２ｄを形成することにより、ＭＯＳ型容量素子
３０Ｃの耐圧を増大させることができる。
【００３６】図１１は、図９（Ｅ）のＭＯＳ型容量素子
３０の平面図を示す。図１１を参照するに、半導体パタ
ーン３２の中央部をキャパシタ電極３４が覆い、前記半
導体パターン３２のうち、前記キャパシタ電極３４の一
の側に露出している部分がｎ+ 型にドープされて拡散領
域３２Ａを形成し、また他の側に露出している部分がｐ
+ 型にドープされて拡散領域３２Ｂを形成する。また、
前記ｎ + 型拡散領域３２Ａにはオーミックコンタクト３
２Ａ’が、前記ｐ+ 型拡散領域３２Ｂにはオーミックコ
ンタクト３２Ｂ’が形成される。
３０の平面図を示す。図１１を参照するに、半導体パタ
ーン３２の中央部をキャパシタ電極３４が覆い、前記半
導体パターン３２のうち、前記キャパシタ電極３４の一
の側に露出している部分がｎ+ 型にドープされて拡散領
域３２Ａを形成し、また他の側に露出している部分がｐ
+ 型にドープされて拡散領域３２Ｂを形成する。また、
前記ｎ + 型拡散領域３２Ａにはオーミックコンタクト３
２Ａ’が、前記ｐ+ 型拡散領域３２Ｂにはオーミックコ
ンタクト３２Ｂ’が形成される。
【００３７】図１２（Ａ）は、前記図１１のＭＯＳ型容
量素子３０の一変形例によるＭＯＳ型容量素子３０Ｄの
平面図を示す。図１２（Ａ）を参照するに、本実施例に
よるＭＯＳ型容量素子３０Ｄでは、前記半導体パターン
３２は前記キャパシタ電極３４の一の側においてのみ露
出し、前記露出部に互いに隣接して、前記ｎ+ 型拡散領
域３２Ａおよびｐ+ 型拡散領域３２Ｂが形成される。か
かる構成では、前記オーミックコンタクト３２Ａ’およ
び３２Ｂ’を、それぞれ前記拡散領域３２Ａおよび３２
Ｂ上に、互いに連続した単一のオーミックコンタクトと
して形成することにより、前記ｎ+ 型拡散領域３２Ａお
よびｐ+ 型拡散領域３２Ｂの相補接続構成を、簡単に実
現することができる。
量素子３０の一変形例によるＭＯＳ型容量素子３０Ｄの
平面図を示す。図１２（Ａ）を参照するに、本実施例に
よるＭＯＳ型容量素子３０Ｄでは、前記半導体パターン
３２は前記キャパシタ電極３４の一の側においてのみ露
出し、前記露出部に互いに隣接して、前記ｎ+ 型拡散領
域３２Ａおよびｐ+ 型拡散領域３２Ｂが形成される。か
かる構成では、前記オーミックコンタクト３２Ａ’およ
び３２Ｂ’を、それぞれ前記拡散領域３２Ａおよび３２
Ｂ上に、互いに連続した単一のオーミックコンタクトと
して形成することにより、前記ｎ+ 型拡散領域３２Ａお
よびｐ+ 型拡散領域３２Ｂの相補接続構成を、簡単に実
現することができる。
【００３８】図１２（Ｂ）は、前記図１２（Ａ）のＭＯ
Ｓ型容量素子３０Ｄの一変形例によるＭＯＳ型容量素子
３０Ｅの平面図を示す。図１２（Ｂ）を参照するに、本
実施例では前記キャパシタ電極３４が半導体パターン３
２中に、平面図上において含まれており、前記半導体パ
ターン３２の露出部のうち、一方がｎ+ 型にドープされ
て拡散領域３２Ａを形成し、他の一方がｐ+ 型にドープ
されて拡散領域３２Ｂを形成する。また、図１２（Ａ）
の実施例と同様に、前記拡散領域３２Ａのオーミックコ
ンタクト３２Ａ’と前記拡散領域３２Ｂのオーミックコ
ンタクト３２Ｂ’とは互いに連続して形成され、単一の
オーミックコンタクトを形成する。これにより、本実施
例でも前記ｎ+ 型拡散領域３２Ａおよびｐ+ 型拡散領域
３２Ｂを相補接続した構成を、簡単に実現することがで
きる。 ［第２実施例］図１３（Ａ）〜１３（Ｅ）は、ボトムゲ
ート構成のＴＦＴの製造工程に両立する、本発明の第２
実施例によるＭＯＳ型容量素子４０の製造工程を示す。
Ｓ型容量素子３０Ｄの一変形例によるＭＯＳ型容量素子
３０Ｅの平面図を示す。図１２（Ｂ）を参照するに、本
実施例では前記キャパシタ電極３４が半導体パターン３
２中に、平面図上において含まれており、前記半導体パ
ターン３２の露出部のうち、一方がｎ+ 型にドープされ
て拡散領域３２Ａを形成し、他の一方がｐ+ 型にドープ
されて拡散領域３２Ｂを形成する。また、図１２（Ａ）
の実施例と同様に、前記拡散領域３２Ａのオーミックコ
ンタクト３２Ａ’と前記拡散領域３２Ｂのオーミックコ
ンタクト３２Ｂ’とは互いに連続して形成され、単一の
オーミックコンタクトを形成する。これにより、本実施
例でも前記ｎ+ 型拡散領域３２Ａおよびｐ+ 型拡散領域
３２Ｂを相補接続した構成を、簡単に実現することがで
きる。 ［第２実施例］図１３（Ａ）〜１３（Ｅ）は、ボトムゲ
ート構成のＴＦＴの製造工程に両立する、本発明の第２
実施例によるＭＯＳ型容量素子４０の製造工程を示す。
【００３９】図１３（Ａ）を参照するに、ガラス基板等
の絶縁基板４１上に導電性アモルファスシリコン等より
なるキャパシタ電極パターン４２が形成され、図１３
（Ｂ）に工程で前記絶縁基板４１上に前記キャパシタ電
極パターン４２を覆うようにＳｉＯ2 膜等よりなる誘電
体膜４３が堆積される。さらに図１３（Ｂ）の工程で
は、前記誘電体膜４３上にアモルファスシリコン膜４４
が堆積される。
の絶縁基板４１上に導電性アモルファスシリコン等より
なるキャパシタ電極パターン４２が形成され、図１３
（Ｂ）に工程で前記絶縁基板４１上に前記キャパシタ電
極パターン４２を覆うようにＳｉＯ2 膜等よりなる誘電
体膜４３が堆積される。さらに図１３（Ｂ）の工程で
は、前記誘電体膜４３上にアモルファスシリコン膜４４
が堆積される。
【００４０】さらに、図１３（Ｃ）の工程において前記
アモルファスシリコン膜４４をパターニングして半導体
パターン４４Ｐを形成し、図１３（Ｄ）の工程において
前記半導体パターン４４Ｐのうち、前記キャパシタ電極
パターン４２の一の側の部分にＡｓ+ あるいはＰ+ をイ
オン注入することによりｎ+ 型拡散領域４４Ａを形成す
る。
アモルファスシリコン膜４４をパターニングして半導体
パターン４４Ｐを形成し、図１３（Ｄ）の工程において
前記半導体パターン４４Ｐのうち、前記キャパシタ電極
パターン４２の一の側の部分にＡｓ+ あるいはＰ+ をイ
オン注入することによりｎ+ 型拡散領域４４Ａを形成す
る。
【００４１】さらに、図１３（Ｅ）の工程において、前
記半導体パターン４４Ｐのうち、前記キャパシタ電極パ
ターン４２の他の側の部分にＢＦ+ をイオン注入するこ
とにより、ｐ+ 型拡散領域４４Ｂを形成する。図１３
（Ｄ），１３（Ｅ）のイオン注入工程は、前記半導体パ
ターン４４Ｐを絶縁膜で覆った後から、前記絶縁膜を介
して行なってもよい。
記半導体パターン４４Ｐのうち、前記キャパシタ電極パ
ターン４２の他の側の部分にＢＦ+ をイオン注入するこ
とにより、ｐ+ 型拡散領域４４Ｂを形成する。図１３
（Ｄ），１３（Ｅ）のイオン注入工程は、前記半導体パ
ターン４４Ｐを絶縁膜で覆った後から、前記絶縁膜を介
して行なってもよい。
【００４２】本実施例によるＭＯＳ型容量素子４０は、
アクティブマトリクス型液晶表示装置等において、ボト
ムゲート型ＴＦＴと同時に形成することができる。 ［第３実施例］図１４（Ａ），（Ｂ）は、先に説明した
ＭＯＳ型容量素子３０を図３に示すアクティブマトリク
ス型液晶表示装置の液晶セル駆動回路に適用した例を、
本発明の第３実施例による駆動回路５０として示す。た
だし、図１４（Ａ），（Ｂ）中、先に説明した部分には
同一の参照符号を付し、説明を省略する。
アクティブマトリクス型液晶表示装置等において、ボト
ムゲート型ＴＦＴと同時に形成することができる。 ［第３実施例］図１４（Ａ），（Ｂ）は、先に説明した
ＭＯＳ型容量素子３０を図３に示すアクティブマトリク
ス型液晶表示装置の液晶セル駆動回路に適用した例を、
本発明の第３実施例による駆動回路５０として示す。た
だし、図１４（Ａ），（Ｂ）中、先に説明した部分には
同一の参照符号を付し、説明を省略する。
【００４３】図１４（Ａ）を参照するに、本実施例によ
る駆動回路５０は、ポリシリコン等よりなる半導体層１
０Ｂ上に形成されたＴＦＴ１１ａと、前記半導体層１０
Ｂ上に前記ＴＦＴ１１ａに隣接して形成されたＭＯＳ型
容量素子３０とよりなる。前記ＴＦＴ１１ａは、先に図
５で説明した構成と同様に前記半導体層１０Ｂ中に形成
されたｎ+ 型拡散領域１０ａと１０ｂとを含み、前記絶
縁膜１０Ｃ上には前記拡散領域１０ａと１０ｂとの間に
ゲート電極１１ａが形成されている。前記絶縁膜１０Ｃ
は、前記ゲート電極１１ａ直下においてゲート絶縁膜を
形成する。
る駆動回路５０は、ポリシリコン等よりなる半導体層１
０Ｂ上に形成されたＴＦＴ１１ａと、前記半導体層１０
Ｂ上に前記ＴＦＴ１１ａに隣接して形成されたＭＯＳ型
容量素子３０とよりなる。前記ＴＦＴ１１ａは、先に図
５で説明した構成と同様に前記半導体層１０Ｂ中に形成
されたｎ+ 型拡散領域１０ａと１０ｂとを含み、前記絶
縁膜１０Ｃ上には前記拡散領域１０ａと１０ｂとの間に
ゲート電極１１ａが形成されている。前記絶縁膜１０Ｃ
は、前記ゲート電極１１ａ直下においてゲート絶縁膜を
形成する。
【００４４】一方、前記ＭＯＳ型容量素子３０は図６
（Ａ）あるいは図９（Ｅ）に示した構成を有し、前記半
導体層１０Ｂ中に、図６（Ａ）のｎ+ 型拡散領域１０ｈ
として、あるいは図９（Ｅ）の拡散領域３２Ａとして、
前記拡散領域１０ｂを含み、さらに図９（Ｅ）の拡散領
域３２Ｂに対応してｐ+ 型拡散領域１０ｉを含む。さら
に、前記絶縁膜１０Ｃ上には、前記拡散領域１０ｂと１
０ｉとの間にキャパシタ電極１１ｃが形成される。
（Ａ）あるいは図９（Ｅ）に示した構成を有し、前記半
導体層１０Ｂ中に、図６（Ａ）のｎ+ 型拡散領域１０ｈ
として、あるいは図９（Ｅ）の拡散領域３２Ａとして、
前記拡散領域１０ｂを含み、さらに図９（Ｅ）の拡散領
域３２Ｂに対応してｐ+ 型拡散領域１０ｉを含む。さら
に、前記絶縁膜１０Ｃ上には、前記拡散領域１０ｂと１
０ｉとの間にキャパシタ電極１１ｃが形成される。
【００４５】前記ゲート電極１１ａには前記信号線１３
を介して、図１４（Ｂ）に示す制御信号ＶＧが供給され
る。図１４（Ｂ）を参照するに、前記制御信号ＶＧは通
常は−Ｖｇｌのレベルにあり、ＴＦＴ１１ａの選択の時
にだけ＋Ｖｇｌのレベルに遷移する。また、前記拡散領
域１０ａには図１４（Ｂ）に示すビデオ信号ＶＳが供給
され、前記ビデオ信号は前記ＴＦＴ１１ａのチャネル領
域を通って前記拡散領域１０ｂに送られ、ＭＯＳ型容量
素子３０に保持される。前記ビデオ信号ＶＳは、図１４
（Ｂ）に示すようにフレーム周期Ｔを有する対称交流信
号であり、最小信号レベルの区間では値が＋Ｖｍｉｎと
−Ｖｍｉｎの間で交互に変化し、最大信号レベルの区間
では値が＋Ｖｍａｘと−Ｖｍａｘの間で交互に変化す
る。また、中間信号レベルの区間では、前記Ｖｍａｘと
Ｖｍｉｎの中間のレベルで信号の値が正負交互に変化す
る。さらに、前記キャパシタ電極１１ｃは、前記対向基
板１Ｂ（図１参照）上の透明対向電極に印加されるコモ
ン電位レベル（Ｖｃｏｍ）に保持される。前記キャパシ
タ電極１１ｃは図３の容量線１７に接続されるが、本実
施例においては前記容量線には前記コモン電位Ｖｃｏｍ
が供給される。
を介して、図１４（Ｂ）に示す制御信号ＶＧが供給され
る。図１４（Ｂ）を参照するに、前記制御信号ＶＧは通
常は−Ｖｇｌのレベルにあり、ＴＦＴ１１ａの選択の時
にだけ＋Ｖｇｌのレベルに遷移する。また、前記拡散領
域１０ａには図１４（Ｂ）に示すビデオ信号ＶＳが供給
され、前記ビデオ信号は前記ＴＦＴ１１ａのチャネル領
域を通って前記拡散領域１０ｂに送られ、ＭＯＳ型容量
素子３０に保持される。前記ビデオ信号ＶＳは、図１４
（Ｂ）に示すようにフレーム周期Ｔを有する対称交流信
号であり、最小信号レベルの区間では値が＋Ｖｍｉｎと
−Ｖｍｉｎの間で交互に変化し、最大信号レベルの区間
では値が＋Ｖｍａｘと−Ｖｍａｘの間で交互に変化す
る。また、中間信号レベルの区間では、前記Ｖｍａｘと
Ｖｍｉｎの中間のレベルで信号の値が正負交互に変化す
る。さらに、前記キャパシタ電極１１ｃは、前記対向基
板１Ｂ（図１参照）上の透明対向電極に印加されるコモ
ン電位レベル（Ｖｃｏｍ）に保持される。前記キャパシ
タ電極１１ｃは図３の容量線１７に接続されるが、本実
施例においては前記容量線には前記コモン電位Ｖｃｏｍ
が供給される。
【００４６】前記ＭＯＳ型容量素子３０に保持されたビ
デオ信号ＶＳは、前記ｎ+ 型拡散領域１０ｂから画素電
極１４（図２参照）を介して液晶セル１５に印加され
る。本実施例において、前記ＭＯＳ型容量素子３０は先
に図７（Ｂ）あるいは図８（Ｂ）で説明した特性を有
し、正および負の極性を有するビデオ信号ＶＳを安定に
保持する。
デオ信号ＶＳは、前記ｎ+ 型拡散領域１０ｂから画素電
極１４（図２参照）を介して液晶セル１５に印加され
る。本実施例において、前記ＭＯＳ型容量素子３０は先
に図７（Ｂ）あるいは図８（Ｂ）で説明した特性を有
し、正および負の極性を有するビデオ信号ＶＳを安定に
保持する。
【００４７】先にも説明したように、前記ＭＯＳ型容量
素子３０は、ＴＦＴ１１ａの製造工程と完全に両立し、
このためＴＦＴ１１ａの形成と同時に形成することが可
能である。アクティブマトリクス駆動液晶表示装置にお
いて、本発明によるＭＯＳ型容量素子３０をＴＦＴ１１
ａと組み合わせて使うことにより、液晶セル１５に印加
される電圧が安定し、高品質で安定な表示が可能にな
る。また、本実施例では、前記容量線１７に供給される
電圧が前記透明対向電極に供給される電圧と同じ電圧で
よいため、前記容量線１７を駆動するのに別に駆動電源
を設ける必要がない。 ［第４実施例］図１５は、図１４（Ａ），（Ｂ）の液晶
セル駆動回路５０を使った直視型液晶表示装置の液晶パ
ネル６０の構成を示す。ただし、図中先に説明した部分
には同一の参照符号を付し、説明を省略する。
素子３０は、ＴＦＴ１１ａの製造工程と完全に両立し、
このためＴＦＴ１１ａの形成と同時に形成することが可
能である。アクティブマトリクス駆動液晶表示装置にお
いて、本発明によるＭＯＳ型容量素子３０をＴＦＴ１１
ａと組み合わせて使うことにより、液晶セル１５に印加
される電圧が安定し、高品質で安定な表示が可能にな
る。また、本実施例では、前記容量線１７に供給される
電圧が前記透明対向電極に供給される電圧と同じ電圧で
よいため、前記容量線１７を駆動するのに別に駆動電源
を設ける必要がない。 ［第４実施例］図１５は、図１４（Ａ），（Ｂ）の液晶
セル駆動回路５０を使った直視型液晶表示装置の液晶パ
ネル６０の構成を示す。ただし、図中先に説明した部分
には同一の参照符号を付し、説明を省略する。
【００４８】図１５を参照するに、前記液晶パネル６０
は、図１で説明したＴＦＴ基板１Ａと対向基板１Ｂ、お
よびその間に封入された液晶層１とよりなり、前記ＴＦ
Ｔ基板１Ａ上には前記マトリクス状に配列された画素電
極１４（図２参照）に対応して図１４（Ａ）の液晶セル
駆動回路５０（図示せず）がマトリクス状に配列されて
いる。さらに、前記画素電極１４および液晶セル駆動回
路５０の配列を囲むように、前記ＴＦＴ基板１Ａ上には
前記ゲート制御線１３を選択するゲート側周辺回路１Ｇ
と前記信号線１２を選択する信号側周辺回路１Ｖとが形
成されている。
は、図１で説明したＴＦＴ基板１Ａと対向基板１Ｂ、お
よびその間に封入された液晶層１とよりなり、前記ＴＦ
Ｔ基板１Ａ上には前記マトリクス状に配列された画素電
極１４（図２参照）に対応して図１４（Ａ）の液晶セル
駆動回路５０（図示せず）がマトリクス状に配列されて
いる。さらに、前記画素電極１４および液晶セル駆動回
路５０の配列を囲むように、前記ＴＦＴ基板１Ａ上には
前記ゲート制御線１３を選択するゲート側周辺回路１Ｇ
と前記信号線１２を選択する信号側周辺回路１Ｖとが形
成されている。
【００４９】一方、前記対向基板１Ｂ上には、前記基板
１Ａに面する対向面上に各々の画素に対応して赤緑青の
三色フィルタがマトリクス状に形成されており、さらに
前記三色フィルタを覆うように透明対向電極（図示せ
ず）が、前記対向面上に一様に形成されている。前記透
明対向電極には、基板１Ｂ四隅に形成した対向電極コン
タクト１Ｂｃにおいて、前記ＭＯＳ型容量素子３０のキ
ャパシタ電極１１ｃに供給されたのと同じコモン電位Ｖ
ｃｏｍが供給される。 ［第５実施例］図１６は、図１４（Ａ），（Ｂ）の液晶
セル駆動回路５０を使った投写型液晶表示装置に使われ
る液晶パネル７０の構成を示す。ただし、図中先に説明
した部分には同一の参照符号を付し、説明を省略する。
１Ａに面する対向面上に各々の画素に対応して赤緑青の
三色フィルタがマトリクス状に形成されており、さらに
前記三色フィルタを覆うように透明対向電極（図示せ
ず）が、前記対向面上に一様に形成されている。前記透
明対向電極には、基板１Ｂ四隅に形成した対向電極コン
タクト１Ｂｃにおいて、前記ＭＯＳ型容量素子３０のキ
ャパシタ電極１１ｃに供給されたのと同じコモン電位Ｖ
ｃｏｍが供給される。 ［第５実施例］図１６は、図１４（Ａ），（Ｂ）の液晶
セル駆動回路５０を使った投写型液晶表示装置に使われ
る液晶パネル７０の構成を示す。ただし、図中先に説明
した部分には同一の参照符号を付し、説明を省略する。
【００５０】図１６を参照するに、前記液晶パネル７０
は図１のＴＦＴ基板１Ａと対向基板１Ｂと、間に封入さ
れた液晶層１とよりなり、前記ＴＦＴ基板１Ａ上には前
記マトリクス状に配列された画素電極１４（図２参照）
に対応して図１４（Ａ）の液晶セル駆動回路５０がマト
リクス状に配列されている。さらに、前記画素電極１４
および液晶セル駆動回路５０の配列を囲むように、前記
ＴＦＴ基板１Ａ上には前記ゲート制御線１３を選択する
ゲート側周辺回路１Ｇと前記信号線１２を選択する信号
側周辺回路１Ｖとが形成されている。
は図１のＴＦＴ基板１Ａと対向基板１Ｂと、間に封入さ
れた液晶層１とよりなり、前記ＴＦＴ基板１Ａ上には前
記マトリクス状に配列された画素電極１４（図２参照）
に対応して図１４（Ａ）の液晶セル駆動回路５０がマト
リクス状に配列されている。さらに、前記画素電極１４
および液晶セル駆動回路５０の配列を囲むように、前記
ＴＦＴ基板１Ａ上には前記ゲート制御線１３を選択する
ゲート側周辺回路１Ｇと前記信号線１２を選択する信号
側周辺回路１Ｖとが形成されている。
【００５１】一方、前記対向基板１Ｂ上には、前記基板
１Ａに面する対向面上に透明対向電極（図示せず）が一
様に形成されている。また、図１５の液晶パネル７０と
同様に、前記透明対向電極には対向電極コンタクト１Ｂ
ｃにおいて、前記ＭＯＳ型容量素子３０のキャパシタ電
極１１ｃに供給されたのと同じコモン電位Ｖｃｏｍが供
給される。さらに、前記対向基板１Ｂ上には、前記ＴＦ
Ｔ基板１Ａ上の回路１Ｇあるいは１Ｖを覆うように遮光
パターンＢＭが形成されている。同様な遮光パターン
は、図示はしないがマトリクス状に配列された個々の液
晶セル駆動回路５０にも設けられる。
１Ａに面する対向面上に透明対向電極（図示せず）が一
様に形成されている。また、図１５の液晶パネル７０と
同様に、前記透明対向電極には対向電極コンタクト１Ｂ
ｃにおいて、前記ＭＯＳ型容量素子３０のキャパシタ電
極１１ｃに供給されたのと同じコモン電位Ｖｃｏｍが供
給される。さらに、前記対向基板１Ｂ上には、前記ＴＦ
Ｔ基板１Ａ上の回路１Ｇあるいは１Ｖを覆うように遮光
パターンＢＭが形成されている。同様な遮光パターン
は、図示はしないがマトリクス状に配列された個々の液
晶セル駆動回路５０にも設けられる。
【００５２】図１７は、図１６の液晶パネル７０を使っ
た投写型液晶表示装置８０の構成を示す。図１７を参照
するに、前記投写表示装置８０はメタルハライドランプ
等よりなる強力な光源８１と、前記光源８１から前記光
源８１の一部として形成された紫外線カットフィルタ８
１Ａを通って出射する光ビーム８２の光路中に配設さ
れ、青色光成分を透過し、それ以外の光を反射するダイ
クロイック・ミラー９１と、前記ダイクロイックミラー
９１で反射された光ビームの光路中に配設され、赤色光
成分を反射し、それ以外の光、すなわち緑色光成分を透
過するダイクロイック・ミラー９２と、前記ダイクロイ
ックミラー９１を通過した青色光ビームの光路中に配設
され、これを反射するミラー９３とを含み、前記ダイク
ロイックミラーを通過した青色光ビームＢは、ミラー９
３により反射された後、入射側偏光要素９０Ｂを通過
し、図１６の液晶パネル７０よりなるライトバルブ９３
Ｂに入射する。
た投写型液晶表示装置８０の構成を示す。図１７を参照
するに、前記投写表示装置８０はメタルハライドランプ
等よりなる強力な光源８１と、前記光源８１から前記光
源８１の一部として形成された紫外線カットフィルタ８
１Ａを通って出射する光ビーム８２の光路中に配設さ
れ、青色光成分を透過し、それ以外の光を反射するダイ
クロイック・ミラー９１と、前記ダイクロイックミラー
９１で反射された光ビームの光路中に配設され、赤色光
成分を反射し、それ以外の光、すなわち緑色光成分を透
過するダイクロイック・ミラー９２と、前記ダイクロイ
ックミラー９１を通過した青色光ビームの光路中に配設
され、これを反射するミラー９３とを含み、前記ダイク
ロイックミラーを通過した青色光ビームＢは、ミラー９
３により反射された後、入射側偏光要素９０Ｂを通過
し、図１６の液晶パネル７０よりなるライトバルブ９３
Ｂに入射する。
【００５３】前記液晶パネル９３Ｂ中を通過した青色光
ビームＢは、さらに前記入射側偏光要素９０Ｂに対して
クロスニコル状態で配設された出射側偏光要素９４Ｂに
より、空間変調を受ける。同様に、前記ダイクロイック
ミラー２２で分離された赤色光ビームは、入射側偏光装
置９０Ｒを通過させられ、さらに液晶パネル９３Ｒを通
過した後、出射側偏光要素９４Ｒにより空間変調を受け
る。前記出射側偏光要素９４Ｒで空間変調された赤色光
ビームは、前記出射側偏光要素９４Ｂにより空間変調さ
れた青色光ビームとダイクロイックミラー９４において
合成され、別のダイクロイックミラー９６に入射する。
ビームＢは、さらに前記入射側偏光要素９０Ｂに対して
クロスニコル状態で配設された出射側偏光要素９４Ｂに
より、空間変調を受ける。同様に、前記ダイクロイック
ミラー２２で分離された赤色光ビームは、入射側偏光装
置９０Ｒを通過させられ、さらに液晶パネル９３Ｒを通
過した後、出射側偏光要素９４Ｒにより空間変調を受け
る。前記出射側偏光要素９４Ｒで空間変調された赤色光
ビームは、前記出射側偏光要素９４Ｂにより空間変調さ
れた青色光ビームとダイクロイックミラー９４において
合成され、別のダイクロイックミラー９６に入射する。
【００５４】同様に、前記ダイクロイックミラー９２で
分離された緑色光ビームは、入射側偏光要素９０Ｇを通
過させられ、さらに液晶パネル９３Ｇを通過した後、出
射側偏光要素９４Ｇにより空間変調を受ける。前記出射
側偏光要素９４Ｇで空間変調された緑色光ビームは、さ
らにミラー９５により、前記別のダイクロイックミラー
９６に入射させられ、前記空間変調された青色光ビーム
および赤色光ビームと合成される。合成された光ビーム
は、投写光学系９７により、スクリーン９８上に投写さ
れる。 ［第６実施例］図１８は、本発明によるＭＯＳ型容量素
子１０あるいは３０を使った半導体集積回路１００の構
成を示す。
分離された緑色光ビームは、入射側偏光要素９０Ｇを通
過させられ、さらに液晶パネル９３Ｇを通過した後、出
射側偏光要素９４Ｇにより空間変調を受ける。前記出射
側偏光要素９４Ｇで空間変調された緑色光ビームは、さ
らにミラー９５により、前記別のダイクロイックミラー
９６に入射させられ、前記空間変調された青色光ビーム
および赤色光ビームと合成される。合成された光ビーム
は、投写光学系９７により、スクリーン９８上に投写さ
れる。 ［第６実施例］図１８は、本発明によるＭＯＳ型容量素
子１０あるいは３０を使った半導体集積回路１００の構
成を示す。
【００５５】図１８を参照するに、半導体集積回路１０
０はｐ型Ｓｉ基板１０１上に形成され、前記Ｓｉ基板１
０１上には典型的には１０から０ｎｍの厚さの熱酸化膜
１０２が形成されている。また、前記基板１０１上に
は、ＭＯＳトランジスタ等の活性素子を形成する領域１
００ＡとＭＯＳ型容量素子を形成する領域１００Ｂとの
間にフィールド酸化膜１０２Ａによる素子分離構造が形
成されている。さらに、前記Ｓｉ基板１０１の表面に
は、前記領域１００Ａにおいてｎ+ 型拡散領域１０１Ａ
および１０１Ｂが形成され、また前記領域１００Ｂにお
いてｎ+ 型拡散領域１０１Ｃおよびｐ+ 型拡散領域１０
１Ｄが形成される。さらに、前記熱酸化膜１０２上に
は、前記拡散領域１０１Ａと１０１Ｂとの間においてＡ
ｌ，ポリシリコンあるいはＷＳｉよりなるゲート電極１
０３Ａが形成され、前記拡散領域１０１Ｃと１０１Ｄと
の間においてキャパシタ電極１０３Ｂが、前記ゲート電
極１０３Ａと同一の材料により形成される。さらに、前
記領域１００Ｂにおいては前記拡散領域１０１Ｃおよび
１０１Ｄが共通に接続され、その結果前記領域１００Ｂ
に、先に第１実施例で説明したのと同様な相補接続構成
のＭＯＳ型容量素子が形成される。 ［第７実施例］図１９は、図１８の相補接続されたＭＯ
Ｓ型容量素子１００Ｂを使って光栄した本発明の第７実
施例によるトランスファゲート回路１１０の構成を示
す。
０はｐ型Ｓｉ基板１０１上に形成され、前記Ｓｉ基板１
０１上には典型的には１０から０ｎｍの厚さの熱酸化膜
１０２が形成されている。また、前記基板１０１上に
は、ＭＯＳトランジスタ等の活性素子を形成する領域１
００ＡとＭＯＳ型容量素子を形成する領域１００Ｂとの
間にフィールド酸化膜１０２Ａによる素子分離構造が形
成されている。さらに、前記Ｓｉ基板１０１の表面に
は、前記領域１００Ａにおいてｎ+ 型拡散領域１０１Ａ
および１０１Ｂが形成され、また前記領域１００Ｂにお
いてｎ+ 型拡散領域１０１Ｃおよびｐ+ 型拡散領域１０
１Ｄが形成される。さらに、前記熱酸化膜１０２上に
は、前記拡散領域１０１Ａと１０１Ｂとの間においてＡ
ｌ，ポリシリコンあるいはＷＳｉよりなるゲート電極１
０３Ａが形成され、前記拡散領域１０１Ｃと１０１Ｄと
の間においてキャパシタ電極１０３Ｂが、前記ゲート電
極１０３Ａと同一の材料により形成される。さらに、前
記領域１００Ｂにおいては前記拡散領域１０１Ｃおよび
１０１Ｄが共通に接続され、その結果前記領域１００Ｂ
に、先に第１実施例で説明したのと同様な相補接続構成
のＭＯＳ型容量素子が形成される。 ［第７実施例］図１９は、図１８の相補接続されたＭＯ
Ｓ型容量素子１００Ｂを使って光栄した本発明の第７実
施例によるトランスファゲート回路１１０の構成を示
す。
【００５６】図１９を参照するに、入力端子１１１に入
来した信号は、図１８の相補接続されたＭＯＳ型容量素
子１００Ｂに対応するキャパシタＣ１に電荷の形で保持
され、前記キャパシタＣ１に保持された電荷は入力端子
１１３に供給される制御信号により導通するＭＯＳトラ
ンジスタＴｒにより、出力側の同様なキャパシタＣ２に
移される。これに伴い、前記キャパシタＣ２に接続され
た出力端子１１２に出力信号が現れる。 ［第８実施例］図２０は、図１９のトランスファゲート
回路１１０の一変形例になる本発明の第８実施例による
トランスファゲート回路１１５の構成を示す。ただし図
２０中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
来した信号は、図１８の相補接続されたＭＯＳ型容量素
子１００Ｂに対応するキャパシタＣ１に電荷の形で保持
され、前記キャパシタＣ１に保持された電荷は入力端子
１１３に供給される制御信号により導通するＭＯＳトラ
ンジスタＴｒにより、出力側の同様なキャパシタＣ２に
移される。これに伴い、前記キャパシタＣ２に接続され
た出力端子１１２に出力信号が現れる。 ［第８実施例］図２０は、図１９のトランスファゲート
回路１１０の一変形例になる本発明の第８実施例による
トランスファゲート回路１１５の構成を示す。ただし図
２０中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
【００５７】図２０を参照するに、本実施例では、図１
９の回路のトランジスタＴｒを、ｐチャネルＭＯＳトラ
ンジスタＴｒ1 とｎチャネルＭＯＳトランジスタＴｒ2
を並列接続した構成により置き換える。その際、トラン
ジスタＴｒ1 は入力端子１１３に供給される第１の制御
信号により、またトランジスタＴｒ2 は入力端子１１４
に供給される第２の制御信号により、導通が制御され
る。
９の回路のトランジスタＴｒを、ｐチャネルＭＯＳトラ
ンジスタＴｒ1 とｎチャネルＭＯＳトランジスタＴｒ2
を並列接続した構成により置き換える。その際、トラン
ジスタＴｒ1 は入力端子１１３に供給される第１の制御
信号により、またトランジスタＴｒ2 は入力端子１１４
に供給される第２の制御信号により、導通が制御され
る。
【００５８】回路１１２のその他の特徴は回路１１０の
ものと同じであり、説明を省略する。 ［第９実施例］図２１は、図１８の相補接続されたＭＯ
Ｓ型容量素子１００Ｂを使った本発明の第９実施例によ
るサンプリング回路１２０の例を示す。
ものと同じであり、説明を省略する。 ［第９実施例］図２１は、図１８の相補接続されたＭＯ
Ｓ型容量素子１００Ｂを使った本発明の第９実施例によ
るサンプリング回路１２０の例を示す。
【００５９】図２１を参照するに、入力端子１２１に入
来した入力信号は、制御信号端子１２２に供給される制
御信号により導通するＭＯＳトランジスタＴ１を介して
図１８のＭＯＳ型容量素子１００Ｂに対応する相補型Ｍ
ＯＳ容量素子Ｃ３に送られ、電荷の形で保持される。前
記容量素子Ｃ３に保持された電荷は、ＭＯＳトランジス
タＴ３を導通させ、そこで前記トランジスタＴ３に直列
に接続されたＭＯＳトランジスタＴ２を、トランジスタ
Ｔ２の制御信号端子１２３に供給されるサンプリング信
号により導通させることにより、前記容量素子Ｃ３中の
電荷が、前記トランジスタＴ２を介して出力端子１２４
に供給される。 ［第１０実施例］図２２は、図１８の相補接続されたＭ
ＯＳ型容量素子１００Ｂを使った、本発明の第１０実施
例による光電変換回路１３０の構成を示す。
来した入力信号は、制御信号端子１２２に供給される制
御信号により導通するＭＯＳトランジスタＴ１を介して
図１８のＭＯＳ型容量素子１００Ｂに対応する相補型Ｍ
ＯＳ容量素子Ｃ３に送られ、電荷の形で保持される。前
記容量素子Ｃ３に保持された電荷は、ＭＯＳトランジス
タＴ３を導通させ、そこで前記トランジスタＴ３に直列
に接続されたＭＯＳトランジスタＴ２を、トランジスタ
Ｔ２の制御信号端子１２３に供給されるサンプリング信
号により導通させることにより、前記容量素子Ｃ３中の
電荷が、前記トランジスタＴ２を介して出力端子１２４
に供給される。 ［第１０実施例］図２２は、図１８の相補接続されたＭ
ＯＳ型容量素子１００Ｂを使った、本発明の第１０実施
例による光電変換回路１３０の構成を示す。
【００６０】図２２を参照するに、光電変換回路１３０
はバイアス電源端子１３１に供給されるバイアス電圧に
よりバイアスされたフォトダイオードＤ１を含み、前記
フォトダイオードＤ１が入来光信号により導通すると、
前記バイアス電源端子１３１のバイアス電圧が、制御信
号端子１３２に供給される制御信号により導通するＭＯ
ＳトランジスタＴ４を介してキャパシタＣ４に印加さ
れ、これを充電する。前記キャパシタＣ４は、図１８の
相補接続されたＭＯＳ型容量素子１００Ｂに対応する構
成を有する。
はバイアス電源端子１３１に供給されるバイアス電圧に
よりバイアスされたフォトダイオードＤ１を含み、前記
フォトダイオードＤ１が入来光信号により導通すると、
前記バイアス電源端子１３１のバイアス電圧が、制御信
号端子１３２に供給される制御信号により導通するＭＯ
ＳトランジスタＴ４を介してキャパシタＣ４に印加さ
れ、これを充電する。前記キャパシタＣ４は、図１８の
相補接続されたＭＯＳ型容量素子１００Ｂに対応する構
成を有する。
【００６１】図２２の回路１３０では、このようにキャ
パシタＣ４に保持された電荷を増幅器１３３で読み出
し、出力端子１３４に対応する出力信号が得られる。ま
た、前記回路１３０では、前記キャパシタＣ４を放電さ
せるＭＯＳトランジスタＴ５が設けられており、前記ト
ランジスタＴ５はリセット端子１３５に入来するリセッ
ト信号に応じて導通する。 ［第１１実施例］図２３は、図１８の相補接続されたＭ
ＯＳ型容量素子１００Ｂを使った、本発明の第１１実施
例による光電変換回路１４０の構成を示す。
パシタＣ４に保持された電荷を増幅器１３３で読み出
し、出力端子１３４に対応する出力信号が得られる。ま
た、前記回路１３０では、前記キャパシタＣ４を放電さ
せるＭＯＳトランジスタＴ５が設けられており、前記ト
ランジスタＴ５はリセット端子１３５に入来するリセッ
ト信号に応じて導通する。 ［第１１実施例］図２３は、図１８の相補接続されたＭ
ＯＳ型容量素子１００Ｂを使った、本発明の第１１実施
例による光電変換回路１４０の構成を示す。
【００６２】図２３を参照するに、光電変換回路１４０
は、リセット端子１４１に入来するリセット信号により
導通するＭＯＳトランジスタＴ６により充電される、図
１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応
するキャパシタＣｔを含み、前記キャパシタＣｔに並列
に、フォトダイオードＤ１が接続される。前記フォトダ
イオードＤ１に光信号が入来すると前記キャパシタＣｔ
は放電し、これに伴って前記キャパシタＣｔに協働し電
源電圧を供給されるＭＯＳトランジスタＴ７がターンオ
フする。前記トランジスタＴ７と接地電位との間には、
トランジスタＴ７に直列に挿入され、バイアス回路１４
２により導通状態に保持されたトランジスタＴ８，Ｔ９
が設けられており、従って前記トランジスタＴ７がター
ンオフすると前記トランジスタＴ７とＴ８との間の接続
ノード１４３の電位が低下する。従って、この状態でト
ランジスタＴ１０がその制御入力端子１４４に入来した
制御信号により導通すると、前記トランジスタＴ１０の
出力側に接続され図１８の相補接続されたＭＯＳ型容量
素子１００Ｂに対応するキャパシタＣＬがトランジスタ
Ｔ１０およびＴ８，Ｔ７を介して放電し、これに伴うキ
ャパシタＣＬの電位変化が増幅器１４５により検出さ
れ、低レベル出力信号として出力端子１４６に供給され
る。
は、リセット端子１４１に入来するリセット信号により
導通するＭＯＳトランジスタＴ６により充電される、図
１８の相補接続されたＭＯＳ型容量素子１００Ｂに対応
するキャパシタＣｔを含み、前記キャパシタＣｔに並列
に、フォトダイオードＤ１が接続される。前記フォトダ
イオードＤ１に光信号が入来すると前記キャパシタＣｔ
は放電し、これに伴って前記キャパシタＣｔに協働し電
源電圧を供給されるＭＯＳトランジスタＴ７がターンオ
フする。前記トランジスタＴ７と接地電位との間には、
トランジスタＴ７に直列に挿入され、バイアス回路１４
２により導通状態に保持されたトランジスタＴ８，Ｔ９
が設けられており、従って前記トランジスタＴ７がター
ンオフすると前記トランジスタＴ７とＴ８との間の接続
ノード１４３の電位が低下する。従って、この状態でト
ランジスタＴ１０がその制御入力端子１４４に入来した
制御信号により導通すると、前記トランジスタＴ１０の
出力側に接続され図１８の相補接続されたＭＯＳ型容量
素子１００Ｂに対応するキャパシタＣＬがトランジスタ
Ｔ１０およびＴ８，Ｔ７を介して放電し、これに伴うキ
ャパシタＣＬの電位変化が増幅器１４５により検出さ
れ、低レベル出力信号として出力端子１４６に供給され
る。
【００６３】一方、図２３の回路１４０では、前記フォ
トダイオードＤ１に光信号が入来しない場合には、前記
キャパシタＣｔは充電された状態にあり、これに伴いト
ランジスタＴ７が導通し、トランジスタＴ１０を介して
キャパシタＣＬが充電される。この状態では、前記出力
端子１４６から高レベル出力信号が出力される。 ［第１２実施例］図２４（Ａ），（Ｂ）は、本発明の第
１２実施例による液晶セルの駆動回路１５０の構成を示
す断面図および平面図である。
トダイオードＤ１に光信号が入来しない場合には、前記
キャパシタＣｔは充電された状態にあり、これに伴いト
ランジスタＴ７が導通し、トランジスタＴ１０を介して
キャパシタＣＬが充電される。この状態では、前記出力
端子１４６から高レベル出力信号が出力される。 ［第１２実施例］図２４（Ａ），（Ｂ）は、本発明の第
１２実施例による液晶セルの駆動回路１５０の構成を示
す断面図および平面図である。
【００６４】図２４（Ａ），（Ｂ）を参照するに、本実
施例では図１４（Ａ）の駆動回路５０においてｐ+ 型拡
散領域１０ｉが前記キャパシタ電極１１ｃの下方まで延
在し、ｎ+ 型拡散領域１０ｃに連続するｐ+ 型拡散領域
１０ｊを形成する。図２４（Ａ），（Ｂ）の構成では、
前記容量線１７が接地レベルに保持され、また制御線１
３に供給される選択信号が図２４（Ｂ）に示すように接
地レベルと電源電圧ＶDDレベルとの間を変動するため、
前記制御線（走査電極）１３と容量線１７との間に印加
される電圧が最大でもＶDDレベルとなり、液晶表示装置
中の絶縁膜あるいは層間絶縁膜に加わるストレスが減少
する。
施例では図１４（Ａ）の駆動回路５０においてｐ+ 型拡
散領域１０ｉが前記キャパシタ電極１１ｃの下方まで延
在し、ｎ+ 型拡散領域１０ｃに連続するｐ+ 型拡散領域
１０ｊを形成する。図２４（Ａ），（Ｂ）の構成では、
前記容量線１７が接地レベルに保持され、また制御線１
３に供給される選択信号が図２４（Ｂ）に示すように接
地レベルと電源電圧ＶDDレベルとの間を変動するため、
前記制御線（走査電極）１３と容量線１７との間に印加
される電圧が最大でもＶDDレベルとなり、液晶表示装置
中の絶縁膜あるいは層間絶縁膜に加わるストレスが減少
する。
【００６５】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００６６】
【発明の効果】請求項１〜９記載の本発明の特徴によれ
ば、本発明によるＭＯＳ型容量素子は、相補接続するこ
とにより、正電圧に対しても負電圧に対しても、また低
周波信号に対しても高周波信号に対しても実質的に同一
の容量を示し、有効なキャパシタとして動作する。また
本発明のＭＯＳ型容量素子は、他のＭＯＳトランジスタ
の製造工程と同時に、工程を追加することなく形成する
ことができる。本実施例のＭＯＳ型容量素子では、その
型拡散領域およびｐ+ 型拡散領域を、前記半導体層を絶
縁膜で覆った後でイオン注入を行なうことにより形成す
るため、従来例におけるような半導体層不純物元素によ
る汚染の問題は生じない。また、これに伴い、前記半導
体層上に前記ＭＯＳ型容量素子と同時に形成されるトラ
ンジスタのしきい値電圧やその他の動作特性が前記不純
物元素による汚染により変動する問題が解消される。さ
らに、本発明によるＭＯＳ型容量素子を液晶表示装置の
駆動に使った場合、前記キャパシタ電極をコモン電位に
保持すればよいため、前記キャパシタ絶縁膜あるいはそ
の他の層間絶縁膜に印加されるストレスが軽減され、か
かるストレスに起因する表示特性の劣化が回避される。
ば、本発明によるＭＯＳ型容量素子は、相補接続するこ
とにより、正電圧に対しても負電圧に対しても、また低
周波信号に対しても高周波信号に対しても実質的に同一
の容量を示し、有効なキャパシタとして動作する。また
本発明のＭＯＳ型容量素子は、他のＭＯＳトランジスタ
の製造工程と同時に、工程を追加することなく形成する
ことができる。本実施例のＭＯＳ型容量素子では、その
型拡散領域およびｐ+ 型拡散領域を、前記半導体層を絶
縁膜で覆った後でイオン注入を行なうことにより形成す
るため、従来例におけるような半導体層不純物元素によ
る汚染の問題は生じない。また、これに伴い、前記半導
体層上に前記ＭＯＳ型容量素子と同時に形成されるトラ
ンジスタのしきい値電圧やその他の動作特性が前記不純
物元素による汚染により変動する問題が解消される。さ
らに、本発明によるＭＯＳ型容量素子を液晶表示装置の
駆動に使った場合、前記キャパシタ電極をコモン電位に
保持すればよいため、前記キャパシタ絶縁膜あるいはそ
の他の層間絶縁膜に印加されるストレスが軽減され、か
かるストレスに起因する表示特性の劣化が回避される。
【００６７】また、請求項１０〜１５記載の本発明の特
徴によれば、本発明によるＭＯＳ型容量素子を液晶表示
装置に使うことにより、液晶表示装置の製造費用を低減
することができる。またかかる液晶表示装置は、ゲート
絶縁膜、キャパシタ絶縁膜あるいはその他の層間絶縁膜
に印加されるストレスが軽減されるため信頼性が高く、
また歩留まり良く製造することができる。
徴によれば、本発明によるＭＯＳ型容量素子を液晶表示
装置に使うことにより、液晶表示装置の製造費用を低減
することができる。またかかる液晶表示装置は、ゲート
絶縁膜、キャパシタ絶縁膜あるいはその他の層間絶縁膜
に印加されるストレスが軽減されるため信頼性が高く、
また歩留まり良く製造することができる。
【００６８】さらに、請求項１６〜２１記載の本発明の
特徴によれば、本発明によるＭＯＳ型容量素子を使った
投写型液晶表示装置を、工程数を増加させることなく安
価に製造することが可能になる。またかかる液晶表示装
置は、ゲート絶縁膜、キャパシタ絶縁膜あるいはその他
の層間絶縁膜に印加されるストレスが軽減されるため信
頼性が高く、また歩留まり良く製造することができる。
特徴によれば、本発明によるＭＯＳ型容量素子を使った
投写型液晶表示装置を、工程数を増加させることなく安
価に製造することが可能になる。またかかる液晶表示装
置は、ゲート絶縁膜、キャパシタ絶縁膜あるいはその他
の層間絶縁膜に印加されるストレスが軽減されるため信
頼性が高く、また歩留まり良く製造することができる。
【００６９】さらに、請求項２２〜２７記載の本発明の
特徴によれば、本発明によるＭＯＳ型容量素子を使って
様々な半導体集積回路装置を製造できる。さらに、請求
項２８〜３１記載の本発明の特徴によれば、本発明によ
るＭＯＳ型容量素子、あるいはこれを使った液晶表示装
置、あるいはこれを使った半導体集積回路装置を製造す
ることが可能になる。
特徴によれば、本発明によるＭＯＳ型容量素子を使って
様々な半導体集積回路装置を製造できる。さらに、請求
項２８〜３１記載の本発明の特徴によれば、本発明によ
るＭＯＳ型容量素子、あるいはこれを使った液晶表示装
置、あるいはこれを使った半導体集積回路装置を製造す
ることが可能になる。
【図１】従来の液晶表示装置を示す概観図である。
【図２】図１の液晶表示装置の一部を拡大して示す図で
ある。
ある。
【図３】図１の液晶表示装置で使われる液晶セル駆動回
路の一部を示す回路図である。
路の一部を示す回路図である。
【図４】従来の液晶セル駆動回路の構成を示す断面図で
ある。
ある。
【図５】従来の別の液晶セル駆動回路の構成を示す断面
図である。
図である。
【図６】（Ａ），（Ｂ）は、本発明の原理を説明する図
（その１）である。
（その１）である。
【図７】（Ａ），（Ｂ）は、本発明の原理を説明する図
（その２）である。
（その２）である。
【図８】（Ａ），（Ｂ）は、本発明の原理を説明する図
（その３）である。
（その３）である。
【図９】（Ａ）〜（Ｅ）は、本発明の第１実施例による
ＭＯＳ型容量素子の製造工程を示す図である。
ＭＯＳ型容量素子の製造工程を示す図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の第１実施例によ
るＭＯＳ型容量素子の様々な変形例を示す図である。
るＭＯＳ型容量素子の様々な変形例を示す図である。
【図１１】本発明の第１実施例によるＭＯＳ型容量素子
を示す平面図である。
を示す平面図である。
【図１２】（Ａ），（Ｂ）は、図１１のＭＯＳ型容量素
子の様々な変形例を示す図である。
子の様々な変形例を示す図である。
【図１３】（Ａ）〜（Ｅ）は、本発明の第２実施例によ
るＭＯＳ型容量素子の製造工程を示す図である。
るＭＯＳ型容量素子の製造工程を示す図である。
【図１４】（Ａ），（Ｂ）は、本発明の第３実施例によ
る、アクティブマトリクス駆動液晶表示装置の液晶セル
駆動回路の構成を示す断面図、および前記液晶セル駆動
回路に印加される様々な信号波形を示す図である。
る、アクティブマトリクス駆動液晶表示装置の液晶セル
駆動回路の構成を示す断面図、および前記液晶セル駆動
回路に印加される様々な信号波形を示す図である。
【図１５】本発明の第４実施例による、直視型液晶表示
装置で使われる液晶パネル構成を示す図である。
装置で使われる液晶パネル構成を示す図である。
【図１６】本発明の第５実施例による、投写型液晶表示
装置で使われる液晶パネルの構成を示す図である。
装置で使われる液晶パネルの構成を示す図である。
【図１７】図１６の液晶パネルを使った投写型液晶表示
装置の構成を示す図である。
装置の構成を示す図である。
【図１８】本発明の第６実施例による半導体集積回路の
構成を示す図である。
構成を示す図である。
【図１９】図１８の半導体集積回路を使った本発明の第
７実施例によるトランスファゲート回路の構成を示す回
路図である。
７実施例によるトランスファゲート回路の構成を示す回
路図である。
【図２０】図１８の半導体集積回路を使った本発明の第
８実施例によるトランスファゲート回路の構成を示す回
路図である。
８実施例によるトランスファゲート回路の構成を示す回
路図である。
【図２１】図１８の半導体集積回路を使った本発明の第
９実施例によるサンプリング回路の構成を示す回路図で
ある。
９実施例によるサンプリング回路の構成を示す回路図で
ある。
【図２２】図１８の半導体集積回路を使った本発明の第
１０実施例による光電変換回路の構成を示す回路図であ
る。
１０実施例による光電変換回路の構成を示す回路図であ
る。
【図２３】図１８の半導体集積回路を使った本発明の第
１１実施例による光電変換回路の構成を示す回路図であ
る。
１１実施例による光電変換回路の構成を示す回路図であ
る。
【図２４】（Ａ），（Ｂ）は、本発明の第１２実施例に
よる、アクティブマトリクス駆動液晶表示装置の液晶セ
ル駆動回路の構成を示す断面図および平面図である。
よる、アクティブマトリクス駆動液晶表示装置の液晶セ
ル駆動回路の構成を示す断面図および平面図である。
１ 液晶層 １Ａ，１０Ａ ＴＦＴ基板 １Ｂ 対向基板 １Ｂｃ 対向電極コンタクト １Ｃ シール １Ｇ ゲート側周辺回路 １Ｖ 信号側周辺回路 １０ ＭＯＳ型容量素子 １０Ｂ 半導体パターン １０Ｃ 絶縁膜 １０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｈ ｎ
+ 型拡散領域 １０ｆ 低濃度ドープ領域 １０ｉ ｐ+ 型拡散領域 １１，１１Ａ，１１Ｂ ＴＦＴ １１ａ，１１ｂ ゲート電極 １１ｃ キャパシタ電極 １２ 信号電極（信号線） １２Ａ，１３Ａ 電極パッド １３ 走査電極（制御線） １４ 画素電極 １５ 液晶セル １６ 蓄積容量 １７ 容量線 ２１ 交流電源 ２２ 直流バイアス電源 ３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ ＭＯ
Ｓ型容量素子 ３１，４１ 基板 ３２，４４ 半導体パターン ３２Ａ，４４Ａ ｎ+ 型拡散領域 ３２Ａ’，３２Ｂ’ オーミックコンタクト ３２ａ ｎ- 型ＬＤＤ領域 ３２Ｂ，４４Ｂ ｐ+ 型拡散領域 ３２ｂ ｐ- 型ＬＤＤ領域 ３２ｃ，３２ｄ オフセット領域 ３３，４３ 絶縁膜 ３４，４２ キャパシタ電極 ５０，１５０ 液晶セル駆動回路 ６０ 直視型液晶表示パネル ７０ 投写型液晶表示パネル ８０ 投写型液晶表示装置 ８１ 光源 ８１Ａ 紫外線カットフィルタ ８２ 光ビーム ９１，９２，９４，９６ ダイクロイックミラー ９３，９５ ミラー ９０Ｒ，９０Ｇ，９０Ｂ 入射側偏光素子 ９３Ｒ，９３Ｇ，９３Ｂ 液晶パネル ９４Ｒ，９４Ｇ，９４Ｂ 出射側偏光素子 ９７ 投写光学系 ９８ スクリーン １００ 半導体集積回路装置 １０１ 半導体基板 １０１Ａ，１０１Ｂ，１０１Ｃ ｎ+ 型拡散領域 １０１Ｄ ｐ+ 型拡散領域 １０２ 熱酸化膜 １０２Ａ フィールド酸化膜 １０３Ａ ゲート電極 １０３Ｂ キャパシタ電極 １１０，１１５ トランスファゲート回路 １１１，１２１ 入力端子 １１２，１２４，１３４，１４６ 出力端子 １１３，１１４，１２２，１２３，１３２，１４４ 制
御入力端子 １２０ サンプリング回路 １３０，１４０ 光電変換回路 １３１ バイアス入力端 １３３，１４５ 増幅器 １３５，１４１ リセット入力端子 １４２ バイアス回路
+ 型拡散領域 １０ｆ 低濃度ドープ領域 １０ｉ ｐ+ 型拡散領域 １１，１１Ａ，１１Ｂ ＴＦＴ １１ａ，１１ｂ ゲート電極 １１ｃ キャパシタ電極 １２ 信号電極（信号線） １２Ａ，１３Ａ 電極パッド １３ 走査電極（制御線） １４ 画素電極 １５ 液晶セル １６ 蓄積容量 １７ 容量線 ２１ 交流電源 ２２ 直流バイアス電源 ３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ ＭＯ
Ｓ型容量素子 ３１，４１ 基板 ３２，４４ 半導体パターン ３２Ａ，４４Ａ ｎ+ 型拡散領域 ３２Ａ’，３２Ｂ’ オーミックコンタクト ３２ａ ｎ- 型ＬＤＤ領域 ３２Ｂ，４４Ｂ ｐ+ 型拡散領域 ３２ｂ ｐ- 型ＬＤＤ領域 ３２ｃ，３２ｄ オフセット領域 ３３，４３ 絶縁膜 ３４，４２ キャパシタ電極 ５０，１５０ 液晶セル駆動回路 ６０ 直視型液晶表示パネル ７０ 投写型液晶表示パネル ８０ 投写型液晶表示装置 ８１ 光源 ８１Ａ 紫外線カットフィルタ ８２ 光ビーム ９１，９２，９４，９６ ダイクロイックミラー ９３，９５ ミラー ９０Ｒ，９０Ｇ，９０Ｂ 入射側偏光素子 ９３Ｒ，９３Ｇ，９３Ｂ 液晶パネル ９４Ｒ，９４Ｇ，９４Ｂ 出射側偏光素子 ９７ 投写光学系 ９８ スクリーン １００ 半導体集積回路装置 １０１ 半導体基板 １０１Ａ，１０１Ｂ，１０１Ｃ ｎ+ 型拡散領域 １０１Ｄ ｐ+ 型拡散領域 １０２ 熱酸化膜 １０２Ａ フィールド酸化膜 １０３Ａ ゲート電極 １０３Ｂ キャパシタ電極 １１０，１１５ トランスファゲート回路 １１１，１２１ 入力端子 １１２，１２４，１３４，１４６ 出力端子 １１３，１１４，１２２，１２３，１３２，１４４ 制
御入力端子 １２０ サンプリング回路 １３０，１４０ 光電変換回路 １３１ バイアス入力端 １３３，１４５ 増幅器 １３５，１４１ リセット入力端子 １４２ バイアス回路
Claims (31)
- 【請求項１】 基板と、 前記基板上に形成された半導体層と、 前記半導体層上に形成された絶縁膜と、 前記絶縁膜上に形成された電極と、 前記半導体層中、前記電極に隣接して形成された第１の
拡散領域と、 前記半導体層中、前記電極に隣接して形成された第２の
拡散領域とよりなり、 前記第１の拡散領域は第１の導電型に、また前記第２の
拡散領域は第２の、逆導電型にドープされていることを
特徴とするＭＯＳ型容量素子。 - 【請求項２】 前記電極は第１の入力端子に接続され、
前記第１および第２の拡散領域は、共通に第２の入力端
子に接続されていることを特徴とする請求項１記載のＭ
ＯＳ型容量素子。 - 【請求項３】 前記第１の拡散領域は前記半導体層中に
おいて前記電極の一の側に形成された第１の縁部に実質
的に一致して形成されており、前記第２の拡散領域は前
記半導体層中において前記電極の他の側に形成された第
２の縁部に実質的に一致して形成されていることを特徴
とする請求項１または２記載のＭＯＳ型容量素子。 - 【請求項４】 前記第１の拡散領域は前記半導体層中に
おいて前記電極の一の側に形成された第１の縁部の外側
に、前記電極直下の領域との間に前記第１の導電型の第
１のＬＤＤ領域を介して形成されており、前記第２の拡
散領域は前記半導体層中において前記電極の他の側に形
成された第２の縁部の外側に、前記電極直下の領域との
間に前記第２の導電型の第２のＬＤＤ領域を介して形成
されていることを特徴とする請求項１〜３のうち、いず
れか一項記載のＭＯＳ型容量素子。 - 【請求項５】 前記第１の拡散領域は前記半導体層中に
おいて前記電極の一の側に形成された第１の縁部の外側
に、前記電極直下の領域との間に第１のオフセット領域
を介して形成されており、前記第２の拡散領域は前記半
導体層中において前記電極の他の側に形成された第２の
縁部の外側に、前記電極直下の領域との間に第２のオフ
セット領域を介して形成されていることを特徴とする請
求項１〜３のうち、いずれか一項記載のＭＯＳ型容量素
子。 - 【請求項６】 前記第１の拡散領域と前記第２の拡散領
域とは、前記電極の縁部に隣接して、しかも相互にも隣
接して形成されていることを特徴とする請求項１または
２記載のＭＯＳ型容量素子。 - 【請求項７】 基板と、 前記基板上に形成された電極と、 前記基板上に、前記電極を覆うように形成された絶縁膜
と、 前記絶縁膜上に形成された半導体層と、 前記半導体層中、前記電極の一の縁部に隣接して形成さ
れた第１の拡散領域と、 前記半導体層中、前記電極の他の縁部に隣接して形成さ
れた第２の拡散領域とよりなり、 前記第１の拡散領域は第１の導電型に、また前記第２の
拡散領域は第２の、逆導電型にドープされていることを
特徴とするＭＯＳ型容量素子。 - 【請求項８】 前記電極は第１の入力端子に接続され、
前記第１および第２の拡散領域は、共通に第２の入力端
子に接続されていることを特徴とする請求項７記載のＭ
ＯＳ型容量素子。 - 【請求項９】 前記第１の拡散領域は前記半導体層中に
おいて前記電極の一の側に形成された第１の縁部に実質
的に一致して形成されており、前記第２の拡散領域は前
記半導体層中において前記電極の他の側に形成された第
２の縁部に実質的に一致して形成されていることを特徴
とする請求項７記載のＭＯＳ型容量素子。 - 【請求項１０】 第１のガラス基板と、 前記第１のガラス基板に対向する第２のガラス基板と、 前記第１のガラス基板と前記第２のガラス基板との間に
封入された液晶層と、 前記第１のガラス基板上を延在する信号電極と、 前記第１のガラス基板上を延在する走査電極と、 前記第１のガラス基板上を延在する共通電位線と、 前記信号電極線と前記走査電極との交点に形成された薄
膜トランジスタと、 前記薄膜トランジスタに電気的に接続された画素電極
と、 前記画素電極に並列に接続された蓄積容量とよりなる液
晶表示装置において、 前記薄膜トランジスタは前記第１のガラス基板上に形成
された半導体層中に形成されており、 前記蓄積容量は、 前記半導体層上に形成された絶縁膜と、 前記絶縁膜上に形成されたキャパシタ電極と、 前記半導体層中、前記キャパシタ電極に隣接して形成さ
れた第１の拡散領域と、 前記半導体層中、前記キャパシタ電極に隣接して形成さ
れた第２の拡散領域とよりなり、 前記第１の拡散領域は第１の導電型に、また前記第２の
拡散領域は第２の、逆導電型にドープされていることを
特徴とする液晶表示装置。 - 【請求項１１】 前記薄膜トランジスタは、前記半導体
層中に、前記第１の拡散領域からチャネル領域により隔
てられて形成された、前記第１の導電型を有する第３の
拡散領域と、前記絶縁膜上に、前記半導体層中の前記チ
ャネル領域を覆うように形成されたゲート電極とよりな
り、前記第１および第２の拡散領域は共通に前記画素電
極に接続され、前記キャパシタ電極は前記共通電位線に
接続され、前記第３の拡散領域は前記信号線に接続さ
れ、さらに前記ゲート電極は前記走査電極に接続されて
いることを特徴とする請求項１０記載の液晶表示装置。 - 【請求項１２】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部に実質的に一致して形成されており、前記第２の
拡散領域は前記半導体層中において前記キャパシタ電極
の他の側に形成された第２の縁部に実質的に一致して形
成されていることを特徴とする請求項１０または１１記
載の液晶表示装置。 - 【請求項１３】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部の外側に、前記キャパシタ電極直下の領域との間
に前記第１の導電型の第１のＬＤＤ領域を介して形成さ
れており、前記第２の拡散領域は前記半導体層中におい
て前記キャパシタ電極の他の側に形成された第２の縁部
の外側に、前記キャパシタ電極直下の領域との間に前記
第２の導電型の第２のＬＤＤ領域を介して形成されてい
ることを特徴とする請求項１０または１１記載の液晶表
示装置。 - 【請求項１４】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部の外側に、前記キャパシタ電極直下の領域との間
に第１のオフセット領域を介して形成されており、前記
第２の拡散領域は前記半導体層中において前記キャパシ
タ電極の他の側に形成された第２の縁部の外側に、前記
キャパシタ電極直下の領域との間に第２のオフセット領
域を介して形成されていることを特徴とする請求項１０
または１１記載の液晶表示装置。 - 【請求項１５】 前記第１の拡散領域と前記第２の拡散
領域とは、前記キャパシタ電極の縁部に隣接して、しか
も相互にも隣接して形成されていることを特徴とする請
求項１０または１１記載の液晶表示装置。 - 【請求項１６】 光源と、 前記光源で形成された光ビームの光路中に配設され、こ
れを空間変調する液晶パネルと、 前記液晶パネルで空間変調された光ビームを投写する投
写光学系とを備えた投写型液晶表示装置において、 前記液晶パネルは、 第１のガラス基板と、 前記第１のガラス基板に対向する第２のガラス基板と、 前記第１のガラス基板と前記第２のガラス基板との間に
封入された液晶層と、 前記第１のガラス基板上を延在する信号電極と、 前記第１のガラス基板上を延在する走査電極と、 前記第１のガラス基板上を延在する共通電位線と、 前記信号電極線と前記走査電極との交点に形成された薄
膜トランジスタと、 前記薄膜トランジスタに電気的に接続された画素電極
と、 前記画素電極に並列に接続された蓄積容量とよりなり、 前記薄膜トランジスタは前記第１のガラス基板上に形成
された半導体層中に形成されており、 前記蓄積容量は、 前記半導体層上に形成された絶縁膜と、 前記絶縁膜上に形成されたキャパシタ電極と、 前記半導体層中、前記キャパシタ電極に隣接して形成さ
れた第１の拡散領域と、 前記半導体層中、前記キャパシタ電極に隣接して形成さ
れた第２の拡散領域とよりなり、 前記第１の拡散領域は第１の導電型に、また前記第２の
拡散領域は第２の、逆導電型にドープされていることを
特徴とする投写型液晶表示装置。 - 【請求項１７】 前記薄膜トランジスタは、前記半導体
層中に、前記第１の拡散領域からチャネル領域により隔
てられて形成された、前記第１の導電型を有する第３の
拡散領域と、前記絶縁膜上に、前記半導体層中の前記チ
ャネル領域を覆うように形成されたゲート電極とよりな
り、前記第１および第２の拡散領域は共通に前記画素電
極に接続され、前記キャパシタ電極は前記共通電位線に
接続され、前記第３の拡散領域は前記信号線に接続さ
れ、さらに前記ゲート電極は前記走査電極に接続されて
いることを特徴とする請求項１６記載の投写型液晶表示
装置。 - 【請求項１８】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部に実質的に一致して形成されており、前記第２の
拡散領域は前記半導体層中において前記キャパシタ電極
の他の側に形成された第２の縁部に実質的に一致して形
成されていることを特徴とする請求項１６または１７記
載の投写型液晶表示装置。 - 【請求項１９】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部の外側に、前記キャパシタ電極直下の領域との間
に前記第１の導電型の第１のＬＤＤ領域を介して形成さ
れており、前記第２の拡散領域は前記半導体層中におい
て前記キャパシタ電極の他の側に形成された第２の縁部
の外側に、前記キャパシタ電極直下の領域との間に前記
第２の導電型の第２のＬＤＤ領域を介して形成されてい
ることを特徴とする請求項１６または１７記載の投写型
液晶表示装置。 - 【請求項２０】 前記第１の拡散領域は前記半導体層中
において前記キャパシタ電極の一の側に形成された第１
の縁部の外側に、前記キャパシタ電極直下の領域との間
に第１のオフセット領域を介して形成されており、前記
第２の拡散領域は前記半導体層中において前記キャパシ
タ電極の他の側に形成された第２の縁部の外側に、前記
キャパシタ電極直下の領域との間に第２のオフセット領
域を介して形成されていることを特徴とする請求項１６
または１７記載の投写型液晶表示装置。 - 【請求項２１】 前記第１の拡散領域と前記第２の拡散
領域とは、前記キャパシタ電極の縁部に隣接して、しか
も相互にも隣接して形成されていることを特徴とする請
求項１６または１７記載の投写型液晶表示装置。 - 【請求項２２】 キャパシタを含む半導体集積回路装置
において、前記キャパシタは基板と、前記基板上に形成
された絶縁膜と、前記絶縁膜上に形成された電極と、前
記基板中、前記電極に隣接して形成された第１の拡散領
域と、前記基板中、前記電極に隣接して形成された第２
の拡散領域とよりなり、 前記第１の拡散領域は第１の導電型に、また前記第２の
拡散領域は第２の、逆導電型にドープされていることを
特徴とする半導体集積回路装置。 - 【請求項２３】 前記電極は第１の入力端子に接続さ
れ、前記第１および第２の拡散領域は、共通に第２の入
力端子に接続されていることを特徴とする請求項２２記
載の半導体集積回路装置。 - 【請求項２４】 前記第１の拡散領域は前記基板中にお
いて前記電極の一の側に形成された第１の縁部に実質的
に一致して形成されており、前記第２の拡散領域は前記
基板中において前記電極の他の側に形成された第２の縁
部に実質的に一致して形成されていることを特徴とする
請求項２２または２３記載の半導体集積回路装置。 - 【請求項２５】 前記第１の拡散領域は前記基板中にお
いて前記電極の一の側に形成された第１の縁部の外側
に、前記電極直下の領域との間に前記第１の導電型の第
１のＬＤＤ領域を介して形成されており、前記第２の拡
散領域は前記基板中において前記電極の他の側に形成さ
れた第２の縁部の外側に、前記電極直下の領域との間に
前記第２の導電型の第２のＬＤＤ領域を介して形成され
ていることを特徴とする請求項２２または２３記載の半
導体集積回路装置。 - 【請求項２６】 前記第１の拡散領域は前記基板中にお
いて前記電極の一の側に形成された第１の縁部の外側
に、前記電極直下の領域との間に第１のオフセット領域
を介して形成されており、前記第２の拡散領域は前記基
板中において前記電極の他の側に形成された第２の縁部
の外側に、前記電極直下の領域との間に第２のオフセッ
ト領域を介して形成されていることを特徴とする請求項
２２または２３記載の半導体集積回路装置。 - 【請求項２７】 前記第１の拡散領域と前記第２の拡散
領域とは、前記電極の縁部に隣接して、しかも相互にも
隣接して形成されていることを特徴とする請求項２２ま
たは２３記載の半導体集積回路装置。 - 【請求項２８】 基板上に半導体膜を形成する工程と、 前記半導体膜上に絶縁膜を形成する工程と、 前記絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクに、前記ゲート電極の一の側に
おいて前記半導体膜中に第１の導電型の不純物元素を導
入する工程と、 前記ゲート電極をマスクに、前記ゲート電極の他の側に
おいて前記半導体膜中に第２の、逆導電型の不純物元素
を導入する工程とを特徴とするＭＯＳ型容量素子の製造
方法。 - 【請求項２９】 ＭＯＳ型容量素子を有する液晶表示装
置の製造方法において、前記ＭＯＳ型容量素子を、 ガラス基板上に半導体膜を形成する工程と、 前記半導体膜上に絶縁膜を形成する工程と、 前記絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクに、前記ゲート電極の一の側に
おいて前記半導体膜中に第１の導電型の不純物元素を導
入する工程と、 前記ゲート電極をマスクに、前記ゲート電極の他の側に
おいて前記半導体膜中に第２の、逆導電型の不純物元素
を導入する工程とにより形成することを特徴とする液晶
表示装置の製造方法。 - 【請求項３０】 ＭＯＳ型容量素子を有する液晶表示装
置の製造方法において、前記ＭＯＳ型容量素子を、 ガラス基板上にキャパシタ電極を形成する工程と、 前記ガラス基板上に、前記キャパシタ電極を覆うように
絶縁膜を形成する工程と、 前記絶縁膜上に半導体膜を形成する工程と、 前記ゲート電極の一の側において、前記半導体膜中に第
１の導電型の不純物元素を導入する工程と、 前記ゲート電極の他の側において、前記半導体膜中に第
２の、逆導電型の不純物元素を導入する工程とにより形
成することを特徴とする液晶表示装置の製造方法。 - 【請求項３１】 ＭＯＳ型容量素子を有する半導体集積
回路装置の製造方法において、前記ＭＯＳ型容量素子
を、 前記半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクに、前記ゲート電極の一の側に
おいて前記半導基板中に第１の導電型の不純物元素を導
入する工程と、 前記ゲート電極をマスクに、前記ゲート電極の他の側に
おいて前記半導体基板中に第２の、逆導電型の不純物元
素を導入する工程とにより形成することを特徴とする半
導体集積回路装置の製造方法。
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|---|---|---|---|
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| TW088118615A TW424335B (en) | 1998-10-30 | 1999-10-27 | MOS-type capacitor, liquid crystal device, semiconductor integrated circuit device and the manufacturing method thereof |
| PCT/JP1999/006029 WO2000026970A1 (en) | 1998-10-30 | 1999-10-29 | Mos capacitor, liquid crystal display, integrated circuit and method of manufacture thereof |
| US09/582,683 US6603160B1 (en) | 1998-10-30 | 1999-10-29 | MOS capacitor, liquid crystal display, integrated circuit and method of manufacture thereof |
| KR1020007007245A KR100645480B1 (ko) | 1998-10-30 | 1999-10-29 | Ｍｏｓ형 용량소자, 액정표시장치, 반도체 집적회로장치및 그 제조 방법 |
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|---|---|---|---|
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| JP2006219427A Division JP4512570B2 (ja) | 2006-08-11 | 2006-08-11 | 液晶表示装置およびその製造方法 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340791A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | Ｍｏｓ容量素子及び半導体装置 |
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
| JP2008010849A (ja) * | 2006-06-01 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2008122504A (ja) * | 2006-11-09 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置とその製造方法 |
| JP2013089869A (ja) * | 2011-10-20 | 2013-05-13 | Canon Inc | 検出装置及び検出システム |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2017126758A (ja) * | 2017-02-09 | 2017-07-20 | キヤノン株式会社 | 検出装置及び検出システム |
| JP2018201046A (ja) * | 2018-09-18 | 2018-12-20 | キヤノン株式会社 | 撮像装置並びにその駆動方法 |
Families Citing this family (6)
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|---|---|---|---|---|
| US6998656B2 (en) * | 2003-02-07 | 2006-02-14 | Hewlett-Packard Development Company, L.P. | Transparent double-injection field-effect transistor |
| JP3589997B2 (ja) * | 2001-03-30 | 2004-11-17 | 株式会社東芝 | 赤外線センサおよびその製造方法 |
| KR20060111265A (ko) * | 2005-04-22 | 2006-10-26 | 삼성전자주식회사 | 박막 트랜지스터 기판, 이의 제조 방법 및 이를 갖는 표시장치 |
| JP2007333808A (ja) * | 2006-06-12 | 2007-12-27 | Mitsubishi Electric Corp | アクティブマトリクス表示装置 |
| US9111775B2 (en) * | 2011-01-28 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Silicon structure and manufacturing methods thereof and of capacitor including silicon structure |
| US11055593B1 (en) * | 2020-01-07 | 2021-07-06 | Capital One Services, Llc | Providing alerts via a color changing transaction card |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4305083A (en) * | 1978-09-19 | 1981-12-08 | Texas Instruments Incorporated | Single junction charge injector floating gate memory cell |
| JPS575372A (en) * | 1980-06-11 | 1982-01-12 | Ricoh Co Ltd | Thin film diode and manufacture thereof |
| JPS58197775A (ja) * | 1982-05-13 | 1983-11-17 | Canon Inc | 薄膜トランジスタ |
| JP2743376B2 (ja) | 1988-04-28 | 1998-04-22 | セイコーエプソン株式会社 | 薄膜集積回路の製造方法 |
| JPH02246160A (ja) | 1989-03-17 | 1990-10-01 | Matsushita Electron Corp | 半導体装置 |
| JP3526058B2 (ja) * | 1992-08-19 | 2004-05-10 | セイコーインスツルメンツ株式会社 | 光弁用半導体装置 |
| US5341009A (en) * | 1993-07-09 | 1994-08-23 | Harris Corporation | Fast charging MOS capacitor structure for high magnitude voltage of either positive or negative polarity |
| JP3176021B2 (ja) | 1995-05-30 | 2001-06-11 | 株式会社日立製作所 | 液晶ライトバルブ及びそれを用いた投射型液晶ディスプレイ |
| JP2795259B2 (ja) * | 1996-04-17 | 1998-09-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH1054999A (ja) * | 1996-06-04 | 1998-02-24 | Canon Inc | 表示装置とその製造法 |
| JP3145650B2 (ja) | 1997-03-26 | 2001-03-12 | セイコーインスツルメンツ株式会社 | オペアンプ位相補償回路およびそれを用いたオペアンプ |
-
1998
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-
1999
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- 1999-10-29 US US09/582,683 patent/US6603160B1/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340791A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | Ｍｏｓ容量素子及び半導体装置 |
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
| JP2008010849A (ja) * | 2006-06-01 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| KR101415624B1 (ko) * | 2006-06-01 | 2014-07-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US8791461B2 (en) | 2006-06-01 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| KR101424526B1 (ko) | 2006-06-01 | 2014-08-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| JP2008122504A (ja) * | 2006-11-09 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置とその製造方法 |
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