KR100965948B1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100965948B1
KR100965948B1 KR1020030033205A KR20030033205A KR100965948B1 KR 100965948 B1 KR100965948 B1 KR 100965948B1 KR 1020030033205 A KR1020030033205 A KR 1020030033205A KR 20030033205 A KR20030033205 A KR 20030033205A KR 100965948 B1 KR100965948 B1 KR 100965948B1
Authority
KR
South Korea
Prior art keywords
storage capacitor
switching element
conductive
electrode
scan line
Prior art date
Application number
KR1020030033205A
Other languages
English (en)
Other versions
KR20030091784A (ko
Inventor
다나까쯔또무
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20030091784A publication Critical patent/KR20030091784A/ko
Application granted granted Critical
Publication of KR100965948B1 publication Critical patent/KR100965948B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Abstract

높은 개구율과 대용량의 보조 용량을 갖는 표시 장치와 제조 공정을 늘리지 않고 그 표시 장치를 제조하는 방법을 제공한다. 보조 용량 PCS1이 주사선 WLn 위에 형성되는 소위 CS 온 게이트 구조에 있어서, 스위칭 소자인 트랜지스터 NTr1의 도전성은 보조 용량 PCS1의 반도체막으로 이루어지는 전극의 도전성과 서로 다르다.
보조 용량, 반도체막, 도전성, 스위칭 소자, 개구율, 표시 장치

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 표시 장치의 일례의 등가 회로를 도시하는 도면.
도 2는 도 1에 도시한 종래의 표시 장치의 구성의 평면도를 도시하는 도면.
도 3의 (a)는 종래의 보텀 게이트 구조를 갖는 표시 장치의 다른 예의 등가 회로를 도시하는 도면.
도 3의 (b)는 해당 표시 장치의 구성의 평면도.
도 4는 도 3에 도시한 종래의 표시 장치에서, 보조 용량의 전압-용량 특성의 측정 결과를 도시한 그래프.
도 5의 (a)∼(d)는, 도 3에 도시한 종래의 표시 장치의 제조 방법을 설명하는 단면도.
도 6은 도 5에 이어서, 도 6의 (a)∼(c)는 도 3에 도시한 종래의 표시 장치의 제조 방법을 설명하는 단면도.
도 7은 도 6에 이어서, 도 7의 (a)와 (b)는 도 3에 도시한 종래의 표시 장치의 제조 방법을 설명하는 단면도.
도 8의 (a)∼(c)는 종래의 톱 게이트 구조를 갖는 표시 장치의 제조 방법을 설명하는 단면도.
도 9는 도 8에 이어서, 도 9의 (a)와 (b)는 종래의 톱 게이트 구조를 갖는 표시 장치의 제조 방법을 설명하는 단면도.
도 10의 (a)는 본 발명의 제1 실시예에 따른 표시 장치의 등가 회로를 도시하는 도면.
도 10의 (b)는 해당 표시 장치의 구성의 평면도.
도 11은 본 발명의 제1 실시예에 따른 표시 장치의 구조를 도시한 단면도.
도 12의 (a)∼(c)는 본 발명의 제1 실시예에 따른 표시 장치에서, 주사선 신호 및 화소 전위의 타이밍차트.
도 13은 본 발명의 제1 실시예에 따른 표시 장치에서, 보조 용량의 전압-용량 특성의 측정 결과를 도시한 그래프.
도 14의 (a)와 (b)는 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제1 실시예에 따른 표시 장치에서의 구동 회로를 도시한 도면.
도 16은 본 발명의 제2 실시예에 따른 표시 장치의 구성의 평면도.
도 17은 본 발명의 제2 실시예에 따른 표시 장치의 구성의 단면도.
도 18은 본 발명의 제3 실시예에 따른 표시 장치의 구성의 평면도.
도 19는 본 발명의 제4 실시예에 따른 표시 장치의 구성의 단면도.
도 20의 (a)와 (b)는 본 발명의 제4 실시예에 따른 표시 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a, 1b, 41 : 주사선
2, 42, 103, 124 : 게이트 절연막
3 : N+형 반도체막
4, 4b, 44, 44b : P+형 반도체막
4a, 44a : N-형 반도체막
5, 45 : 채널 영역
6, 46 : i 형 반도체막
7a, 7b : 스토퍼 절연막
8, 48, 109, 127 : 층간 절연막
9, 49, 111a, 111b, 129a, 129b, BL : 데이터 신호선
10, 30, 50, 112 : 접속 전극
11a, 11b, 11c, 126 : 레지스트
40, 122 : 기초층
41a, 41b, 102a, 102b, WL : 주사선
43 : N+형 반도체막
47a, 47b, 47c, 107a, 107b, 108 : 레지스트
101 : 유리 기판
104a, 104b, 104c : 반도체막
105, 105a, 105b : 보호 절연막
110a, 110b, 128a, 128b, H1, H2, H3, H4 : 컨택트홀
113 : 제2 층간 절연막
114 : 화소 전극
121 : 유리 기판
123a, 123b, 123c : 반도체막
125a, 125b : 게이트 전극(주사선)
130 : 접속 금속
131 : 제2 층간 절연막
132 : 화소 전극
CSL : 보조 용량선
CS, PCS : 보조 용량
Tr, NTr : 트랜지스터
Cc1 : 액정 소자 용량
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로, 구체적으로는 액정 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 박형이며 저소비 전력이라는 특징을 살려, 노트북 컴퓨터, 카 내비게이션용 표시 장치, 휴대 정보 단말기(Personal Digital Assistant : PDA), 휴대 전화 등에 널리 이용되고 있다. 이 액정 표시 장치에는, 크게 나눠, 백 라이트로부터의 광을 제어하여 표시를 행하는 투과형과, 태양광 등의 외광을 반사하여 표시를 행하는 반사형, 또는 최근에는 투과형과 반사형의 특징을 함께 갖는 반투과형의 표시 장치가 있다.
이들 표시 장치는, 그 용도로부터 저소비 전력이 요구되며, 그 때문에, 백 라이트의 이용 효율을 최대한 올리도록 고개구율이 요구된다. 또한, 병용형에서는 동일 화소에 투과부와 반사부를 형성하고, 화소 내에 다기능을 포함하기 위해, 가능한 한 유효하게 스페이스를 사용할 필요가 있다.
액정 표시 장치에서 화상을 표시할 때는, 주사선으로부터 각 화소에 구비된 스위칭 소자, 예를 들면 TFT(Thin Film Transistor)에 주사 펄스를 인가하고, 스위칭 소자를 ON/OFF하여, 표시 화소를 선택한다. 그리고, 화상 신호에 대응한 신호가 데이터선에 인가되고, TFT의 소스와 드레인을 거쳐서, 액정을 사이에 두는 전극에 인가하여, 액정에 입사된 광을 변조시켜, 화상을 표시한다.
화상 신호에 대응한 전압을 각 화소에 기입한 후, 다음 기입 동작까지의 기간 내에, 액정의 전극에 인가된 전압에 의한 전하는 액정 및 스위칭 소자를 통하여 누설하여 변화시킨다. 표시 화질을 보증하기 위해서는, 그 인가된 전압을 유지할 필요가 있다. 그래서, 액정 표시 장치에서는, 통상 그 누설량과 비교하여 충분한 보조 용량(CS)이 형성되어 있다.
도 1은 종래의 액정 표시 장치의 등가 회로도의 일례를 도시한다. 도 2는, 도 1에 도시한 액정 표시 장치의 구성의 평면도를 도시한다.
도 1은 2×3 화소의 등가 회로를 도시한다. 해당 등가 회로에서, 1 화소는 액정 소자 및 그것을 사이에 둔 전극과, 스위칭 소자인 트랜지스터 Tr과, 및 보조 용량 CS를 포함한다. Ccl1 내지 Ccl6은 액정 소자와 그것을 사이에 둔 표시 전극과 공통 전극으로 이루어지는 액정 컨덴서의 용량을 나타낸다. CS1 내지 S6은 각 화소의 보조 용량의 용량값을 나타낸다.
복수의 주사선 WLn-1, WLn, WLn+1은 병렬로 배치되고, 예를 들면 TFT로 이루어지는 트랜지스터 Tr1, Tr4, 또는 트랜지스터 Tr2, Tr5, 또는 트랜지스터 Tr3, Tr6의 게이트 전극과 각각 접속하고 있다. 주사선 WLn-1, WLn, WLn+1은 각 트랜지스터의 ON/OFF를 제어하여, 화소를 선택한다.
병렬로 배치된 데이터 신호선 BLn-1, BLn, 및 BLn+1로부터는, 화상 신호에 대응한 전압을 각 화소에 인가한다. 데이터 신호선 BLn-1, BLn, 및 BLn+1은 트랜지스터 Tr1, Tr2, Tr3, 또는 Tr4, Tr5, Tr6의 예를 들면 소스 영역과 접속하고 있다. 주사선 WLn-1, WLn, 또는 WLn+1에 의해 선택된 화소에 대하여, 보조 용량 CS에 충전하면서, 액정 소자 양측의 전극에 전압을 인가하고, 액정 소자에 입사된 광을 변조시켜, 화상을 표시한다.
도 2는 투명 기판 위에 형성된 주사선과 데이터 신호선 및 1 화소의 구성도를 도시하고 있다. 도 2에 도시한 바와 같이, 보조 용량선 CSLn-1이 보조 용량 CS1의 한쪽 전극으로서, 그 위에 보조 용량 CS1이 형성되어 있다. 컨택트홀 H1에 퇴적된 도전성 재료를 거쳐서, 트랜지스터 Tr1의 한 쪽의 불순물 영역, 예를 들면 소스 영역은 데이터 신호선 BLn-1과 접속하고 있다. 또, 컨택트홀 H2와 H3에 퇴적된 도전성 재료를 거쳐서, 트랜지스터 Tr1의 다른 쪽의 불순물 영역, 예를 들면 트랜지스터 Tr1의 드레인 영역은 보조 용량 CS1의 다른 쪽의 예를 들면 반도체로 이루어지는 전극, 및 도시하지 않은 상층의 ITO 전극에 접속하고 있다.
통상, 트랜지스터 Tr1, …, Tr6은 N 채널형 박막 트랜지스터 TFT를 이용하고 있다. 즉, 게이트 전극의 양측 반도체 박막에, 인(P) 등을 주입한 N형의 소스와 드레인 불순물 영역이 형성되고, 게이트 전극(주사선)에 임계값 이상의 정전압을 인가하면, 소스와 드레인 사이에 N형의 반전층으로 이루어지는 N 채널이 형성되고, 소스와 드레인은 도통된다. 즉, 트랜지스터가 ON 상태가 된다. 반대로, 게이트 전극(주사선)에 임계값 이하의 전압을 인가한 경우, 소스와 드레인을 도통하는 채널이 형성되지 않고, 따라서 트랜지스터가 OFF 상태가 된다.
또한, 보조 용량 CS1은 통상 가장 높게 용량을 형성할 수 있는, 반도체층, 절연막, 금속의 MOS 구조에 의해 형성되어 있다. 도 2에서, 예를 들면 보조 용량선 CSLn-1(금속), 트랜지스터 Tr1을 구성하는 게이트 절연막, 및 상기 인 등을 주입한 N형의 반도체막에 의해, 보조 용량 CS1이 형성된다. 이하, 이러한 MOS 용량을 N형 MOS 구조라고 한다.
보조 용량 전극을 일정 전위로 해 두는 경우에는, 보조 용량 부분은 N형 MOS 구조로 하는 것이 일반적이다.
또한, 보조 용량용 전극을 대향 전극과 동위상에서 작동시키는 공통 반전 구동인 경우에는, 보조 용량 CS를 형성하는 반도체막은 진성 상태에서는, 충분한 용량이 형성되지 않는다. 따라서, 반도체층을 메탈화, 즉 고농도로 인(N+형으로 형성됨)이나 붕소(P+형으로 형성됨)를 함유시키는 것이 일반적이다.
이상의 종래의 방법에서는, 고농도로 인(반도체를 N+형이 되게 함)이나 붕소(반도체를 P+형이 되게 함)의 주입은 단 1회로도 충분하며, 제조상 비용 절감이 가능하였다.
그러나, 이상의 구조에서는 독립된 보조 용량선이 필요하므로, 개구율의 저하를 초래하는 문제가 있다.
그래서, 전단 또는 후단의 주사선(게이트선)이 보조 용량선으로 작동하는 CS 온 게이트 구조가 제안되고 있다.
도 3의 (a) 및 도 3의 (b)는, 종래의 액정 표시 장치의 다른 예를 도시한다. 도 3의 (a)는 액정 표시 장치의 등가 회로도이고, 도 3의 (b)는 해당 액정 표시 장치의 구성의 평면도를 도시한다. 도 3의 (a)와 도 3의 (b)에서, 도 1과 동일한 구성 성분에 동일한 부호를 이용하여 도시하고, 중복되는 설명을 적당히 생략한다.
도 3의 (a)는 2×2 화소의 등가 회로를 도시하고 있다. 도 3의 (a)에서, 도 1에 도시한 보조 용량선 CSLn-1, CSLn, CSLn+1 대신에, 보조 용량 CS1, CS4, CS2, CS5가 각각 직접 주사선 WLn-1, WLn, WLn+1에 접속하고 있다.
도 3의 (b)는 투명 기판 위에 형성된 주사선과 데이터 신호선 및 1 화소의 구성을 도시하고 있다. 도 2에 도시한 보조 용량선 CSLn-1 대신에 보조 용량 CS1이 주사선 WLn에 중첩되어 형성되어 있다.
이 경우도, 통상 트랜지스터 Tr1, …, Tr6은 N 채널형 박막 트랜지스터 TFT를 이용하고 있다. 또한, 보조 용량 CS1도 N형 MOS 용량이다. 즉, 트랜지스터 Tr1, …, Tr6은 게이트 전극(주사선)에 임계값 이상의 정전압을 인가하면, 트랜지스터 Tr1, …, Tr6를 ON 상태로 한다. 게이트 전극에 임계값 이하의 전압을 인가하면, 트랜지스터 Tr1, …, Tr6를 OFF 상태로 한다.
또한, 보조 용량 CS1은, 도 3의 (b)에 도시한 바와 같이, 주사선 WLn(금속), 트랜지스터 Tr1을 구성하는 게이트 절연막, 및 인 등을 주입한 N형의 반도체막에 의해, 보조 용량 CS1이 형성된다.
이러한 CS 온 게이트 구조로 하면, 독립된 보조 용량선을 형성할 필요가 없기 때문에, 개구율이 향상된다는 이점이 있다.
NMOS 트랜지스터 Tr1을 오프 상태로 유지하기 위해, 통상 주사선 WLn-1, WLn, …의 전위는 약 0V∼-6V 정도로 설정되면 된다. 또한, 액정 표시 장치에서, 1 화면을 표시하는 기간 내에 트랜지스터 Tr1이 OFF 상태로 유지된다. 즉 주사선 전위는 표시 기간 대부분 동안 0V 이하로 유지되고 있다.
그러나, 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같은 CS 온 게이트 구조에서는, 예를 들면 후단의 주사선(게이트선) WLn과 보조 용량 CS1을 형성하는 경우, 이상과 같은 전위가 인가되는 상태에서는 주사선, 게이트 절연막, N형의 반도체막으로 형성된 N형 MOS 구조에서는 충분한 용량이 얻어지지 않는다.
도 4는 N형 MOS 구조의 용량-전압 특성을 나타내는 그래프이다.
도 3의 (b)에 도시한 주사선 WLn-1, WLn에 예를 들면 -2V를 인가하여, Tr1을 OFF 상태로 한 경우, CS1은 Tr1이 ON 상태인 동안에 충전되었으므로, CS1의 반도체 전극은 주사선 WLn-1, WLn보다 고전위이고, CS1에 인가된 게이트 전압은 부전압으로 된다. 이것에 의해, 다수 캐리어 전자가 반도체막의 표면으로부터 배척되고, 반도체막의 표면에 공핍층(또한/및 반전층)이 형성되므로, CS1의 절연층이 두꺼워지는 것과 마찬가지이다. 따라서, 최종 용량이 작다.
이 경향은 도 4에 도시하고 있다. 주사 전위가 약 1.5V 정도 이하로 사용되는 경우, N형 MOS 용량에서는 항상 작은 용량밖에 확보할 수 없다.
보조 용량 CS1의 용량을 늘리기 위해, 보조 용량 CS1의 반도체막 전극에 고농도로 인(N+화)이나 붕소(P+화)를 주입할 필요가 있다. 그렇게 함으로써, 공정 증가나 불량 발생에 의한 수율 저하 등의 문제가 발생한다.
도 5의 (a) 내지 도 7의 (b)는 종래의 액정 표시 장치의 제조 공정의 일례를 도시한다.
도 5의 (a)에서는 유리 기판(101) 위에 주사선으로 되는 게이트 전극(주사선)(102a와 102b)을 형성한다. 재료는 Ta, Cr, Mo, Ti, Al 등의 금속이 게이트 전극의 재료용으로 이용되며, 포토레지스트 공정을 거쳐 웨트 에칭이나 드라이 에칭에 의해 패턴이 형성된다.
도 5의 (b)에서는 게이트 전극(102a와 102b) 위에 게이트 절연막(103) 및 반도체층(104a)을 형성한다. 게이트 절연막(103)에는, 예를 들면 실리콘 질화막이나 실리콘 산화막, 그 외에 게이트 전극을 양극 산화한 양극 산화막 등이 있다. 또한, 반도체막으로는, 비정질 실리콘막이나 비정질 실리콘막을 결정화한 폴리실리콘막, 또는 직접 형성한 폴리실리콘막 등이 사용된다.
도 5의 (c)에서는, 반도체막(104a) 상부에 보호 절연막(105)을 형성한다. 여기에는, 실리콘 질화막이나 실리콘 산화막 등이 사용된다.
도 5의 (d)에서는 게이트 전극(102a와 102b)을 차광 마스크로 하여 자기정합적으로, 레지스트(107a와 107b)를 형성한다. 그 후, 보호 절연막(105)을 웨트 에칭, 또는 드라이 에칭에 의해 제거한다. 그 후, 남은 보호 절연막(105a와 105b)을 마스크로 하여, 인(P) 등을 저농도로 반도체막에 도핑한다. 반도체막의 도핑된 부분은 참조 부호 104b로 기재한다. 반도체막(104b)은 n-형 반도체이다.
도 6의 (a)에서는 화소 트랜지스터로 LDD 영역을 형성하는 부분을 피복하는 형상의 레지스트(108)를 형성한다. 그 후, 보조 용량 형성 부분에 잔류의 보호 절연막(105b)을 제거하기 위해, 웨트 에칭, 또는 드라이 에칭을 행한다.
그 후, 고농도로 인 등을 주입하고, 반도체층(104b)을 금속화한다. 반도체막(104b)의 금속화된 부분은 참조 부호 104c로 기재한다.
도면에 도시하지 않았지만, 제2 도핑종(붕소 등)을 주입하는 부분에 대응하여, 포토레지스트 공정, 주입 공정을 행한다. 그 후, 필요에 대응하여 도핑한 원소를 활성화하기 위한 열 처리를 행한다.
통상, 이 웨트 에칭 또는 드라이 에칭은 반도체층(104b)을 에칭으로부터 보호하기 위해 에칭 선택성이 있는 프로세스에 의해 행해진다. 그러나, 반도체층(104b)에 핀홀 등이 있는 경우에는, 기초(base)로 작용하는 게이트 절연막(103)이 에칭된다. 그 에칭 부분은 매우 내압이 나빠지고, 전류 누설 경로로 되어 점 결함 등의 불량 원인으로 된다. 또한, 보호 절연막(105b)을 제거하기 위한 공정이 추가되어, 비용 상승 요인으로 된다.
도 6의 (b)에서는 소자 분리를 행하기 위해, 게이트 전극(102a와 102b) 외측의 반도체층(104b)을 포토리소그래피, 드라이 에칭 등의 수단을 이용하여 제거한다.
도 6의 (c)에서는, 실리콘 질화막이나 실리콘 산화막 등에 의해, 층간 절연막(109)을 형성한다. 그 후, 포토리소그래피, 웨트 에칭 등의 수단을 이용하여 컨택트홀(110a 및 110b)을 형성한다.
도 7의 (a)에서는 데이터 신호선(111a 및 111b) 및 화소 전극과의 접속을 위한 접속 금속(112)으로서, Al, Ta, W 등의 금속을 형성한다. 그 후 포토리소그래피, 드라이 에칭 등의 수단을 이용하여 금속을 제거하여, 패턴을 형성한다.
도 7의 (b)에서는 제2 층간 절연막(113)을 실리콘 질화막이나 실리콘 산화막 등에 의해 형성한다. 또한, 이 층에 평탄화 효과를 갖게 하기 위해, 감광성 유기막이나 감광성 SOG(스핀 온 글라스)막 등을 이용해도 된다. 이 처리에서, 화소 전극(114)과의 접속을 위한 컨택트홀을 형성해 둔다. 그 후, ITO나 IXO 등 투명 도전막을 이용하여, 화소 전극(114)을 형성한다.
그 후, 도시는 하지 않았지만, 따로 준비한 대응 컬러 필터 기판을 TFT 기판위에 중첩시켜, 컬러 필터 기판과 TFT 기판 사이에 액정층을 개재시켜 조립 공정을 행하고, 또한 편광판 등을 접착함으로써 액정 표시 장치를 완성한다.
이와 같이, 종래의 제조 방법에서는 보조 용량 구조를 완성시키기 위해, 특 별한 공정이 필요하게 되어, 비용 상승의 요인으로 되며, 또한 결함의 원인으로 되는 누설 전류가 증가한다. 종래에는, 이러한 공정 증가나 불량 발생에 의한 수율 저하가 발생하는 문제가 있다.
이상은, 주사선(게이트 전극)을 반도체층 하부에 형성하는 보텀 게이트형 트랜지스터에서의 종래예로서, 주사선(게이트 전극)을 반도체층의 상부에 형성하는 톱 게이트형 트랜지스터에 대해서도 제조 방법상에 문제가 발생한다.
도 8의 (a), (b) 및 (c)와 도 9의 (a) 및 (b)는, 톱 게이트형 트랜지스터 구조를 갖는 액정 표시 장치의 제조 방법의 종래예를 도시한다.
도 8의 (a)에 도시한 바와 같이, 유리 기판(121) 위에 기초층(122)과 반도체층(123a)을 성막한다. 기초층(122)에는, 예를 들면 실리콘 질화막이나 실리콘 산화막을 사용한다. 또한, 반도체막(123a)으로서는, 비정질 실리콘막이나 비정질 실리콘막을 결정화한 폴리실리콘막, 또는 직접 형성한 폴리실리콘막 등이 사용된다.
도 8의 (b)에 도시한 바와 같이, 소자 분리를 행하는 영역을 확보하기 위해, 반도체층(123a) 일부를, 포토리소그래피, 드라이 에칭 등의 수단을 이용하여 제거한다.
그리고, 반도체막(123a) 위에 게이트 절연막(124)을 형성한다. 게이트 절연막에는, 예를 들면 실리콘 질화막이나 실리콘 산화막 등이 있다.
이어서, 트랜지스터 TFT를 형성하는 영역 및 보조 용량을 형성하는 영역에, 게이트 전극(125a, 125b)을 형성한다.
이어서, 반도체막에는 게이트 전극(125a, 125b)을 주입 마스크로 하여 자기정합적으로, 인 등이 저농도로 도핑된다. 반도체막의 주입된 부분은 n-형 반도체로서, 참조 부호 123b로 기재한다.
도 8의 (c)에 도시한 바와 같이, 화소 트랜지스터 TFT의 LDD 영역을 형성하는 영역을 피복하는 형상의 레지스트(126)를 형성한다. 다른 영역에 고농도로 인 등을 주입하여, 반도체층(123b)을 금속화한다. 반도체막(123b)의 금속화된 부분은 참조 부호 123c로 기재한다.
또한, 여기서는 도시하지 않았지만, 제2 도핑종(붕소 등)을 주입하는 부분에 대응하여, 포토레지스트 공정, 주입 공정을 행한다. 그 후, 필요에 대응하여 도핑한 원소를 활성화하기 위한 열 처리를 행한다.
도 9의 (a)에서는, 실리콘 질화막이나 실리콘 산화막 등에 의해, 층간 절연막(127)을 형성한다. 그 후, 포토리소그래피, 웨트 에칭 등의 수단을 이용하여 컨택트홀(128a 및 128b)을 형성한다.
도 9의 (b)에서는 데이터 신호선(129a 및 129b) 및 화소 전극(132)과의 접속을 위한 접속 금속(130)으로서, Al, Ta, W 등의 금속을 형성한다. 그 후 포토리소그래피, 드라이 에칭 등의 수단을 이용하여 금속을 제거하고, 패턴을 형성한다.
이어서, 제2 층간 절연막(131)을 실리콘 질화막이나 실리콘 산화막 등에 의해 형성한다. 또한, 이 층에 평탄화 효과를 갖게 하기 위해, 감광성 유기막이나 감광성 SOG(스핀 온 글라스)막 등을 이용해도 된다. 이 처리에서도, 화소 전극(132)과의 접속을 위한 컨택트홀을 형성해 둔다. 그 후, ITO나 IXO 등 투명 도전막을 이용하여, 화소 전극(132)을 형성한다.
그 후, 도시는 하지 않았지만, 따로 준비한 대응 컬러 필터 기판을 TFT 기판위에 중첩시키고, 컬러 필터 기판과 TFT 기판 사이에 액정층을 개재시켜 조립 공정을 행하고, 또한 편광판 등을 접착함으로써 액정 표시 장치를 완성한다.
도 8의 (b)와 도 8의 (c)에 도시한 바와 같이, 이상의 구조에서는 보조 용량을 형성하는 영역에, 게이트 전극(125b)이 형성된다. 따라서, 게이트 전극(125b) 하부의 반도체막(123a)에 불순물을 주입할 수 없으며, 게이트 전극(125b) 하부의 반도체막(123a)을 금속화할 수 없다. 종래 방법의 범위에서, 이 문제를 해결하기 위해서는, 초기 단계에서 마스터를 형성하여 주입을 행한 후에 마스크를 제거하는 공정을 추가하거나, 혹은 도 1에 도시한 바와 같은 독립된 보조 용량선을 형성할 필요가 있다.
본 발명은, 상기한 과제를 감안하여 이루어지며, 그 목적은 높은 개구율과 대용량의 보조 용량을 포함한 표시 장치, 및 제조 공정을 늘리지 않고 그 표시 장치를 제조하는 방법을 제공하는 것에 있다.
본 발명에 따른 표시 장치는, 표시 소자와, 제1 주사선과, 제2 주사선과, 데이터 신호선과, 제1 도전형의 제1 및 제2 단자를 갖고, 상기 제1 단자가 상기 데이터 신호선에 접속되고, 상기 제1 주사선에 인가되는 전압에 대응하여 도통 상태 또는 비도통 상태로 유지되는 스위칭 소자와, 제1 전극과, 상기 제2 주사선을 공유하는 제2 전극을 갖는 유지 용량을 갖고, 상기 스위칭 소자의 제2 단자가, 상기 표시 소자에 접속되고, 또한 상기 제2 단자와 서로 다른 제2 도전형의 반도체막을 포함하는 상기 유지 용량의 제1 전극에 접속되어 있다.
상기 스위칭 소자가 도통 상태로 유지되고 있을 때, 상기 유지 용량은, 상기 스위칭 소자를 통해 상기 데이터 신호선으로부터 충전되고, 상기 스위칭 소자가 비도통 상태로 유지되고 있을 때, 상기 유지 용량은, 상기 표시 소자에 전압을 인가한다.
또한, 상기 스위칭 소자의 상기 제2 단자와, 상기 유지 용량의 상기 제1 전극은 도전성 물질에 의해 접속되어 있다.
구체적으로, 상기 스위칭 소자의 상기 제2 단자와, 상기 유지 용량의 상기 제1 전극은, 상기 스위칭 소자의 상기 제2 단자에 도달하는 컨택트홀과, 상기 유지 용량의 상기 제1 전극에 도달하는 컨택트홀에 퇴적된 도전성 물질에 의해 접속되어 있다.
혹은, 상기 스위칭 소자의 상기 제2 단자와, 상기 유지 용량의 상기 제1 전극은, 상기 스위칭 소자의 상기 제2 단자, 및 상기 유지 용량의 상기 제1 전극에 도달하는 컨택트홀에 퇴적된 도전성 물질에 의해 접속되어 있다.
상기 스위칭 소자의 상기 제2 단자와, 상기 유지 용량의 상기 제1 전극을 접속하는 상기 도전성 물질은, 상기 데이터 신호선에 이용하는 도전성 물질과 동일한 것이 바람직하다.
또한, 상기 유지 용량의 일부 또는 전부는, 상기 데이터 신호선과 상기 제2 주사선이 중첩되어 있는 영역에, 상기 데이터 신호선과 상기 제2 주사선 사이에 형 성되는 것이 바람직하다.
본 발명에 따른 표시 장치는, 복수의 상기 제1과 제2 주사선과, 복수의 상기 데이터 신호선과, 행렬 형상으로 배열된 복수의 화소와, 상기 복수의 화소를 구동하는 구동 회로를 포함하는 표시 장치로서, 각 화소를 구동하는 상기 구동 회로는, 제1 도전형의 제1 및 제2 단자를 갖고, 상기 제1 단자가 상기 데이터 신호선에 접속되고, 상기 제1 주사선에 인가되는 전압에 대응하여 도통 상태 또는 비도통 상태로 유지되는 스위칭 소자와, 제1 전극과, 상기 제2 주사선을 공유하는 제2 전극을 갖는 유지 용량을 갖고, 상기 스위칭 소자의 제2 단자가, 상기 표시 소자에 접속되고, 또한 해당 제2 단자와 서로 다른 제2 도전형의 반도체막을 포함하는 상기 유지 용량의 제1 전극에 접속되어 있다.
바람직하게는, 상기 스위칭 소자는, 다결정 실리콘을 반도체층으로 하는 박막 트랜지스터이다.
본 발명에 따른 표시 장치의 제조 방법은, 병렬로 배치하는 도전성의 제1 주사선과 제2 주사선과, 상기 제1 주사선과 제2 주사선을 피복하는 제1 절연막과, 상기 제1 절연막을 피복하는 반도체막을 형성하고, 상기 제1 주사선과 제2 주사선과 대향하는 상기 반도체막의 제1 채널 영역과 제2 채널 영역을 각각 보호하는 제1 보호 마스크와 제2 보호 마스크로 형성하고, 상기 제1 보호 마스크와 제2 보호 마스크가 형성되어 있는 상태에서, 상기 반도체막에서, 상기 제1 주사선을 포함하는 스위칭 소자를 형성하는 스위칭 소자 영역과, 상기 제2 주사선을 포함하는 유지 용량을 형성하는 유지 용량 영역에 각각 제1 도전형의 불순물과 제2 도전형의 불순물을 주입한다.
본 발명에 따른 표시 장치의 제조 방법에서는, 상기 스위칭 소자 영역과 상기 유지 용량 영역에 각각 제1 도전형의 불순물과 제2 도전형의 불순물이 주입된 반도체막과, 상기 제1과 제2 보호 마스크를 피복하도록 제2 절연막을 형성하고, 상기 제2 절연막에, 상기 제1 주사선 양측의 제1 도전형 반도체 영역에 도달하는 제1 컨택트홀과 제3 컨택트홀을 형성하고, 상기 제2 절연막에, 상기 제2 주사선 편측의 제2 도전형의 반도체 영역에 도달하는 제2 컨택트홀을 형성하며, 상기 제1과 제2 컨택트홀에 도전성 물질을 퇴적하고, 상기 제1 주사선 편측의 제1 도전형의 반도체 영역과, 상기 제2 주사선 편측의 제2 도전형의 반도체 영역을 접속하고, 상기 제3 컨택트홀에 도전성 물질을 퇴적하고, 데이터 신호선을 형성한다.
바람직하게는, 상기 제1 컨택트홀은, 상기 제2 컨택트홀과 동일한 컨택트홀이다.
또한, 바람직하게는, 상기 제1과 제2 컨택트홀에 퇴적된 도전성 물질은 상기 제3 컨택트홀에 퇴적된 도전성 물질과 동일한 재료이다.
또한, 본 발명에 따른 표시 장치의 제조 방법은, 반도체막과, 상기 반도체막을 피복하는 절연막과, 상기 절연막에 병렬로 배치하는 도전성의 제1 주사선과 제2 주사선을 형성하고, 상기 반도체막에서의 상기 제1 주사선을 포함하는 스위칭 소자를 형성하는 스위칭 소자 영역과, 상기 제2 주사선을 포함하는 유지 용량을 형성하는 유지 용량 영역에, 상기 제1 주사선과 제2 주사선측으로부터, 각각 제1 도전형의 불순물과 제2 도전형의 불순물을 주입한다.
상기한 본 발명에 따르면, 반도체막에서, 트랜지스터의 소스·드레인 영역의 도전형(즉 소스·드레인 사이의 채널의 도전형)을, 보조 용량을 형성하는 반도체막 영역의 도전형과 반대로 한다. 예를 들면, 트랜지스터의 소스·드레인 영역, 및 채널의 도전형이 N형인 경우, 보조 용량을 형성하는 반도체막 영역을 P형으로 한다. 그렇게 함으로써, N 채널의 트랜지스터를 OFF 상태로 하는 주사선 전압(제로 또는 부전압)을, P형 MOS 구조의 보조 용량에 인가하면, 큰 용량이 얻어진다. 또한, 트랜지스터의 소스·드레인 영역, 및 채널의 도전형이 P형인 경우, 보조 용량을 형성하는 반도체막 영역을 N형으로 하면, 동일한 효과를 발휘한다.
또한, 이상의 구성을 형성하기 위해, 불순물을 주입할 때에, 서로 다른 타입의 불순물을 주입하는 것만으로 충분하므로, 제조 공정을 증가시키지 않는다.
또한, 이상의 구성에서 충분한 용량이 얻어지므로, 반도체막의 보조 용량 형성 영역에 불순물을 주입할 때에, 주사선과 대향하는 반도체막의 채널 형성 영역을 보호하는 마스크를 에칭에 의해 제거할 필요가 없으므로, 결함을 발생시키는 요인이 감소한다.
본 발명에 의하면, 종래 불가능했던 스위칭 트랜지스터와 보조 용량의 구조가 가능해지며, 보조 용량이 증대하고, 개구율이 향상된다.
본 발명에 따른 표시 장치를 제조하는데 있어서, 공정 수의 증가없이, 혹은 적은 공정 수로 유효한 보조 용량을 형성하는 것이 가능해진다.
또한, 반도체층 표면이 웨트 에칭이나 드라이 에칭에 노출되는 횟수가 감소하기 때문에, 반도체층과 보조 용량용 게이트 전극 사이의 누설 전류 등의 결함 발생율을 억제하는 것이 가능해져, 수율이 향상된다.
본 발명에 의해, 비투과 영역이 감소하고, 따라서 대폭적인 개구율의 향상이 가능해진다. 또, 이것에 수반하여, 백 라이트 휘도를 저감시키는 것이 가능해져, 소비 전력을 저감시키는 것이 가능해진다.
<실시예>
이하, 액정 표시 장치를 예로 하여, 본 발명의 표시 장치 및 그 제조 방법의 실시예에 대하여, 첨부된 도면을 참조하여 설명한다.
제1 실시예
도 10의 (a)와 도 10의 (b)는 본 실시예에 따른 액정 표시 장치의 등가 회로 및 그 구성을 도시한 도면이다. 도 10의 (a)의 회로 배치도는 도 3의 (a)에 도시한 종래예와 유사하다. 단, 도 10의 (a)에서, 보조 용량 PCS1, PCS2, PCS4, PCS5를 갖는 반도체막의 도전형은 트랜지스터 NTr1, NTr2, NTr4, NTr5의 도전형과 서로 다르다. 이 예에서는, 트랜지스터 NTr1, NTr2, NTr4, NTr5가 N 채널형 TFT로 형성되어 있고, 보조 MOS 용량이 P형 MOS 구조에 의해 형성되어 있다. 즉, 보조 MOS 용량이 주사선(금속), 게이트 절연막, 및 P형의 반도체막에 의해 형성되어 있다.
또한, 이 도전형을 교체하여, 트랜지스터를 P 채널형 TFT로, 보조 용량을 N형 MOS 구조로 형성해도 된다.
도 10의 (a)는, 2×2 화소의 등가 회로를 도시한다. 도 10의 (a)에서, 복수의 주사선 WLn-1, WLn, WLn+1이 서로 병렬로 배치되고, 예를 들면 N 채널형 TFT로 이루어지는 트랜지스터 NTr1과 NTr4, 또는 NTr2와 NTr5의 게이트 전극과 각각 접속된다. 주사선 WLn-1, WLn, WLn+1은 각 트랜지스터의 ON/OFF를 제어하여, 동작하는 화소를 선택한다.
주사선, 게이트 절연막, P형의 반도체막으로 형성된 P형 MOS 구조의 보조 용량 PCS1, PCS2, PCS4, 및 PCS5가 각각 직접 주사선 WLn 또는 WLn+1에 접속하고 있다.
또한, 병렬로 배치되어, 화상 신호에 대응한 전압을 각 화소에 인가하는 데이터 신호선 BLn-1, BLn, BLn+1은 트랜지스터 NTr1, NTr2, 또는 NTr4, NTr5의 한쪽의 불순물 영역, 예를 들면 소스 영역과 접속하고 있다. 주사선 WLn-1, WLn, 또는 WLn+1에 의해 선택된 화소에 대하여, 데이터 신호선 BLn-1, BLn, BLn+1은 P형 MOS 구조의 보조 용량 PCS를 충전하면서, 액정 소자의 전극에 전압을 인가하고, 액정에 입사된 광을 변조시켜, 화상을 표시한다.
도 10의 (b)는 투명 기판 위에 형성된 주사선과 데이터 신호선 및 1 화소의 구성의 평면도이다. 도 10의 (b)에서, 도 10의 (a)에 도시한 P형 MOS 보조 용량 PCS1이 주사선 WLn 위에, 도시하지 않은 게이트 절연막을 개재하여 형성되어 있다.
컨택트홀 H1에 퇴적된 도전성 재료를 거쳐, N 채널형 트랜지스터 NTr1의 한쪽의 불순물 영역, 예를 들면 소스 영역은 데이터 신호선 BLn-1과 접속하고 있다. 또, 컨택트홀 H2와 H3에 퇴적된 도전성 재료를 거쳐, N 채널형 트랜지스터 NTr1의 다른 쪽의 불순물 영역, 예를 들면 드레인 영역은 보조 용량 PCS1의 반도체막 및 도시하지 않은 상층의 ITO 전극에 접속하고 있다.
도 11은 도 10의 (b)에 도시한 화소 구조를 모식적 단면도로 한 것으로, 도 10의 (b)에서는 데이터 신호선으로부터 보조 용량에 이르는 반도체층 패턴을 따른 단면도로 되어 있다. 단, TFT 트랜지스터 부분은 한정된 공간으로 인해, 트랜지스터가 직렬로 배열된 더블 게이트 구조에서는 도시되어 있지 않고, 싱글 게이트 구조로 되어 있다.
도 11에서, 도시하지 않은 투명 기판 위에 주사선(1a 및 1b)(WLn-1과 WLn)이 형성되고, 주사선(1a 및 1b)을 피복하도록 게이트 절연막(2)이 형성되어 있고, 게이트 절연막(2) 위에 반도체막(3, 4, 5, 6)이 성막되고, TFT 트랜지스터 및 보조 용량이 형성된다.
상기 반도체막에서, 참조 부호 3은, 예를 들면 고농도의 인(P)이 주입된 N+ 반도체 영역, 참조 부호 4는 예를 들면 고농도의 붕소(B)가 주입된 P+ 반도체 영역이다. 반도체막(5)의 중앙은 불순물을 주입하지 않은, 소위 i 타입의 반도체막이고, 그 양측은 저농도의 예를 들면 인(P)이 주입된 LDD 영역이다. 반도체막(5)은 TFT 트랜지스터의 채널 영역을 형성한다. 도 11의 예에서, 이 반도체막은 N 채널 영역을 형성한다. 참조 부호 6도 불순물이 주입되어 있지 않은, 소위 i 타입의 반도체막이다.
참조 부호 7a와 7b는 그 아래의 i 타입의 반도체막(5 및 6)이 불순물 주입되지 않도록 형성된 스토퍼막이다. 참조 부호 8은 층간 절연층이다.
층간 절연층(8)에서, N+ 반도체 영역(3), P+ 반도체 영역(4) 위에, 컨택트홀이 형성되어 있다. 컨택트홀 내의 도전 재료는 N+ 반도체 영역(3)과 P+ 반도체 영역(4)을 접속하는 접속 전극(10)을 형성한다. 또한 도전 재료는 데이터 신호선(9)을 형성한다.
게이트 전극(1a), 게이트 절연막(2), 및 반도체막(4 및 5)이 N 채널형 TFT 트랜지스터를 구성한다. 한편, 게이트 전극(1b), 게이트 절연막(2) 및 반도체막(4 및 6)이 P 채널형 트랜지스터를 형성한다. 그 P 채널형 트랜지스터의 용량은 보조 용량으로서 이용한다.
N+ 반도체 영역(3)과 P+ 반도체 영역(4)의 도통은, 양자 직접 접속하는 경우에는 N+ 반도체 영역(3)과 P+ 반도체 영역(4) 사이에 PN 결합이 생겨, 전위의 손실이 발생한다. 그래서, N+ 반도체 영역(3)으로부터 P+ 반도체 영역(4)으로의 접속을 금속을 통해 행하는 것이 바람직하다. 본 실시예에서는 N+ 형 반도체(3)에 접속하는 컨택트홀과, P+형 반도체(4)에 접속하는 컨택트홀에 금속을 퇴적하여 접속 전극(10)을 형성하여, 양자를 서로 접속하고 있다.
접속 전극(10)의 재료는, 데이터 신호선(9)에 사용하는 재료인 것이 바람직하다. 데이터 신호선(9)과 동일 금속을 이용하면, 접속을 위한 특별한 공정이 필요없게 되기 때문에, 염가로 제조하는 것이 가능해진다.
접속을 위한 금속 이외에는, 화소 전극(도 7의 (b)와 도 9의 (b))을 이용하는 것도 가능하다.
그러나, 컨택트홀은 반드시 필요하지는 않으며, N+형 반도체(3)와 P+형 반도체(4)의 바로 위에 금속층을 형성해도 된다.
도 12의 (a), 도 12의 (b)와 도 12의 (c)는 도 10의 (a)가 도시되어 있는 본 실시예의 액정 표시 장치에서, 주사선 WLn-1, WLn, 및 WLn+1에 인가하는 주사선 전압의 타이밍차트를 도시한다. 도 12의 (a)에서, Vdd와 Vssg는 각각 각 화소의 TFT 트랜지스터를 ON 상태, 및 OFF 상태로 하는 전압이다. 여기서, 일례로서 Vdd=13V, Vssg=-2V.
도 12의 (b)에서는 파선은 공통 전극의 전위, 절선은 화소 전위 변화의 타이밍을 나타낸다.
도 12의 (a), 도 12의 (b)와 도 12의 (c)에 도시한 바와 같이, 화상을 표시할 때는, 각 주사선 WLn-1, WLn, WLn+1, …가 순차적으로 하이 레벨 전압 신호(Vdd)를 각 화소의 트랜지스터 NTr1, NTr4, NTr2, NTr5로 출력하여 ON시켜, 각 화소를 동작시킨다.
1 화면을 표시하기 위해서는, 각 화소가 1회밖에 동작하지 않기 때문에 주사선 전압이 Vdd로 되는 기간은 Vssg로 되는 기간과 비교하여 훨씬 짧으며, 각 트랜지스터는 1 화면을 표시하는 기간 내에 거의 OFF 상태로 유지되어 있다. 즉, 해당 표시 기간 대부분에 WLn-1, WLn 및 WLn+1에 -2V의 전압을 인가하고 있다.
이에 의해, 도 10과 도 11에 도시한, 예를 들면 P형 MOS 보조 용량 PCS1은 그 금속의 전극(주사선)에, 대부분의 시간 내에 -2V의 전압을 인가하게 된다.
한편, 보조 용량 PCS1의 다른 쪽의 P형 반도체막을 포함하는 전극에 대해서는, 트랜지스터 NTr1이 ON 상태인 경우에는 트랜지스터 NTr1의 소스·드레인을 통해, 데이터 신호선 BLn-1로부터의 하이 레벨 신호가 보조 용량 PCS1을 충전하면서, 액정 양측 전극에 전압을 인가한다. 보조 용량 PCS1이 충전되었으므로, 그 반도체막 전극의 전위가 Vssg보다 높다. 또한, 트랜지스터 NTr1이 OFF 상태인 경우에는 트랜지스터 NTr1의 소스와 드레인이 차단되고, 데이터 신호선 BLn-1로부터의 신호가 액정과 보조 용량 PCS1에 전압을 공급하지 않고, 보조 용량 PCS1이 액정의 양측 전극에 전압을 공급한다.
도 12의 (b)의 화소 전위의 그래프로 나타낸 바와 같이, 보조 용량 PCS1의 반도체막의 전위(화소 전위와 동일함)가 서서히 저하하거나, 오르거나 하지만, 항상 Vssg보다는 높다. 그렇게 하면, 보조 용량 PCS1의 금속측(주사선측)으로부터 반도체막까지의 전압 Vg은 항상 부전압이다.
도 4의 그래프에 대하여 이미 설명한 바와 같이, 이러한 전압 Vg를 주사선(금속), 게이트 절연막, N형의 반도체막으로 이루어지는 N형 MOS 용량으로 인가하면, N형 반도체의 다수 캐리어가 전자이므로, 마이너스의 주사선 전압(또는 전압 Vg)에서는 다수 캐리어가 반도체막의 표면으로부터 배척되어, 공핍층(또한/및 반전층)이 형성되므로, 보조 용량의 절연층이 두꺼워지는 것과 마찬가지이며, 도 4에 도시한 바와 같이, 얻을 수 있는 용량은 작다.
도 13은 P형 MOS 구조의 용량-전압 특성을 나타내는 그래프이다.
주사선(금속), 게이트 절연막, P형의 반도체막으로 이루어지는 P형 MOS 용량에서, P형 반도체의 다수 캐리어가 홀이므로, 마이너스의 주사선 전압(또는, 전압 Vg)에서는 P형 반도체막의 표면에서 공핍층이 형성되지 않고, 반대로 다수 캐리어가 모인다. 이것에 의해, 도 13에 도시한 바와 같이, 큰 용량이 얻어진다.
따라서, 본 실시예에 의해, 통상의 구동 조건의 사용 범위(주사선 전압이 Vssg로 되는 기간)에서 충분한 용량이 형성되어 있다.
이와 같이, 통상 화소 트랜지스터를 N 채널형으로 형성하고 있는 경우에는, 보조 용량은 P형 MOS 용량으로 형성할 필요가 있으며, 화소 트랜지스터를 P 채널형으로 형성하고 있는 경우에는, 보조 용량은 N형 MOS 용량으로 형성하는 것이 바람직하다.
본 실시의 형태에서는, 보조 용량을 다음 단의 주사선(게이트선) WLn으로 형성하고 있지만, 앞단의 주사선(게이트선) WLn-2이어도 무방하다.
보조 용량을 형성하고 있는 주사선 WLn이 하이 레벨이 되었을 때, 종래에는 화소 전위가 대폭 시프트했었지만, 제1 실시예와 같은 P형 MOS 용량으로 함으로써, 주사선 WLn이 하이 레벨이 되었을 때, 도 12의 (b)에 도시한 바와 같이, P형 MOS 용량이 실효적으로 감소하여, 시프트량이 감소한다. 이에 따라 표시 품질이 향상한다.
도 14의 (a)와 도 14의 (b)는 본 실시예에 따른 액정 표시 장치의 제조 방법을 나타낸다. 본 실시예의 제조 방법은, 도 5, 도 6, 및 도 7에 도시한 종래 의 방법에서, 도 6의 (a)에 도시한 종래의 제조 방법의 공정을 바꾼 것이다.
도 5의 (d)의 공정에 이어서, 도 14의 (a)에서, TFT 트랜지스터 근방에 인의 고농도 주입을 행하고, N+형 반도체 영역(3)을 형성하고, 반도체층을 금속화한다. 그 때, 보조 용량 근방에서는 인의 고농도 주입을 행하지 않도록, 레지스트(11b)가 형성되어 있다. 이 때문에, 인의 고농도 주입을 행한 후에, 보조 용량의 근방은, 도 5의 (d)의 공정과 마찬가지로, N-형 반도체 영역(4a)이다.
또한, 종래 행해 왔던 보조 용량 상의 보호 절연막을 제거하는 공정이 불필요해진다.
도 14의 (b)에서는 보조 용량 근방의 레지스트 패턴(11b)을 제거하고, 보조 용량 근방에 고농도의 붕소 주입을 행하고, P+형 반도체 영역(4b)을 형성한다. 그 때, TFT 트랜지스터 근방에서는, 붕소의 고농도 주입을 행하지 않도록, 레지스트(11c)를 형성하고 있다.
그 후, 필요에 대응하여 도핑한 원소를 활성화하기 위한 열 처리를 행한다.
이상에서 설명한 바와 같이, 제1 실시예에 따른 액정 표시 장치는 제1 도전형 소자와, 제2 도전형의 MOS 구조를 포함한다. 이러한 2 종류의 도전형 소자를 이용하면, 표시 화소 영역, 혹은 그 외측 영역, 혹은 그 양방에 CMOS형 구동 회로나 논리 회로를 형성하는 것이 가능하다.
도 15는 각 화소가 이러한 CMOS에 의해 구동되는 표시 장치 구성의 일례를 도시한다. 도 15에서, 병렬로 배열한 복수의 주사선과 복수의 데이터 신호선이 각각 주사선 구동 회로와 데이터 신호선 구동 회로에 의해 구동되며, 행렬 형상으로 배열된 각 화소가, 예를 들면 N 채널 TFT와 P형 MOS 용량에 의해 구성된 구동 회로 에 의해 구동된다.
또한, 그와 같은 회로를 갖는 액정 표시 장치에서는, 제1 실시예와 같은 방법이 특별한 공정의 증가없이 구성하는 것이 가능해지기 때문에, 가장 적합한 구성 예로 된다. 예를 들면, 고이동도를 갖는 폴리실리콘막을 반도체로서 이용하고 있는 폴리실리콘 트랜지스터 액정 표시 장치 등에서 사용되는 것이 바람직하다.
제1 실시예에 따르면, 통상의 구동 조건의 사용 범위(주사선 전압이 Vssg로 되는 기간)에서, 보조 용량에 충분한 용량이 얻어진다. 또한, 보조 용량이 CS 온 게이트 구조로 형성할 수 있으므로, 높은 개구율이 얻어진다.
또한, 제1 실시예의 액정 장치 제조 방법에 의하면, 반도체층이 에칭에 노출되는 공정이 감소하기 때문에, 결함 등이 감소한다.
제2 실시예
제2 실시예는 본 발명의 액정 표시 장치의 다른 구성예를 나타낸다.
도 16과 도 17은 제2 실시예에 따른 액정 표시 장치의 구성의 평면도와 모식적 단면도이다.
도 16과 도 17에 도시한 액정 표시 장치는 기본적으로 도 10의 (b)와 도 11에 도시한 구성과 동일하다. 따라서, 본 실시예에 대하여, 중복되는 설명을 적절하게 생략하고, 또한 도 16과 도 17에서, 도 10의 (b)와 도 11과 동일한 구성 성분에 동일한 부호를 이용한다.
도 16과 도 10의 (b), 및 도 17과 도 11의 차이는 도 10의 (b)에 도시한 N+형 반도체(3)와 P+형 반도체(4)를 서로 접속하는 컨택트홀 H2와 H3은 도 16에 하나의 컨택트홀 H4로 되어 있다. 도 11에 도시한 2개의 컨택트홀에 도전성 물질을 퇴적하여 형성된 접속 전극(10)은 도 17에서, 동일한 컨택트홀에 퇴적한 도전 재료로 형성된 접속 전극(30)으로 되어 있다.
N+형 반도체(3)와 P+형 반도체(4)를 서로 접속하는 컨택트는 양 도전형에 걸친 동일한 컨택트홀인 것이 바람직하다. 컨택트홀을 하나로 함으로써 화소 내의 영역을 유효하게 활용할 수 있어, 개구율을 향상시킨다.
제3 실시예
제3 실시예는 본 발명의 액정 표시 장치의 다른 구성예를 나타낸다.
도 18은 제3 실시예에 따른 액정 표시 장치의 구성의 평면도이다.
도 18에서, 도 16과 도 11과 동일한 구성 성분에 동일한 부호를 이용한다.
도 18과 도 11, 도 16의 차이는, 도 18에서 보조 용량 PCS1의 일부를 데이터 신호선 BLn-1의 하부에 배치되어 있다.
이 경우에는, 필요한 보조 용량을 형성하는데 필요한 영역이 원래 광이 투과하지 않은 영역, 예를 들면 금속 영역(여기서는 데이터 신호선)에 형성되어 있기 때문에, 투과율의 손실이 적어지며, 큰 개구율을 확보하는 것이 가능해진다.
이 경우, 트랜지스터 구조는 보텀 게이트형이라도, 톱 게이트형이라도 형성 가능하다.
도 18에 도시한 보텀 게이트 구조에서, 데이터 신호선 BLn-1의 하부에서 보조 용량 PCS1을 형성하는 경우, 반도체층 위에 보호 절연막이 남기 때문에, 신호선과 반도체막 사이의 결합 용량이 감소한다. 이에 의해, 크로스토크 등 표시 품질이 향상한다.
또한, 신호선 아래의 전극과 신호선 사이의 커플링 용량이 감소하기 때문에, 전체 신호선 용량이 감소하고, 신호선 전위의 라운딩이 감소하여 표시 품질의 향상을 도모할 수 있다.
제4 실시예
이상, 보텀 게이트형 트랜지스터 구조를 예로 들어 설명하고 있지만, 본 발명은 톱 게이트형 트랜지스터 구조에도 적용할 수 있다.
도 19는 제4 실시예에 따른 톱 게이트 구조의 액정 표시 장치의 구성의 일례의 단면도이다.
도 19의 액정 표시 장치에서는, 도시하지 않은 투명 기판에 형성된 도시하지 않은 기초층 상에 반도체막(43, 44, 45, 46)이 성막되고, 그 반도체막 위에 게이트 절연막(42)이 형성되고, 또한 게이트 절연막(42) 위에 주사선(41a 및 41b)(WLn-1 및 WLn)과 층간 절연막(48)이 형성된다. 이에 의해, TFT 트랜지스터 및 보조 용량이 형성된다.
참조 부호 43은 N+ 반도체 영역, 참조 부호 44는 P+ 반도체 영역이다. 반도체막(45)의 중앙은 i 타입의 반도체막이고, 반도체막(45) 양단은 LDD 영역이다. 반도체막(45)은 TFT 트랜지스터의 채널 영역을 형성한다. 도 19의 예에서, 이 반도체막은 N 채널 영역을 형성한다. 참조 부호 46도 i 타입의 반도체막이다.
참조 부호 46도 불순물이 주입되어 있지 않은, 소위 i 타입의 반도체막이다. 층간 절연층(48)에서, N+ 반도체 영역(43), P+ 반도체 영역(44), 컨택트홀이 형성되어 있다. 컨택트홀 내의 도전 재료가 N+ 반도체 영역(43)과 P+ 반도체 영역(44)을 서로 접속하는 접속 전극(50)을 형성한다. 또한 도전 재료는 데이터 신호선(49)을 형성한다.
게이트 전극(41a), 게이트 절연막(42) 및 반도체막(44 및 45)이 N 채널형 TFT 트랜지스터를 구성한다. 한편, 게이트 전극(41b), 게이트 절연막(42) 및 반도체막(44 및 46)이 P 채널형 트랜지스터를 구성한다. 그 P 채널형 트랜지스터의 용량은 보조 용량으로서 이용한다.
이상 도시한 구조는, 도 10의 (b)에 도시한 구조를 모식 단면도로 한 것이다. 또한, 도 16에 대응하는 구조라도 무방하다.
또한, 화소 트랜지스터는 N 채널이라도 무방하며, P 채널이라도 무방하다.
도 20의 (a) 및 도 20의 (b)는 본 실시예에 따른 톱 게이트 구조를 갖는 액정 표시 장치의 제조 방법을 나타낸다. 본 실시예의 제조 방법은, 도 8과 도 9에 도시한 종래의 제조 방법에서, 도 8의 (c)에 도시한 종래의 제조 방법의 공정을 바꾼 것이다.
도 8의 (b)의 공정에 이어서, 도 20의 (a)에서, TFT 트랜지스터 영역에서, 채널 영역(45) 양측의 LDD 영역을 피복하는 형상의 레지스트(47a)를 형성한다. 그리고, TFT 트랜지스터 근방에 인의 고농도 주입을 행하여, N+형 반도체 영역(43)을 형성하고, 반도체층을 금속화한다.
그 때, 보조 용량 근방에서는, 인의 고농도 주입을 행하지 않도록, 레지스트(47b)가 형성되어 있다. 이 때문에, 인의 고농도 주입을 행한 후에, 보조 용량의 근방은 도 8의 (b)와 마찬가지로, N-형 반도체 영역(44a)이다.
도 20의 (b)에서는 보조 용량 근방의 레지스트(47b)를 제거하고, 보조 용량의 근방에 고농도의 붕소의 주입을 행하여, P+형 반도체 영역(44b)을 형성한다. 그 때, TFT 트랜지스터 근방에서는, 붕소의 고농도 주입을 행하지 않도록 레지스트(47c)가 형성되어 있다.
그 후, 필요에 대응하여 도핑한 원소를 활성화하기 위한 열 처리를 행한다.
제4 실시예는 제1, 제2 실시예와 동일한 효과를 갖는다.
이상 본 발명을 바람직한 실시예에 기초하여 설명했지만, 본 발명은 이상에 설명한 실시예에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않은 범위에서 다양한 개변이 가능하다.
이상의 실시예에서는, 액정 표시 장치를 예로서 설명했지만, 다른 구동 방법이 유사한 표시 장치에도 응용할 수 있다.
본 발명에 의하면, 종래 불가능했던 스위칭 트랜지스터와 보조 용량의 구조가 가능해지며, 보조 용량이 증대하고, 개구율이 향상된다.
본 발명에 따른 표시 장치를 제조하는데 있어서, 공정 수의 증가없이, 혹은 적은 공정 수로 유효한 보조 용량을 형성하는 것이 가능해진다.
또한, 반도체층 표면이 웨트 에칭이나 드라이 에칭에 노출되는 횟수가 감소하기 때문에, 반도체층-보조 용량용 게이트 전극 사이의 누설 전류 등의 결함 발생율을 억제하는 것이 가능해져, 수율이 향상된다.
본 발명에 의해, 비투과 영역이 감소하고, 대폭적인 개구율의 향상이 가능해진다. 또, 이것에 수반하여, 백 라이트 휘도를 저감시키는 것이 가능해져, 소비 전력을 저감시키는 것이 가능해진다.
본 발명은 상기 바람직한 실시예에 대한 상세한 설명에 제한되지 않는다. 본 발명의 범위는 첨부된 청구항에 의해 규정되며, 따라서 청구항과 균등한 범위 내에 포함하는 것으로서의 모든 수정 및 변경이 본 발명에 포함된다.

Claims (14)

  1. 표시 장치로서,
    표시 소자;
    제1 주사선;
    제2 주사선;
    데이터 신호선;
    제1 도전형의 제1 및 제2 단자를 갖고, 상기 제1 단자가 상기 데이터 신호선에 접속되고, 상기 제1 주사선에 인가되는 전압에 대응하여 도통 상태 또는 비도통 상태로 유지되는 스위칭 소자; 및
    제1 전극과, 상기 제2 주사선을 공유하는 제2 전극을 갖는 유지 용량
    을 포함하고,
    상기 스위칭 소자의 제2 단자가 상기 표시 소자에 접속되고 또한 상기 제2 단자와 다른 제2 도전형의 반도체막을 포함하는 상기 유지 용량의 제1 전극에 접속되어 있는 표시 장치.
  2. 제1항에 있어서,
    상기 스위칭 소자가 도통 상태로 유지되고 있을 때에, 상기 유지 용량은 상기 스위칭 소자를 통해 상기 데이터 신호선으로부터 충전되고,
    상기 스위칭 소자가 비도통 상태로 유지되고 있을 때에, 상기 유지 용량은 상기 표시 소자에 전압을 인가하는 표시 장치.
  3. 제1항에 있어서,
    상기 스위칭 소자의 상기 제2 단자와, 상기 유지 용량의 상기 제1 전극은 도전성 물질에 의해 서로 접속되어 있는 표시 장치.
  4. 제3항에 있어서,
    상기 스위칭 소자의 상기 제2 단자와 상기 유지 용량의 상기 제1 전극은 상기 스위칭 소자의 상기 제2 단자에 도달하는 컨택트홀과, 상기 유지 용량의 상기 제1 전극에 도달하는 컨택트홀에 퇴적된 도전성 물질에 의해 서로 접속되어 있는 표시 장치.
  5. 제3항에 있어서,
    상기 스위칭 소자의 상기 제2 단자와 상기 유지 용량의 상기 제1 전극은 상기 스위칭 소자의 상기 제2 단자, 및 상기 유지 용량의 상기 제1 전극에 도달하는 컨택트홀에 퇴적된 도전성 물질에 의해 서로 접속되어 있는 표시 장치.
  6. 제1항에 있어서,
    상기 스위칭 소자의 상기 제2 단자와 상기 유지 용량의 상기 제1 전극을 서로 접속하는 상기 도전성 물질은, 상기 데이터 신호선에 이용하는 도전성 물질과 동일한 표시 장치.
  7. 제1항에 있어서,
    상기 유지 용량의 적어도 일부가 상기 데이터 신호선과 상기 제2 주사선이 서로 중첩되어 있는 영역의, 상기 데이터 신호선과 상기 제2 주사선 사이에 형성되는 표시 장치.
  8. 표시 장치로서,
    복수의 제1 및 제2 주사선;
    복수의 데이터 신호선;
    매트릭스 형상으로 배열된 복수의 화소; 및
    상기 복수의 화소를 구동하는 구동 회로
    를 포함하고,
    상기 화소 각각을 구동하는 상기 구동 회로는,
    제1 도전형의 제1 및 제2 단자를 갖고, 상기 제1 단자가 상기 데이터 신호선에 접속되고, 상기 제1 주사선에 인가되는 전압에 대응하여 도통 상태 또는 비도통 상태로 유지되는 스위칭 소자; 및
    제1 전극과, 상기 제2 주사선을 공유하는 제2 전극을 갖는 유지 용량
    을 포함하며,
    상기 스위칭 소자의 제2 단자는 표시 소자에 접속되고 또한 상기 제2 단자와 다른 제2 도전형의 반도체막을 포함하는 상기 유지 용량의 제1 전극에 접속되어 있는 표시 장치.
  9. 제8항에 있어서,
    상기 스위칭 소자는 다결정 실리콘을 반도체층으로 하는 박막 트랜지스터인 표시 장치.
  10. 표시 장치를 제조하는 방법으로서,
    서로 병렬로 배치되는 도전성의 제1 주사선 및 도전성의 제2 주사선과, 상기 제1 주사선 및 제2 주사선을 피복하는 제1 절연막과, 상기 제1 절연막을 피복하는 반도체막을 형성하는 단계;
    상기 반도체막의 제1 채널 영역과 제2 채널 영역을 각각 보호하는 제1 보호 마스크와 제2 보호 마스크를 형성하는 단계-상기 제1 채널 영역 및 제2 채널 영역은 상기 제1 주사선 및 제2 주사선과 대향함-; 및
    상기 제1 보호 마스크와 제2 보호 마스크가 형성되어 있는 상태에서, 상기 반도체막에 있어서, 상기 제1 주사선을 포함하는 스위칭 소자를 형성하는 스위칭 소자 영역과, 상기 제2 주사선을 포함하는 유지 용량을 형성하는 유지 용량 영역에 각각 제1 도전형의 불순물과 제2 도전형의 불순물을 주입하는 단계
    를 포함하는 표시 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 스위칭 소자 영역과 상기 유지 용량 영역에 각각 제1 도전형의 불순물과 제2 도전형의 불순물이 주입된 반도체막과, 상기 제1 및 제2 보호 마스크를 피복하도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막에, 상기 제1 주사선 양측의 제1 도전형 반도체 영역에 도달하는 제1 컨택트홀과 제3 컨택트홀을 형성하는 단계;
    상기 제2 절연막에, 상기 제2 주사선 편측의 제2 도전형의 반도체 영역에 도달하는 제2 컨택트홀을 형성하는 단계;
    상기 제1 및 제2 컨택트홀에 도전성 물질을 퇴적하여, 상기 제1 주사선 편측의 제1 도전형의 반도체 영역과, 상기 제2 주사선 편측의 제2 도전형의 반도체 영역을 접속하는 단계; 및
    상기 제3 컨택트홀에 도전성 물질을 퇴적하여, 데이터 신호선을 형성하는 단계
    를 포함하는 표시 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 컨택트홀은 상기 제2 컨택트홀과 동일한 컨택트홀인 표시 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 및 제2 컨택트홀에 퇴적된 도전성 물질은 상기 제3 컨택트홀에 퇴적된 도전성 물질과 동일한 재료인 표시 장치의 제조 방법.
  14. 표시 장치를 제조하는 방법으로서,
    반도체막과, 상기 반도체막을 피복하는 절연막과, 상기 절연막에 서로 병렬로 배치되는 도전성의 제1 주사선 및 제2 주사선을 형성하는 단계; 및
    상기 반도체막에 있어서의 상기 제1 주사선을 포함하는 스위칭 소자를 형성하는 스위칭 소자 영역과, 상기 제2 주사선을 포함하는 유지 용량을 형성하는 유지 용량 영역에, 상기 제1 주사선 및 제2 주사선측 중 한쪽으로부터, 각각 제1 도전형의 불순물 및 제2 도전형의 불순물을 주입하는 단계
    를 포함하는 표시 장치의 제조 방법.
KR1020030033205A 2002-05-24 2003-05-24 표시 장치 및 그 제조 방법 KR100965948B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002151322A JP4179800B2 (ja) 2002-05-24 2002-05-24 表示装置及びその製造方法
JPJP-P-2002-00151322 2002-05-24

Publications (2)

Publication Number Publication Date
KR20030091784A KR20030091784A (ko) 2003-12-03
KR100965948B1 true KR100965948B1 (ko) 2010-06-24

Family

ID=29768951

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030033205A KR100965948B1 (ko) 2002-05-24 2003-05-24 표시 장치 및 그 제조 방법

Country Status (4)

Country Link
US (4) US6888164B2 (ko)
JP (1) JP4179800B2 (ko)
KR (1) KR100965948B1 (ko)
TW (1) TWI227458B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
TWI231996B (en) 2003-03-28 2005-05-01 Au Optronics Corp Dual gate layout for thin film transistor
TWI224234B (en) * 2003-08-12 2004-11-21 Quanta Display Inc Pixel structure and fabricating method thereof
US7521368B2 (en) * 2004-05-07 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101112547B1 (ko) * 2005-01-18 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법
KR101112549B1 (ko) * 2005-01-31 2012-06-12 삼성전자주식회사 박막 트랜지스터 표시판
US7863612B2 (en) * 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
KR101352343B1 (ko) * 2006-12-11 2014-01-15 삼성디스플레이 주식회사 액정표시장치
JP2008209732A (ja) * 2007-02-27 2008-09-11 Sharp Corp 薄膜トランジスタアレイ基板、その製造方法および液晶表示装置
TWI339444B (en) * 2007-05-30 2011-03-21 Au Optronics Corp Conductor structure, pixel structure, and methods of forming the same
KR100905940B1 (ko) * 2007-09-19 2009-07-06 세메스 주식회사 미세 회로 소자의 제조 방법 및 장치
JP4710953B2 (ja) * 2007-10-31 2011-06-29 カシオ計算機株式会社 液晶表示装置及びその駆動方法
KR101698751B1 (ko) 2009-10-16 2017-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 장치
WO2012111586A1 (ja) * 2011-02-18 2012-08-23 シャープ株式会社 半導体装置及び表示装置
US9268427B2 (en) * 2011-09-23 2016-02-23 Apple Inc. Multi-mode voltages for touchscreens
KR101951365B1 (ko) 2012-02-08 2019-04-26 삼성디스플레이 주식회사 액정 표시 장치
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP2014074908A (ja) * 2012-09-13 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
WO2014046068A1 (ja) * 2012-09-24 2014-03-27 シャープ株式会社 アクティブマトリックス基板、表示装置、及び、その製造方法
CN103746000B (zh) * 2013-12-25 2017-03-08 深圳市华星光电技术有限公司 一种多晶硅tft器件及其制造方法
CN105807520A (zh) 2016-05-20 2016-07-27 深圳市华星光电技术有限公司 3t像素结构及液晶显示装置
JP2019117342A (ja) * 2017-12-27 2019-07-18 シャープ株式会社 アクティブマトリックス基板、アクティブマトリックス基板の製造方法および液晶表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0720494A (ja) * 1993-06-23 1995-01-24 Sharp Corp アクティブマトリックス基板及びその製造方法
JPH08292449A (ja) * 1995-04-25 1996-11-05 Hitachi Ltd アクティブマトリクス型表示装置
JP2002006341A (ja) * 2000-06-26 2002-01-09 Seiko Epson Corp 液晶装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JP2626451B2 (ja) * 1993-03-23 1997-07-02 日本電気株式会社 液晶表示装置の駆動方法
JPH07146489A (ja) * 1993-11-26 1995-06-06 Fujitsu Ltd 液晶表示装置
JP3833327B2 (ja) * 1997-02-03 2006-10-11 三洋電機株式会社 薄膜トランジスタの製造方法、表示装置、密着型イメージセンサ、三次元ｉｃ
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
JP4307635B2 (ja) * 1999-06-22 2009-08-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2001033292A1 (fr) * 1999-10-29 2001-05-10 Hitachi, Ltd. Dispositif d'affichage a cristaux liquides
JP2002040486A (ja) * 2000-05-19 2002-02-06 Seiko Epson Corp 電気光学装置、その製造方法および電子機器
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3832240B2 (ja) * 2000-12-22 2006-10-11 セイコーエプソン株式会社 液晶表示装置の駆動方法
KR100945467B1 (ko) * 2001-10-09 2010-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0720494A (ja) * 1993-06-23 1995-01-24 Sharp Corp アクティブマトリックス基板及びその製造方法
JPH08292449A (ja) * 1995-04-25 1996-11-05 Hitachi Ltd アクティブマトリクス型表示装置
JP2002006341A (ja) * 2000-06-26 2002-01-09 Seiko Epson Corp 液晶装置およびその製造方法

Also Published As

Publication number Publication date
US20040263455A1 (en) 2004-12-30
TWI227458B (en) 2005-02-01
JP4179800B2 (ja) 2008-11-12
US7205172B2 (en) 2007-04-17
JP2003344866A (ja) 2003-12-03
US20050179040A1 (en) 2005-08-18
US8026116B2 (en) 2011-09-27
US20070181885A1 (en) 2007-08-09
US7142201B2 (en) 2006-11-28
US20040017340A1 (en) 2004-01-29
KR20030091784A (ko) 2003-12-03
TW200403620A (en) 2004-03-01
US6888164B2 (en) 2005-05-03

Similar Documents

Publication Publication Date Title
KR100965948B1 (ko) 표시 장치 및 그 제조 방법
KR100418536B1 (ko) 표시 장치 및 표시 장치의 구동 방법
JP4483235B2 (ja) トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
JP2003344866A5 (ko)
KR100386050B1 (ko) 전기 광학 장치 및 그 제조 방법 및 전자 기기
KR100780714B1 (ko) 액정 표시장치
KR100284948B1 (ko) 액티브 매트릭스형 액정표시장치
US5191322A (en) Active-matrix display device
US6611300B1 (en) Semiconductor element and liquid crystal display device using the same
US7123230B2 (en) System and method for reducing off-current in thin film transistor of liquid crystal display device
US6278502B1 (en) Pixel capacitor formed from multiple layers
US9349340B2 (en) Thin-film transistor substrate, display device provided with same, and method for producing thin-film transistor substrate
US6894755B2 (en) Liquid crystal display device integrating driving circuit on matrix substrate
JP3777706B2 (ja) 表示装置
JP4544242B2 (ja) 表示装置
US7312111B2 (en) Liquid crystal display panel
US20040100434A1 (en) Wire structure of display device
JP2006259241A (ja) 電気光学装置の製造方法
JP4065076B2 (ja) 表示装置
JPH0850309A (ja) 電気光学装置
JP2002006341A (ja) 液晶装置およびその製造方法
JPH09269503A (ja) 液晶表示装置
JP2002297059A (ja) ドライバ内蔵型アクティブマトリクス表示装置
JPH08101406A (ja) アクティブマトリクスパネル
JPH05150260A (ja) アクテイブマトリツクス基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140610

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150605

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160603

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170609

Year of fee payment: 8