KR100460273B1 - 모스 바랙터의 제조방법 - Google Patents
모스 바랙터의 제조방법 Download PDFInfo
- Publication number
- KR100460273B1 KR100460273B1 KR10-2003-0018589A KR20030018589A KR100460273B1 KR 100460273 B1 KR100460273 B1 KR 100460273B1 KR 20030018589 A KR20030018589 A KR 20030018589A KR 100460273 B1 KR100460273 B1 KR 100460273B1
- Authority
- KR
- South Korea
- Prior art keywords
- varactor
- oxide film
- gate
- forming
- transistor
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 15
- 239000003989 dielectric material Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910004143 HfON Inorganic materials 0.000 claims description 4
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims 1
- -1 Ta 2 O 5 Inorganic materials 0.000 claims 1
- 229910010413 TiO 2 Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
- H01L27/0808—Varactor diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 모스 바랙터의 제조방법에 관한 것으로서, 보다 상세하게는 모스 바랙터의 게이트 산화막를 트랜지스터의 게이트 산화막에 비해 높은 고유전물질을 통해 형성함으로써 트랜지스터의 특성은 그대로 유지하면서 바랙터 부분의 정전용량을 높여 고주파용 소자로 이용될 수 있는 이점이 있다.
Description
본 발명은 모스 바랙터의 제조방법에 관한 것으로서, 보다 상세하게는 모스 바랙터의 게이트 산화막를 트랜지스터의 게이트 산화막에 비해 높은 고유전물질을 통해 형성함으로써 트랜지스터의 특성은 그대로 유지하면서 바랙터 부분의 정전용량을 높여 고주파용 소자로 이용될 수 있도록 한 모스 바랙터의 제조방법에 관한 것이다.
바랙터(Varactor)는 일반적으로 가변 리액터(Variable reactor)를 지칭하는 용어로써 정전용량이 인가전압의 함수인 2단자 반도체소자로써 파라메트릭 증폭기나 주파수 채배기 등 주파수의 자동 제어에 사용된다.
도 1a 내지 도 d는 일반적인 모스 바랙터의 제조방법을 설명하기 위해 순차적으로 도시한 도면들이다.
도 1a에 도시된 바와 같이 반도체 기판(10) 전면에 패드산화막(20)과 실리콘질화막(30)을 순차적으로 증착한 후 소자분리막(40)을 형성하기 위해 마스크를 통해 트렌치 식각을 하여 트렌치 홀(42)을 형성한다.
이후 도 1b에 도시된 바와 같이 트렌치 홀(42)을 갭필한 후 CMP 공정을 통해 평탄화를 한 후 실리콘질화막(30)을 제거하여 소자분리막(40)을 형성한다.
그런다음 웰 임플란트 및 각종 소자 특성을 확보하기 위한 도핑공정을 진행한다.
그런다음 도 1c에 도시된 바와 같이 결과물 전면에 게이트산화막(50)으로 SiO2나 SiON 등의 유전물질을 증착한다. 그런다음 폴리실리콘(60)을 증착한 후 PMOS를 위해 NMOS 지역을 마스크하고 B나 BF2 등의 임플란트를 하게 되고 NMOS를 위해 PMOS 지역을 마스크하고 P나 As를 임플란트한다. 그런다음 폴리실리콘을 패터닝하여 트랜지스터용 게이트(TG)와 바랙터용 게이트(VG)를 형성한다.
이후, 도 1d에 도시된 바와 같이 트랜지스터용 게이트(TG)와 바랙터용 게이트(VG)의 측벽에 스페이서(70)를 형성하고 층간절연막(80)을 증착한 후 콘택(90)을 통해 배선(100)을 연결하게 된다.
이렇게 모스 바랙터를 트랜지스터 게이트와 동일하게 형성함으로써 바랙터산화막의 유전율을 높지 않기 때문에 단위면적당 정전용량이 적어 바랙터를 낮은 RF소자에 한정적으로 적용되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 모스 바랙터의 게이트 산화막를 트랜지스터의 게이트 산화막에 비해 높은 고유전물질을 통해 형성함으로써 트랜지스터의 특성은 그대로 유지하면서 바랙터 부분의 정전용량을 높여 고주파용 소자로 이용될 수 있도록 한 모스 바랙터의 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 일반적인 모스 바랙터의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명에 의한 모스 바랙터의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 모스 바랙터의 제조방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 패드산화막
30 : 실리콘질화막 40 : 소자분리막
50 : 게이트산화막 60 : 폴리실리콘
61 : 제 1폴리실리콘 62 : 제 2폴리실리콘
70 : 스페이서 80 : 층간절연막
90 : 콘택 100 : 배선
110 : 바랙터산화막 120 : 감광막
TG : 트랜지스터용 게이트 VG : 바랙터용 게이트
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소자분리막을 형성하는 단계와, 소자분리막을 형성한 후 게이트산화막과 제 1폴리실리콘을 증착하는 단계와, 결과물을 패터닝하여 제 1폴리실리콘과 게이트산화막을 식각하여 트랜지스터용 게이트를 형성하는 단계와, 결과물 전체를 감광막으로 도포한 후 바랙터 형성지역을 오픈한 후 고유전물질로 바랙터산화막을 형성하는 단계와, 이후 제 2폴리실리콘을 증착한 후 패터닝하여 바랙터용 게이트를 형성하는 단계와, 상기 트랜지스터 형성지역의 감광막을 제거한 후 후속공정을 진행하는 단계로 이루어진 것을 특징으로 한다.
또한, 본 발명에 의한 모스 바랙터의 제조방법은 반도체 기판 상에 소자분리막을 형성하는 단계와, 결과물 전면에 고유전물질로 바랙터산화막을 형성한 후 바랙터외의 영역을 제거하여 패터닝하는 단계와, 결과물 전면에 게이트산화막과 폴리실리콘을 증착하고 모스 타입에 따라 이온주입하는 단계와, 마스크를 통해 폴리실리콘을 패터닝하여 트랜지트터용 게이트와 바랙터용 게이트를 패터닝하고 후속공정을 진행하는 단계로 이루어진 것을 특징으로 한다.
위에서 바랙터산화막은 Al2O3, Ta2O5, HfO2, ZrO2, HfON, BST, TiO2 중 어느 하나 인 것을 특징으로 한다.
또한, 바랙터산화막은 ALD, PEALD, MOCVD 증착기술로 400℃이하에서 증착하는 것을 특징으로 한다.
위와 같이 본 발명은 바랙터용 게이트 산화막인 바랙터산화막의 유전율을 트랜지스터용 게이트 산화막에 비해 높은 유전물질을 사용함으로써 트랜지스터의 특성은 그대로 유지하면서 바랙터 부분의 정전용량을 높여 고주파용 소자로 이용될 수 있도록 할 뿐만 아니라 동조 가능도가 높아 소자의 마진을 높일 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2a내지 도 2g는 본 발명에 의한 모스 바랙터의 제조방법을 설명하기 위해 순차적으로 도시한 단면도들이다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(10) 전면에 패드산화막(20)과 실리콘질화막(30)을 순차적으로 증착한 후 소자분리막(40)을 형성하기 위해 마스크를 통해 트렌치 식각을 하여 트렌치 홀(42)을 형성한다.
이후 도 2b에 도시된 바와 같이 트렌치 홀(42)을 갭필한 후 CMP 공정을 통해 평탄화를 한 후 실리콘질화막(30)을 제거하여 소자분리막(40)을 형성한다.
그런다음 웰 임플란트 및 각종 소자 특성을 확보하기 위한 도핑공정을 진행한다.
그런다음 도 2c에 도시된 바와 같이 결과물 전면에 트랜지스터에 적용될 게이트산화막(50)과 제 1폴리실리콘(61)을 순차적으로 증착하고 패터닝하여 트랜지스터용 게이트(TG)를 형성한다.
이때 게이트산화막(50)으로 SiO2나 SiON 등의 유전물질을 증착한다.
그런다음 도 2d에 도시된 바와 같이 결과물 전면에 바랙터산화막(110)을 증착한다.
이때 바랙터산화막(110)으로는 고유전물질인 Al2O3, Ta2O5, HfO2, ZrO2, HfON, BST, TiO2 중 어느 하나를 400℃ 이하에서 ALD, PEALD, MOCVD 등의 증착기술로 증착하여 트랜지스터의 특성변화가 발생하지 않도록 형성한다.
그런다음, O2, O3, N2, NH3 등으로 플라즈마 처리를 하거나, O3 열공정을 진행하여 후처리한다.
그리고, 바랙터산화막(110)이 증착된 위로 바랙터용 게이트(VG)를 사용될 제 2폴리실리콘(62)을 증착하고 바랙터용 게이트(VG)를 형성하기 위한 마스크를 통해 패터닝하여 바랙터용 게이트(VG) 이외의 제 2폴리실리콘(62)을 모두 식각해 낸다.
이렇게 식각할 경우 바랙터 게이트 지역은 선택적으로 식각되어 바랙터용 게이트(VG)가 형성되지만 트랜지스터가 형성되는 지역은 블랭킷 식각으로써 트랜지스터용 게이트(TG)의 측벽에 제 2폴리실리콘(62)이 남게 된다.
따라서, 도 2e에 도시된 바와 같이 선택적 식각으로 트랜지스터용 게이트(TG)의 측벽에 남아있는 제 2폴리실리콘(62)을 제거하고, 도 2f에 도시된 바와 같이 바랙터산화막(110)을 선택적으로 식각하여 트랜지스터가 형성되는 지역의 바랙터산화막(110)을 모두 제거하게 된다.
이후 도 2g에 도시된 바와 같이 트랜지스터용 게이트(TG) 및 바랙터용 게이트(VG) 측벽에 스페이서(70)를 형성하고 층간절연막(80)을 증착한 후 콘택(90)을 통해 배선(100)하게 된다.
또한, 본 발명에 의한 다른 실시예로써 도 3a내지 도 3e는 본 발명에 의한 모스 바랙터의 제조방법을 설명하기 위해 순차적으로 도시한 단면도들을 참조하여 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이 반도체 기판(10) 전면에 패드산화막(20)과 실리콘질화막(30)을 순차적으로 증착한 후 소자분리막(40)을 형성하기 위해 마스크를 통해 트렌치 식각을 하여 트렌치 홀(42)을 형성한다.
이후 도 3b에 도시된 바와 같이 트렌치 홀(42)을 갭필한 후 CMP 공정을 통해 평탄화를 한 후 실리콘질화막(30)을 제거하여 소자분리막(40)을 형성한다.
그런다음 웰 임플란트 및 각종 소자 특성을 확보하기 위한 도핑공정을 진행한다.
그런다음 도 3c에 도시된 바와 같이 결과물 전면에 바랙터에 적용될 바랙터산화막(110)을 증착한다.
이때 바랙터산화막(110)으로는 고유전물질인 Al2O3, Ta2O5, HfO2, ZrO2, HfON, BST, TiO2 중 어느 하나를 400℃ 이하에서 ALD, PEALD, MOCVD 등의 증착기술로 증착하여 트랜지스터의 특성변화가 발생하지 않도록 형성한다.
그런다음 전면에 감광막을 도포한 후 바랙터용 게이트(VG)를 형성하기 위한 마스크를 통해 패터닝하여 바랙터용 게이트(VG) 이외의 바랙터산화막(110)을 모두 식각해 낸다.
그런다음 도 3d에 도시된 바와 같이 O2, O3, N2, NH3 등으로 플라즈마 처리를 하거나, O3 열공정을 진행하여 후처리함으로써 바랙터산화막(110)의 밀도를 높이게 하고 바랙터산화막(110)이 형성되지 않은 지역에서는 트랜지스터용 게이트산화막(50)이 성장된다.
이때 게이트산화막(50)으로 SiO2나 SiON 등의 유전물질을 증착한다.
그런다음 전면에 폴리실리콘(60)을 증착한 후 PMOS를 위해 NMOS 지역을 마스크하고 B나 BF2 등의 임플란트를 하게 되고 NMOS를 위해 PMOS 지역을 마스크하고 P나 As를 임플란트한다. 그런다음 폴리실리콘을 패터닝하여 트랜지스터용 게이트(TG)와 바랙터용 게이트(VG)를 형성한다.
이후 도 3e에 도시된 바와 같이 트랜지스터용 게이트(TG) 및 바랙터용 게이트(VG) 측벽에 스페이서(70)를 형성하고 층간절연막(80)을 증착한 후 콘택(90)을 통해 배선(100)하게 된다.
따라서, 바랙터산화막(110)을 높은 유전물질로 증착함에 따라 단위면적당 정전용량이 증가되어 RF 소자의 특성을 향상시킬 수 있게 된다.
상기한 바와 같이 본 발명은 모스 바랙터의 게이트 산화막를 트랜지스터의 게이트 산화막에 비해 높은 고유전물질을 통해 형성함으로써 트랜지스터의 특성은 그대로 유지하면서 바랙터 부분의 정전용량을 높여 고주파용 소자로도 이용될 수 있는 이점이 있다.
Claims (4)
- 반도체 기판 상에 소자분리막을 형성하는 단계와,상기 소자분리막을 형성한 후 게이트산화막과 제 1폴리실리콘을 증착하는 단계와,상기 결과물을 패터닝하여 상기 제 1폴리실리콘과 상기 게이트산화막을 식각하여 트랜지스터용 게이트를 형성하는 단계와,상기 결과물 전체를 감광막으로 도포한 후 바랙터 형성지역을 오픈한 후 고유전물질로 바랙터산화막을 형성하는 단계와,상기 바랙터산화막을 형성한 후 제 2폴리실리콘을 증착한 후 패터닝하여 바랙터용 게이트를 형성하는 단계와,상기 트랜지스터 형성지역의 감광막을 제거한 후 후속공정을 진행하는 단계로 이루어진 것을 특징으로 하는 모스 바랙터의 제조방법.
- 반도체 기판 상에 소자분리막을 형성하는 단계와,상기 결과물 전면에 고유전물질로 바랙터산화막을 형성한 후 바랙터외의 영역을 제거하여 패터닝하는 단계와,상기 결과물 전면에 게이트산화막과 폴리실리콘을 증착하고 모스 타입에 따라 이온주입하는 단계와,상기 결과물을 마스크를 통해 상기 폴리실리콘을 패터닝하여 트랜지트터용 게이트와 바랙터용 게이트를 패터닝하고 후속공정을 진행하는 단계로 이루어진 것을 특징으로 하는 모스 바랙터의 제조방법.
- 제 1항 또는 제 2항에 있어서, 상기 바랙터산화막은 Al2O3, Ta2O5, HfO2, ZrO2, HfON, BST, TiO2 중 어느 하나 인 것을 특징으로 하는 모스 바랙터의 제조방법.
- 제 1항 또는 제 2항에 있어서, 상기 바랙터산화막은 ALD, PEALD, MOCVD 증착기술로 400℃이하에서 증착하는 것을 특징으로 하는 모스 바랙터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0018589A KR100460273B1 (ko) | 2003-03-25 | 2003-03-25 | 모스 바랙터의 제조방법 |
| US10/789,905 US20040203213A1 (en) | 2003-03-25 | 2004-02-27 | Method for manufacturing an MOS varactor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0018589A KR100460273B1 (ko) | 2003-03-25 | 2003-03-25 | 모스 바랙터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040083895A KR20040083895A (ko) | 2004-10-06 |
| KR100460273B1 true KR100460273B1 (ko) | 2004-12-08 |
Family
ID=33128923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0018589A KR100460273B1 (ko) | 2003-03-25 | 2003-03-25 | 모스 바랙터의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040203213A1 (ko) |
| KR (1) | KR100460273B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7683486B2 (en) * | 2005-12-09 | 2010-03-23 | Freescale Semiconductor, Inc. | Electronic apparatus interconnect routing and interconnect routing method for minimizing parasitic resistance |
| KR100769145B1 (ko) * | 2006-08-17 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 모스 바랙터 및 그 제조 방법 |
| US7582549B2 (en) | 2006-08-25 | 2009-09-01 | Micron Technology, Inc. | Atomic layer deposited barium strontium titanium oxide films |
| US10608123B2 (en) | 2017-05-08 | 2020-03-31 | Qualcomm Incorporated | Metal oxide semiconductor varactor quality factor enhancement |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE515783C2 (sv) * | 1997-09-11 | 2001-10-08 | Ericsson Telefon Ab L M | Elektriska anordningar jämte förfarande för deras tillverkning |
| US6087236A (en) * | 1998-11-24 | 2000-07-11 | Intel Corporation | Integrated circuit with multiple gate dielectric structures |
| US6518634B1 (en) * | 2000-09-01 | 2003-02-11 | Motorola, Inc. | Strontium nitride or strontium oxynitride gate dielectric |
| US6521939B1 (en) * | 2000-09-29 | 2003-02-18 | Chartered Semiconductor Manufacturing Ltd. | High performance integrated varactor on silicon |
| US7053465B2 (en) * | 2000-11-28 | 2006-05-30 | Texas Instruments Incorporated | Semiconductor varactor with reduced parasitic resistance |
| US6653716B1 (en) * | 2001-05-24 | 2003-11-25 | National Semiconductor Corporation | Varactor and method of forming a varactor with an increased linear tuning range |
| WO2003028106A2 (en) * | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| US6521506B1 (en) * | 2001-12-13 | 2003-02-18 | International Business Machines Corporation | Varactors for CMOS and BiCMOS technologies |
| US6717226B2 (en) * | 2002-03-15 | 2004-04-06 | Motorola, Inc. | Transistor with layered high-K gate dielectric and method therefor |
| US6858547B2 (en) * | 2002-06-14 | 2005-02-22 | Applied Materials, Inc. | System and method for forming a gate dielectric |
| US7019351B2 (en) * | 2003-03-12 | 2006-03-28 | Micron Technology, Inc. | Transistor devices, and methods of forming transistor devices and circuit devices |
-
2003
- 2003-03-25 KR KR10-2003-0018589A patent/KR100460273B1/ko not_active IP Right Cessation
-
2004
- 2004-02-27 US US10/789,905 patent/US20040203213A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040203213A1 (en) | 2004-10-14 |
| KR20040083895A (ko) | 2004-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100529202B1 (ko) | 이중 금속 게이트 ｃｍｏｓ 장치 및 그 제조 방법 | |
| US20060214237A1 (en) | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit | |
| US7057237B2 (en) | Method for forming devices with multiple spacer widths | |
| KR100460273B1 (ko) | 모스 바랙터의 제조방법 | |
| KR100293453B1 (ko) | 듀얼 게이트 산화막의 형성방법 | |
| KR100198663B1 (ko) | 통신용 아이씨(ic) 제조 방법 | |
| KR100498644B1 (ko) | Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 | |
| US6352913B1 (en) | Damascene process for MOSFET fabrication | |
| KR100408000B1 (ko) | 반도체 소자 형성 방법 | |
| KR100672772B1 (ko) | 반도체 소자 제조 방법 | |
| KR100517152B1 (ko) | Ｐｉｐ 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법 | |
| KR100580581B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100466209B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040000888A (ko) | 반도체 소자의 살리사이드 막 제조방법 | |
| KR100239904B1 (ko) | 아날로그 반도체소자의 전극구조 및 그 제조방법 | |
| KR930008582B1 (ko) | 수직게이트를 갖는 모스구조의 디램 제조방법 | |
| KR950002200B1 (ko) | Mosfet 구조 및 제조방법 | |
| JP2002164439A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100408713B1 (ko) | 반도체소자의 듀얼 게이트전극 형성방법 | |
| KR20010059735A (ko) | 금속 게이트전극을 갖는 모스트랜지스터 제조방법 | |
| TW202335060A (zh) | 半導體元件及其製作方法 | |
| KR19990032670A (ko) | 트렌치를 이용한 반도체소자의 커패시터 형성방법 | |
| KR0179290B1 (ko) | 반도체 소자 격리 산화막 제조방법 | |
| KR100259068B1 (ko) | Soi 구조 모스패트 제조방법 | |
| KR0147770B1 (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |