JPS59154077A - 可変容量素子 - Google Patents
可変容量素子Info
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- JPS59154077A JPS59154077A JP2774883A JP2774883A JPS59154077A JP S59154077 A JPS59154077 A JP S59154077A JP 2774883 A JP2774883 A JP 2774883A JP 2774883 A JP2774883 A JP 2774883A JP S59154077 A JPS59154077 A JP S59154077A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力信号による容量の変化音改善するためな
された可変容量素子に関するものである。
された可変容量素子に関するものである。
従来の可変容量素子として第１図のようなＰＮ接合ダイ
オードを利用することが仰られている。
オードを利用することが仰られている。
同図においてｌはＮ型半導体領域、２はＰ型半導体領域
、３はＰＮ接合、４および５は上記領域ｌおよび領域２
に各々設けられたオーミック電極、６および７は上記電
極４，５に各々設けられた引出し端子、８は空乏層であ
る。以上の構成において、引出し端子６および７に加え
られるバイアス電圧に応じて空乏層８が伸縮し、これに
基づく容量値の変化が上記引出し端子６および７間にお
いて読み出されるようになっている。
、３はＰＮ接合、４および５は上記領域ｌおよび領域２
に各々設けられたオーミック電極、６および７は上記電
極４，５に各々設けられた引出し端子、８は空乏層であ
る。以上の構成において、引出し端子６および７に加え
られるバイアス電圧に応じて空乏層８が伸縮し、これに
基づく容量値の変化が上記引出し端子６および７間にお
いて読み出されるようになっている。
ところでこのような構造の可変容量素子においては、上
記引き出し端子６および１が容量読出し端子（を極）と
して用いられると共［２乏層８を伸縮させるためのバイ
アス電圧印加端子としても用いられるために、引出し端
子６および７間′に容ｉｌ読出用入力信号が印加された
時あるいはバイアス電圧が印加された時は共に空乏層８
が伸縮するので容量値が変化することになる。このため
に同調回路に適用した場合には入力信号によって容量値
が変化してしまうので、同調ずれが生ずるようになり、
また混変調特性の劣化の原因となる。丁なわち入力４．
１号によって容量変化χ受けしかもその変化凹線は非線
形と７よるので、入力化号脚波数が変調を受けて高周波
成分が生まれるようになる。
記引き出し端子６および１が容量読出し端子（を極）と
して用いられると共［２乏層８を伸縮させるためのバイ
アス電圧印加端子としても用いられるために、引出し端
子６および７間′に容ｉｌ読出用入力信号が印加された
時あるいはバイアス電圧が印加された時は共に空乏層８
が伸縮するので容量値が変化することになる。このため
に同調回路に適用した場合には入力信号によって容量値
が変化してしまうので、同調ずれが生ずるようになり、
また混変調特性の劣化の原因となる。丁なわち入力４．
１号によって容量変化χ受けしかもその変化凹線は非線
形と７よるので、入力化号脚波数が変調を受けて高周波
成分が生まれるようになる。
したがって従来累子においては次のような問題点があっ
た。
た。
（１）容量が入力４８号依存性ン有している。
（２） 容量読出電極とバイアス電極とが共通である
ため回＆１２Ｉ設計の自由度が小さい。
ため回＆１２Ｉ設計の自由度が小さい。
（３ｊ＃−導体領域のキャリア濃度に依存して容量変化
を行わせるため容量変化幅に限界がある。
を行わせるため容量変化幅に限界がある。
（旬 プロセス上の制約からＲＦ回路用ＩＣ。
ＩＦ回路用ＩＣとの同時集積が困難である。
本発明は以上の諸問題に対処してなされたもので、牛導
体基板上ｖｃ窒芝屑制御部と絶縁膜ン介してｅけられた
容量読出電極ン含む容量読出部とが形成されてなる可変
容量素子において、上記容量続出電極下の半導体基板の
表面ポテンシャルが蓄積状態とされ、上記を２層制御部
に印加されるバ。
体基板上ｖｃ窒芝屑制御部と絶縁膜ン介してｅけられた
容量読出電極ン含む容量読出部とが形成されてなる可変
容量素子において、上記容量続出電極下の半導体基板の
表面ポテンシャルが蓄積状態とされ、上記を２層制御部
に印加されるバ。
イアスミ圧により上記容量読出部から読み出される容量
値が大、小のいずれかになるように制御されるように構
成した可変容量素子を提供することを目的とするもので
ある。
値が大、小のいずれかになるように制御されるように構
成した可変容量素子を提供することを目的とするもので
ある。
第２図（ａｌ、 （ｂ）乃至第４図（ａｃｔ （ｂ）は
各々本発明の詳細な説明するためのＭＩＳ型可変可変容
量素子面図およびその容量特性ン示すもので、１】はＮ
型半導体領域、１２Ａ、１２ＢはＰ型導体領域、１３は
ＰＮ接合、１４は上記Ｐ型領域１２Ａ、１２Ｂ間のＮ型
領域１１表面に設けられた絶縁膜、１５．１６Ａ、 １
６Ｂ。
各々本発明の詳細な説明するためのＭＩＳ型可変可変容
量素子面図およびその容量特性ン示すもので、１】はＮ
型半導体領域、１２Ａ、１２ＢはＰ型導体領域、１３は
ＰＮ接合、１４は上記Ｐ型領域１２Ａ、１２Ｂ間のＮ型
領域１１表面に設けられた絶縁膜、１５．１６Ａ、 １
６Ｂ。
１７は各々Ｎ型領域１１、Ｐ型領域１２Ａ、１２Ｂ、絶
縁膜１４Ｖｃ設けられた電極、１８．１９．２０は各々
電極１５、電極１６Ａ、１６Ｂ１電極１７に設けられた
引出し端子、２１はを芝屑、ηは残留蓄積層である。上
記Ｐ型領域１２Ａ、１２Ｂおよびこれらに設けられた電
極１６Ａ。
縁膜１４Ｖｃ設けられた電極、１８．１９．２０は各々
電極１５、電極１６Ａ、１６Ｂ１電極１７に設けられた
引出し端子、２１はを芝屑、ηは残留蓄積層である。上
記Ｐ型領域１２Ａ、１２Ｂおよびこれらに設けられた電
極１６Ａ。
１６Ｂによって空乏層制御部ムが構成され、絶縁膜１４
およびこれに設けられた電極１７によって容量読出電極
が構成される。
およびこれに設けられた電極１７によって容量読出電極
が構成される。
第２図（ａ）の構造のＭＩＳ型可変可変容量素子開昭５
５−１２０１７８号公報から明らかなように、引出し端
子１８．１９間にＰＮ接合１３ン逆バイアスするよう１
よバイアス電圧ＶＢヶ印加しこれを可変するＣとにより
、を芝屑２１の幅が変化し、それによる容量変化が引出
し端子１８，２０間から読み出されて第２図（ｂ）のよ
うな容量（Ｑ対電圧（Ｖｌ特性が得られる。
５−１２０１７８号公報から明らかなように、引出し端
子１８．１９間にＰＮ接合１３ン逆バイアスするよう１
よバイアス電圧ＶＢヶ印加しこれを可変するＣとにより
、を芝屑２１の幅が変化し、それによる容量変化が引出
し端子１８，２０間から読み出されて第２図（ｂ）のよ
うな容量（Ｑ対電圧（Ｖｌ特性が得られる。
ここで容量Ｈは上記逆バイアス電圧ｖＢが０の時の値で
あり、容量りは逆バイアス電圧ＶＢが増加されしきいｔ
圧ＶＢＴ Ｙ経過した後のＶＢＬ時における値であり、
各々ＭＩｓ−Ｃ−Ｖ特性における容量最大値Ｃｍａｘお
よび容量最小値Ｃｍ１ｎＹ示している。
あり、容量りは逆バイアス電圧ＶＢが増加されしきいｔ
圧ＶＢＴ Ｙ経過した後のＶＢＬ時における値であり、
各々ＭＩｓ−Ｃ−Ｖ特性における容量最大値Ｃｍａｘお
よび容量最小値Ｃｍ１ｎＹ示している。
次に第３図（ａ）に示すように引出し端子１８．１９間
に対し逆バイアス電圧■Ｂ馨０にした状態で、引出し端
子１８．２０間に丁なわち容量読出電極１７＆Ｃ対しバ
イアス電圧ＶＲ’に印加しこれン可変することにより、
第３図（ｂ）のようなＣ−Ｖ％性ケ得ることができる。
に対し逆バイアス電圧■Ｂ馨０にした状態で、引出し端
子１８．２０間に丁なわち容量読出電極１７＆Ｃ対しバ
イアス電圧ＶＲ’に印加しこれン可変することにより、
第３図（ｂ）のようなＣ−Ｖ％性ケ得ることができる。
このＣ−Ｖ特性は明らかに第２図（ｂ）の一般的なＭＩ
Ｓ−Ｃ−Ｖ％性ケ示しており、ノくイアスミ極１６Ａ、
１６Ｂな′０バイアスした状態では容量読取電極１７１
Ｃ対するバイアス電圧ｖＲヲ制御することにより第２図
（ｂ）と同じＭＩＳ−Ｃ−Ｖ％性を得ることができる。
Ｓ−Ｃ−Ｖ％性ケ示しており、ノくイアスミ極１６Ａ、
１６Ｂな′０バイアスした状態では容量読取電極１７１
Ｃ対するバイアス電圧ｖＲヲ制御することにより第２図
（ｂ）と同じＭＩＳ−Ｃ−Ｖ％性を得ることができる。
また第４図（ａ）のように引出し端子１８．１９間に対
し上記逆バイアス・電圧ＶＢＬン加えた状態で、引出し
端子１８．２０間にバイアス電圧ＶＲ’ａ’印加しこれ
を可変することにより、第４図（ｔｌ）のようなＣ−Ｖ
特性ケ得ることができる。このＣ−Ｖ特性は上記逆バイ
９アス電圧ＶＢＩＩ ’に容量Ｃが十分子ｃＬ値に安定
するような値に選んだ場合、上記バイアス電圧■□をＱ
点ン中心にして＋、一方向に変化させても、容量Ｃはほ
とんどその変化に依存しないでＬ値に保たれることを示
している。
し上記逆バイアス・電圧ＶＢＬン加えた状態で、引出し
端子１８．２０間にバイアス電圧ＶＲ’ａ’印加しこれ
を可変することにより、第４図（ｔｌ）のようなＣ−Ｖ
特性ケ得ることができる。このＣ−Ｖ特性は上記逆バイ
９アス電圧ＶＢＩＩ ’に容量Ｃが十分子ｃＬ値に安定
するような値に選んだ場合、上記バイアス電圧■□をＱ
点ン中心にして＋、一方向に変化させても、容量Ｃはほ
とんどその変化に依存しないでＬ値に保たれることを示
している。
これに対して第３図（ｂ）のＣ−■特性は、バイアス電
圧■Ｒが一方向に変化した場合ＶＦＢ ｋ越えると容量
は変化してしまい、バイアス電圧ＶＲ依存性があること
を示している。
圧■Ｒが一方向に変化した場合ＶＦＢ ｋ越えると容量
は変化してしまい、バイアス電圧ＶＲ依存性があること
を示している。
この事実は容量読出電極１７Ｖｃ加えられる入力信号に
より読出し容量が変化してしまうことを意味している。
より読出し容量が変化してしまうことを意味している。
ところで第５図のようなＭＩＳＷ造において、半導体基
板ＳがＮ型の場合に例ケとると絶縁、物工を介して電極
Ｍに十方向に十分大きなバイアス電圧ＶＢ Ｙ加えたと
すると、絶縁物■と半導体基板Ｓ ｒｌＪｌＶＣｍ Ｉ
ｒｊるＭＩＳ界面の表面ポテンシャルはＭＩＳ界面に多
量の電子が集まってきた状態いわゆる蓄積状態となり、
第６図のようなｃ−ｖ特性においてＡ部分がこれに相当
した領域となりごの時の容量Ｃはほぼ一定のＨ値に保１
これる。この蓄積状態においては、前記容量読出電極バ
イアス電圧ＶＲの変化に対しての表面ポテンシャルＰｓ
の変化はＭＩＳ理論から計算された第７図のグラフから
知られるように非常にわずかな量となる。すなわち蓄積
状態で上記バイアス電圧ＶＲン変化させればこの変化範
囲においては容量変化Ｗ燻めて少なくすることが秒かる
。
板ＳがＮ型の場合に例ケとると絶縁、物工を介して電極
Ｍに十方向に十分大きなバイアス電圧ＶＢ Ｙ加えたと
すると、絶縁物■と半導体基板Ｓ ｒｌＪｌＶＣｍ Ｉ
ｒｊるＭＩＳ界面の表面ポテンシャルはＭＩＳ界面に多
量の電子が集まってきた状態いわゆる蓄積状態となり、
第６図のようなｃ−ｖ特性においてＡ部分がこれに相当
した領域となりごの時の容量Ｃはほぼ一定のＨ値に保１
これる。この蓄積状態においては、前記容量読出電極バ
イアス電圧ＶＲの変化に対しての表面ポテンシャルＰｓ
の変化はＭＩＳ理論から計算された第７図のグラフから
知られるように非常にわずかな量となる。すなわち蓄積
状態で上記バイアス電圧ＶＲン変化させればこの変化範
囲においては容量変化Ｗ燻めて少なくすることが秒かる
。
本発明は以上の事実に着目してなされたもので、ＭＩＳ
界面の表面ポテンシャルヶ蓄積状態に維持することによ
りＭＩＳ＠極に加えられる電圧に依存しないでＨ値およ
びＬ値の安定した大、小の容量が得られるような可変容
量素子乞提供するものである。
界面の表面ポテンシャルヶ蓄積状態に維持することによ
りＭＩＳ＠極に加えられる電圧に依存しないでＨ値およ
びＬ値の安定した大、小の容量が得られるような可変容
量素子乞提供するものである。
表面ポテンシャルを蓄積状態にするための第１の手段と
しては、前記容量読出電極１７ヲ予め第５図のように蓄
積側にバイアスすることにより可能となる。
しては、前記容量読出電極１７ヲ予め第５図のように蓄
積側にバイアスすることにより可能となる。
第２の手段としては容量読出電極１７下のＮ型半導体領
域１１表面に対し不純物例えば砒素（Ａ５）、燐（Ｐ）
、アンチモン（Ｓｂ）等のドナー不純物をイオン打ち込
みすることにより可能となる。同様にしてＰ型中導体領
域の場合にはアクセプター不純物をイオン打ち込みすれ
ばよい。これによりＭＩＳ界面に負あるいは正イオンを
発生させることができ目的を達成することができる。
域１１表面に対し不純物例えば砒素（Ａ５）、燐（Ｐ）
、アンチモン（Ｓｂ）等のドナー不純物をイオン打ち込
みすることにより可能となる。同様にしてＰ型中導体領
域の場合にはアクセプター不純物をイオン打ち込みすれ
ばよい。これによりＭＩＳ界面に負あるいは正イオンを
発生させることができ目的を達成することができる。
なお第１および第２の手段に８いて、容量読出電極１７
とバイアス電極１６Ａ、１６Ｂ間の電位差ン考慮した場
合には、前者は絶縁膜ンしたリーク舎生によるＱｌｉ＆
の変化の問題があるので後者が有利である。
とバイアス電極１６Ａ、１６Ｂ間の電位差ン考慮した場
合には、前者は絶縁膜ンしたリーク舎生によるＱｌｉ＆
の変化の問題があるので後者が有利である。
このようＫＭＩＳ界面の表面ポテンシャルを蓄積状態と
することにより、実質的に第６図のよ５なＣ−７％性に
おける０バイアス点ケ右側の位置りまでシフトさせるこ
とができる。これによりＬＡＹ中心に前記バイアス電圧
ＶＲＹ＋、一方同に変化させればそのシフト範囲な任意
に設定することで、特に一方向においてもＶＩＩＰＢを
越えない範囲内に抑えることができる。したがって容量
Ｃを常にＨ値に保つことができバイアス電圧■Ｒによる
依存性をなくすことができる。 。
することにより、実質的に第６図のよ５なＣ−７％性に
おける０バイアス点ケ右側の位置りまでシフトさせるこ
とができる。これによりＬＡＹ中心に前記バイアス電圧
ＶＲＹ＋、一方同に変化させればそのシフト範囲な任意
に設定することで、特に一方向においてもＶＩＩＰＢを
越えない範囲内に抑えることができる。したがって容量
Ｃを常にＨ値に保つことができバイアス電圧■Ｒによる
依存性をなくすことができる。 。
Ｔ ’ｔｘ ｂちＭＩＳ界而の面面ポテンシャルヲ蓄積
状態とすることにより、バイアス電極１６Ａ、１６Ｂに
対するバイアス乞０あるいはＶＢＬ以上に設定すれは各
々Ｈ値あるいはＬ値の安定した大、小二つの容量を得る
ことができる。
状態とすることにより、バイアス電極１６Ａ、１６Ｂに
対するバイアス乞０あるいはＶＢＬ以上に設定すれは各
々Ｈ値あるいはＬ値の安定した大、小二つの容量を得る
ことができる。
第２図乃至第４図のＭＩＳ型可変可変容量素子いて上記
Ｈ値およびＬｉに対応した容量最大値ＣｍａＸおよび容
量最小値Ｃｍ１ｎの＠は、ＭＩＳ構造ケ構成する各種の
パラメータな変化させることにより任意の（＠ヲ得るこ
とができる。例えば半導体領域１１．１２Ａ、 １２Ｂ
のキャリヤ濃度分布、寸法、絶縁膜１４の厚さ、電極１
７の寸法等を変化させることにより上記Ｈ値およびＬ値
を固有の値に重みづけすることができる。
Ｈ値およびＬｉに対応した容量最大値ＣｍａＸおよび容
量最小値Ｃｍ１ｎの＠は、ＭＩＳ構造ケ構成する各種の
パラメータな変化させることにより任意の（＠ヲ得るこ
とができる。例えば半導体領域１１．１２Ａ、 １２Ｂ
のキャリヤ濃度分布、寸法、絶縁膜１４の厚さ、電極１
７の寸法等を変化させることにより上記Ｈ値およびＬ値
を固有の値に重みづけすることができる。
第８図はこのようなＨ値およびＬ値が互いに異なった籾
数のＭＩＳ型可変容量累子■Ｃ１，■Ｃ２゜■Ｃ３・・
・火並列に接続した構成ン示すもので、各素子のバイア
ス電極ＧＢＩ 、 ＧＢ２ 、 ＧＢ３・・・ン切換回
路ＣＨに接続しこの切換回＠ＣＨＫよって任意のバイア
ス電極にバイアス電圧を”印加するごとにより読出し端
子１８Ａ、２ＯＡ間から種々の総合的なＣ−■特性を得
るように構成したものである。例えば９〜１２個程度の
重みづけされた基本素子ン用意し上記切換回路ｃＨン論
理回路によって構成することにより、基本素子を論理回
路によって順次組み合わせれば１〜Ｑ、ｌｐＦ程度のＭ
度で種々のＣ−７％性を得ることができる。
数のＭＩＳ型可変容量累子■Ｃ１，■Ｃ２゜■Ｃ３・・
・火並列に接続した構成ン示すもので、各素子のバイア
ス電極ＧＢＩ 、 ＧＢ２ 、 ＧＢ３・・・ン切換回
路ＣＨに接続しこの切換回＠ＣＨＫよって任意のバイア
ス電極にバイアス電圧を”印加するごとにより読出し端
子１８Ａ、２ＯＡ間から種々の総合的なＣ−■特性を得
るように構成したものである。例えば９〜１２個程度の
重みづけされた基本素子ン用意し上記切換回路ｃＨン論
理回路によって構成することにより、基本素子を論理回
路によって順次組み合わせれば１〜Ｑ、ｌｐＦ程度のＭ
度で種々のＣ−７％性を得ることができる。
第９図（ａ）は上記複数のＭＩＳ型可変谷量容量（基本
素子）を半導体基板上に集積化した構造を示すもので、
半導体基板間上に集積化され１こ各素子ＶＣ１，ＶＣ２
，ＶＣ３・−・の容量読出電極ＧＲ１，ＧＲ２゜ＧＲ３
・・・は引出し端子３ＬＫ共通に接続され、バイアス電
極ＧＢＩ ＋ ＧＢ２ 、 ＧＢ３・・・は個々にバ
イアス電圧が印加されるように独立して切換回路素子３
２に接続される。第９図（ｂ）は集積構造の一部断面藩
造を示すもので２３Ａ、２３Ｂは空乏層制御部、２４Ａ
、 ２４Ｂは容量続出部である。
素子）を半導体基板上に集積化した構造を示すもので、
半導体基板間上に集積化され１こ各素子ＶＣ１，ＶＣ２
，ＶＣ３・−・の容量読出電極ＧＲ１，ＧＲ２゜ＧＲ３
・・・は引出し端子３ＬＫ共通に接続され、バイアス電
極ＧＢＩ ＋ ＧＢ２ 、 ＧＢ３・・・は個々にバ
イアス電圧が印加されるように独立して切換回路素子３
２に接続される。第９図（ｂ）は集積構造の一部断面藩
造を示すもので２３Ａ、２３Ｂは空乏層制御部、２４Ａ
、 ２４Ｂは容量続出部である。
第１０図は本発明のその他の実施例構造ン示すもので、
共通半導体基板お上に可変容量素子ＶＣおよび切換回路
素子３２ン集積化した構造ン示すものである。
共通半導体基板お上に可変容量素子ＶＣおよび切換回路
素子３２ン集積化した構造ン示すものである。
各半導体領域ン構成する導電型はＰ型およびＮ型ン適宜
選択する０とができる。
選択する０とができる。
以上説明して明らかなように本発明によれば、半導体基
板上ｖＬ空乏層制御部と絶縁膜を介して設けられ１こ容
量読出電極を含む容量読出部とが形成されてなる可変容
量素子において、上記容量読出電極下の半導体基板の表
面ポテンシャルが蓄積状態とされ、上記を２層制御部に
印加されるバイアス電圧により上記容量続出部から読み
出される容量値が大、小のいずれかになるように制御さ
れるように構成したものであるから、従来欠点を除去す
ることができる。
板上ｖＬ空乏層制御部と絶縁膜を介して設けられ１こ容
量読出電極を含む容量読出部とが形成されてなる可変容
量素子において、上記容量読出電極下の半導体基板の表
面ポテンシャルが蓄積状態とされ、上記を２層制御部に
印加されるバイアス電圧により上記容量続出部から読み
出される容量値が大、小のいずれかになるように制御さ
れるように構成したものであるから、従来欠点を除去す
ることができる。
すなわち、（１）容量が入力信号依存性を有しないので
バイアス電圧のみによって決定された正確な＠を読み出
てことができる、（２３容量続出電極とバイアス電極と
が独立しているので回路設計の自由度が広がる、（３）
容量変化＠馨広げることができる、（４）集積化技術を
適用することにより他の回路用ＩＣとの同時集積化が容
易となる、等の利点が得られる。
バイアス電圧のみによって決定された正確な＠を読み出
てことができる、（２３容量続出電極とバイアス電極と
が独立しているので回路設計の自由度が広がる、（３）
容量変化＠馨広げることができる、（４）集積化技術を
適用することにより他の回路用ＩＣとの同時集積化が容
易となる、等の利点が得られる。
特に本発明によれば容量読出電極に加えられる入力信号
によるＷＭ変化を防止することができることにより、同
調ずれンなくすことができまた一方わずかな容ｔｈ［変
化が生じたとしてもその変化を微小に抑えることができ
るため、高調波成分の発生はほとんどないので混変調特
性を改善することができる。
によるＷＭ変化を防止することができることにより、同
調ずれンなくすことができまた一方わずかな容ｔｈ［変
化が生じたとしてもその変化を微小に抑えることができ
るため、高調波成分の発生はほとんどないので混変調特
性を改善することができる。
第１図は従来例ン示す断面図、第２図ｔａｔ、・第３図
（ａ）、第４図（ａｌ、第５図および第２図（ｂ）、第
３図（ｂｌ、第４図（Ｃ）、第６図１、第７図（工共に
本発明を説明するための断面図および特性図、第８図、
第９図（ａＬ （ｂ）および第１０図はいずれも本発明
実施例Ｙ示す概略図である。 １４・・・絶縁膜、１６Ａ、１６Ｂ・・・ノくイアス屯
極、１７・・・容量読出電極、２１・・・空乏層、る・
・・空乏層制御部、冴・・・容量続出部、ＶＢ・・・電
極１６Ａ、１６Ｂのノくイアス亀圧、■Ｒ・・・電極１
７のバイアス電圧、ＶＣ・・・可変容量素子、ＣＨ・・
・切換回路素子。 特許出願人 クラリオン株式会社１１、・−゛ ビ、
・。 代理人 弁理士 永 １）武 三 部；、Ｆ、？、”
ｌ：Ｅ＝、’／・〜シシ′ 第７図 ４ｂ匂ボ°テン腸ｌし Ｆｍ（Ｖ） 第８図 第９図 第１０図 特許片長Ｎ 着 杉 和 夫 殿 １．事件の表示 昭和５８年峙許顛 第２７７４８号 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （１４８） クラリオン株式会社４、代理人
〒１０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ビル
昭和５８年５月３１日（発送日） に補正する〇
（ａ）、第４図（ａｌ、第５図および第２図（ｂ）、第
３図（ｂｌ、第４図（Ｃ）、第６図１、第７図（工共に
本発明を説明するための断面図および特性図、第８図、
第９図（ａＬ （ｂ）および第１０図はいずれも本発明
実施例Ｙ示す概略図である。 １４・・・絶縁膜、１６Ａ、１６Ｂ・・・ノくイアス屯
極、１７・・・容量読出電極、２１・・・空乏層、る・
・・空乏層制御部、冴・・・容量続出部、ＶＢ・・・電
極１６Ａ、１６Ｂのノくイアス亀圧、■Ｒ・・・電極１
７のバイアス電圧、ＶＣ・・・可変容量素子、ＣＨ・・
・切換回路素子。 特許出願人 クラリオン株式会社１１、・−゛ ビ、
・。 代理人 弁理士 永 １）武 三 部；、Ｆ、？、”
ｌ：Ｅ＝、’／・〜シシ′ 第７図 ４ｂ匂ボ°テン腸ｌし Ｆｍ（Ｖ） 第８図 第９図 第１０図 特許片長Ｎ 着 杉 和 夫 殿 １．事件の表示 昭和５８年峙許顛 第２７７４８号 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （１４８） クラリオン株式会社４、代理人
〒１０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ビル
昭和５８年５月３１日（発送日） に補正する〇
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に空乏層制御部と絶縁膜を介して設け
られた容量続出電極を含む容量読出部とが形成されてな
る可変容量素子においモ、上記容量続出電極下の半導体
基板の表面ポテンシャルが蓄積状態とされ、上記空乏層
制御部に印加されるバイアス電圧により上記容量続出部
から読み出される容量値が大、小のいずれかになるよう
に制御されることン特徴とする可変容量素子。 ２、 上記空乏層制御部と容量読出部とを有する可変容
量素子が酸数個半導体基板上に形成され、複数個の＠量
読出部が互いに接ｔｃされると共に複数個の空乏層制御
部にバイアス切換回路を介してバイアス電圧が印加され
てなることｔ％徴とする特許請求の範囲第１頓記載の可
変容量素子。 ３、 上記複数個の可変容量素子とバイアス切換回路と
が同一半導体基板上に形成されてなることＹ特徴とする
特許請求の範囲第２項記載の可変容量素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2774883A JPS59154077A (ja) | 1983-02-23 | 1983-02-23 | 可変容量素子 |
| GB08404567A GB2138206B (en) | 1983-02-23 | 1984-02-21 | Variable capacitor element |
| DE19843406437 DE3406437A1 (de) | 1983-02-23 | 1984-02-22 | Kondensatorelement mit einstellbarer kapazitaet |
| FR8402687A FR2541514B1 (fr) | 1983-02-23 | 1984-02-22 | Condensateur variable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2774883A JPS59154077A (ja) | 1983-02-23 | 1983-02-23 | 可変容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154077A true JPS59154077A (ja) | 1984-09-03 |
Family
ID=12229648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2774883A Pending JPS59154077A (ja) | 1983-02-23 | 1983-02-23 | 可変容量素子 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS59154077A (ja) |
| DE (1) | DE3406437A1 (ja) |
| FR (1) | FR2541514B1 (ja) |
| GB (1) | GB2138206B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE515783C2 (sv) * | 1997-09-11 | 2001-10-08 | Ericsson Telefon Ab L M | Elektriska anordningar jämte förfarande för deras tillverkning |
| ES2317648T3 (es) * | 1997-09-11 | 2009-04-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Dispositivo electrico que comprende una capacitancia o capacidad depe ndiente del voltaje o tension y metodo de fabricacion del mismo. |
| US6828638B2 (en) * | 1999-12-22 | 2004-12-07 | Intel Corporation | Decoupling capacitors for thin gate oxides |
| DE10126328A1 (de) | 2001-05-30 | 2002-12-12 | Infineon Technologies Ag | Integrierte, abstimmbare Kapazität |
| DE10339703B4 (de) * | 2003-08-28 | 2006-08-10 | Infineon Technologies Ag | Schaltungsanordnung für einen hochauflösenden digital steuerbaren Schwingkreis |
| US9660110B2 (en) * | 2014-09-26 | 2017-05-23 | Qualcomm Incorporated | Varactor device with backside contact |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4910196A (ja) * | 1972-04-12 | 1974-01-29 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1514431C3 (de) * | 1965-04-07 | 1974-08-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiteranordnung mit pn-Übergang zur Verwendung als spannungsabhängige Kapazität |
| US3456166A (en) * | 1967-05-11 | 1969-07-15 | Teledyne Inc | Junction capacitor |
| US3535600A (en) * | 1968-10-10 | 1970-10-20 | Gen Electric | Mos varactor diode |
| DE1803883A1 (de) * | 1968-10-18 | 1970-05-27 | Siemens Ag | Durch mindestens zwei abstimmbare Kapazitaetsdioden gesteuerte elektrische Anordnung |
| US3591836A (en) * | 1969-03-04 | 1971-07-06 | North American Rockwell | Field effect conditionally switched capacitor |
| IT1039154B (it) * | 1974-08-12 | 1979-12-10 | Ibm | Miglioramento a processi di fabricazione di dispositivi impieganti semiconduttori particolarmente strutture mos |
| NL7609587A (nl) * | 1975-09-08 | 1977-03-10 | Ncr Co | Elektrisch afstembare mnos-capaciteit. |
| FR2326761A1 (fr) * | 1975-09-30 | 1977-04-29 | Siemens Ag | Memoire d'informations pour la memorisation d'informations sous forme de porteurs de charge electriques et procede pour sa mise en oeuvre |
| JPS5599765A (en) * | 1979-01-25 | 1980-07-30 | Nec Corp | Mos memory device |
| AU535235B2 (en) * | 1979-03-12 | 1984-03-08 | Clarion Co. Ltd. | Semiconductor device |
| JPS5799787A (en) * | 1980-12-12 | 1982-06-21 | Clarion Co Ltd | Variable capacitance device |
| JPS57103366A (en) * | 1980-12-18 | 1982-06-26 | Clarion Co Ltd | Variable-capacitance device |
| JPS57103367A (en) * | 1980-12-18 | 1982-06-26 | Clarion Co Ltd | Variable-capacitance device |
| GB2104725B (en) * | 1981-07-17 | 1986-04-09 | Clarion Co Ltd | Variable capacitance device |
-
1983
- 1983-02-23 JP JP2774883A patent/JPS59154077A/ja active Pending
-
1984
- 1984-02-21 GB GB08404567A patent/GB2138206B/en not_active Expired
- 1984-02-22 FR FR8402687A patent/FR2541514B1/fr not_active Expired
- 1984-02-22 DE DE19843406437 patent/DE3406437A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4910196A (ja) * | 1972-04-12 | 1974-01-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2138206B (en) | 1987-01-14 |
| GB2138206A (en) | 1984-10-17 |
| FR2541514A1 (fr) | 1984-08-24 |
| FR2541514B1 (fr) | 1987-07-10 |
| DE3406437A1 (de) | 1984-08-23 |
| GB8404567D0 (en) | 1984-03-28 |
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