JPH03147376A - 可変容量素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイアス印加電極と容量読出し電極とを備
え、バイアス印加電極に印加したバイアス電圧に応じて
半導体内に拡がる空乏層幅を容量読出し電極で可変容量
として読出す可変容量素子に関する。

（従来の技術） 従来の可変容量素子としては、例えば第５図に示すよう
なものがある（特開昭５８−２５２７８号公報、同６０
−４６０７７号公報、以下、これを第１の従来例という
）。同図において、２１はＮ型半導体基板であり、その
主面には絶縁膜２２を介して容量読出し電極２３が形成
され、裏面には裏面電極２４が形成されている。また、
容量読出し電極２３の周囲における半導体基板２１中に
は、Ｐ＋拡散層２５が形成され、その表面にバイアス印
加電極２６が形成されている。

そして、裏面電極２４に対しバイアス印加電極２６に負
の直流バイアス電圧を印加すると、Ｐ＋拡散層２５の周
辺の半導体基板２１−内に、その直流バイアス電圧に応
じた空乏層が拡がり、容量読出し電極２３の直下に張出
される。この容量読出し電極２３の直下に張出された空
乏層により当該容量読出し電極２３と裏面電極２４との
間に静電容量が発生し、この静電容量が容量読出し電極
２３から可変容量として読出される。

このように、この構造の可変容量素子は、直流バイアス
電圧を印加する電極と可変容量を読出す電極とを独立さ
せることにより、電子回路の構成素丁−として用いる場
合に回路膜ご１の自由度を向上させるようになっている
。

しかし、この従来例において最大読出し容量を大きくと
るためには、基本的に容量読出し電極２３の面積を大き
くする必要がある。このため、＄Ｔの占有面積が増大し
てコスト高を招くことになる。また、最小容量を小さく
し、容量変化率を増大させるには空乏層を容量読出し電
極２３の直下へ大きく張出させる必要がある。このため
には１″、導体基板２１内の不純物濃度を成る程度制御
することに加えて、バイアス印加電極２６に大きなバイ
アス電圧を印加しなければならない。このため、低電圧
動作を必要とする機器への適用が困難になる。

一方、第２の従来例として、第６図に示すようなものが
ある（特開昭６３〜１．５４７６号公報）。

この従来例では、゛１′、導体基板２７中のＰ＋層２８
とＮ型層２９で形成されるＰ＋Ｎ接合で半導体基板２７
の凍さ方向に空乏層が拡がり、この空乏層で静電容量が
発生するようになっている。そして、Ｐ”Ｎ接合部の周
囲に反応性イオンエツチングにより縦溝３１を形成し、
空乏層の横方向への拡がりを防止して、耐圧低下及び容
量変化幅の低下を抑えるような構造になっている。

しかし、この従来例では、反応性イオンエツチングによ
る縦溝３１の加工精度を十分制御することが困難であり
、このため、素子特性のばらつきが大きくなって歩留り
が低下するという問題がある。

また、第１、第２の従来例を組合わせることにより、第
１の従来例におけるバイアス印加電極を第２の従来例に
おける縦溝内に形成して、第１の従来例の問題であった
素子の占有面積の増大を解決することが考えられる。し
かし、このような組合わせ構成としても、前述した素子
特性のばらつきが大きくなるという第２の従来例の問題
は解決することができない。

（発明が解決しようとする課題） 第１の従来例は、最大読出し容量を大きくとるためには
、基本的に容量読出し電極の面積を大きくする必要があ
り、このため素子の占有面積が増大してコスト高を招く
。また、最小容量を小さくして容量変化率を増大させる
ためには、空乏層を容量読出し電極の直下へ大きく張出
させる必要があり、このため、バイアス印加電極に大き
な逆バイアス電圧を印加しなければならず、低電圧動作
を必要とする機器への適用が困難になるという問題があ
る。

また、第１、第２の従来例を組合わせ、第１の従来例に
おけるバイアス印加電極を第２の従来例における縦溝内
に形成して、上記第１の従来例の問題である素子の占有
面積の増大を解決することが考えられる。しかし、この
ような組合わせ構成としても、素子特性のばらつきが大
きく歩留りが低下するという第２の従来例の問題は解決
することができない。

そこで、この発明は、容量読出し電極の面積を大きくし
なくても最大読出し容量を大きくとることができて素子
の占有面積を小さくすることができ、また低バイアス電
圧で大きな容量変化を得ることができ、さらに特性のば
らつきが小さく高歩留りで低コストを実現することので
きる可変容量素子を提供することを目的とする。

［発明の構成］ （課題を解決するだめの手段） この発明は上記課題を解決するために、印加バイアス電
圧を可変することにより半導体基板内に拡がる空乏層を
可変するバイアス印加電極と、該バイアス印加電極で可
変される空乏層を可変容量として読出す容量読出し電極
とをｉえた可変容量素子において、前記半導体基板の主
面に結晶面選択エツチングを含むエツチングにより所要
間隔をおいて２個の溝を形成することにより当該２個の
溝の間に断面逆三角形の素子領域を形成し、該素子領域
の表面には表面電極を形成し、前記２個の溝内にはそれ
ぞれ埋込電極を形成し、前記表面電極及び埋込電極の何
れか一方を前記バイアス印加電極とし、何れか他方を前
記容量読出し電極としてなることを要旨とする。

（作用） 素子領域が断面逆三角形に形成され、埋込電極は、その
逆三角形の傾斜面に形成されているので、この埋込電極
及び表面電極の何れをバイアス印加電極としても、素子
領域内への空乏層の延びが良好となって表面電極等の電
極形状を大きくしなくても最大読出し容量を大きくとる
ことができ、また、低バイアス電圧で大きな容量変化を
得ることができる。

逆三角形の素子領域は、結晶面選択エツチングを含むエ
ツチングにより高い加工精度が実現されるので、素子特
性が設計値に対して極めて良好に一致し、特性のばらつ
きが小さくなっ゛Ｃ高歩留りが得られる。

（実施例） 以下、この発明の実施例を第１−図ないし第４図に基づ
いて説明する。

まず、第１図を用いて、可変容量素子の構成を説明する
と、（１００）結晶面のＮ＋基板１上にエピタキシャル
成長によりＮ型層２が形成され”Ｃ（１００）結晶面を
表面とする半導体基板３が構成されている。半導体基板
３の主面には、結晶面選択エツチングを含むエツチング
により、断面が菱形状の溝４．５が所要間隔をおいて形
成され、この２個の溝４．５により断面逆三角形の素子
領域６が形成されている。

そして、素子領域６の表面には酸化膜７を介して容量読
出し電極としての表面電極８が形成され、これらの酸化
膜７、表面電極８及び！１′、導体基板３の裏面に形成
された裏面電極りによりＭＯ３型構造が構成されている
。また、両溝４．５の内面には酸化シリコン膜１１が形
成され、さらにその内部にＰ＋ポリシリコンからなるバ
イアス印加電極としての埋込電極１２が形成されている
。埋込電極１２は半導体基板３の表面部で電極１３に接
続されている。１４は酸化シリコン膜、１５は表面保護
用のｐｓｃ膜である。

次いで、第２図を用いて、溝４．５の形成による素子領
域６の形成方法の一例を説明する。

まず、（１００）面のシリコンＮ“基板を準備し、その
上にＮ型層２をエピタキシャル成長により形成して（１
，００）結晶面を表面とする半導体基板３を構成する。

半導体基板３を熱酸化して約５０Ｏｒ１ｍの酸化シリコ
ン膜１６を形成し、フォトエツチング法によってその酸
化シリコン膜１６の所定領域を除去する（同図（ｄ））
。

この酸化シリコン膜１６をマスクにして、例えばＣＢｒ
Ｆ３をソースガスとする反応性イオンエツチングにより
、２つの垂直の満１７．１８を形成する（同図（ｂ））
。

満１７．１８内の突起や凹凸を除去するために、Ｈ，Ｆ
とＨＮ　０３の混合液に浸漬した後、十分な水洗を経て
、例えば飽水ヒドラジンをエツチング液とする結晶面選
択エツチングにより溝１７．１８の内面を整形し、断面
が菱形状の溝４．５を形成する。そして、この両溝４．
５により、断面逆三角形の素子領域６を形成する。シリ
コンに対する結晶面選択エツチングは、（１００）面の
エツチング速度が（１１，１，）面に比べて３００〜６
００倍大きく、従ってエツチングは半導体基板３の表面
と５４．７＠の角度をなす（１，１１，）面で停止する
。この結果、溝４．５、即ち素子領域６の加工精度は、
エツチングマスクの端部Ａ点の位置精度によって決り、
極めて高精度でｌっ優れた再現性が得られる（同図（Ｃ
））。なお、Ａ点の位置精度は、酸化シリコン膜１６の
バターニング精度で決まる。このため、素子領域６の部
分の加工精度は、垂直の満１７．１８を形成する際の反
応性イオンエツチングの加工精度には殆んど影響されず
、溝１７．１８の形状が例えば第３図のような形状であ
っても、常に高精度が維持される。

このあと、溝４．５内面の酸化処理、Ｐ＋ボリシリコン
の埋込みによる埋込電極１２の形成、素子領域６の表面
への酸化膜７の形成及び表面電極８の形成等を経て可変
容量素子を完成する。

次に、上述のように構成された可変容量素子の作用を第
４図を用いて説明する。

裏面電極９に対し埋込電極１２に電極１３を介して負の
直流バイアス電圧を印加すると、酸化シリコン膜１１に
接している半導体基板３中に、その直流バイアス電圧に
応じた空乏層１９が拡がる。

このとき、素子領域６は断面が逆三角形の形状をしてい
るので、比較的小バイアス電圧でも、その左右から拡が
った空乏層１９はつながる。そ（−て、この空乏層１９
で生じる容量が、容量読出し電極としての表面電極８と
裏面電極９との間に生（７る。

このようにして、小バイアス電圧においても、表面電極
８からは大きく変化した読出し容量が得られる。また、
読出し電極としての表面電極８と〕（イアス印加電極と
しての埋込電極１２とは独立しているので、回路設計の
際に高い自由度が得られる。

なお、上述の実施例では、表面電極８を容量読出し電極
として用い、埋込電極１２をバイアス印加電極として用
いたが、この逆に、埋込電極１２を容量読出し電極とし
て用い、表面電極８をバイアス印加電極として用いるこ
ともできる。そして、このような電極使用態様としたと
きは、空乏層は半導体基板３の表面から内部に向って拡
がる。このとき、素子領域６は、その断面が逆三角形の
形状を１７ているので、バイアス電圧が高くなる程、空
乏層はより一層下方へ大きく拡がる。従って、埋込電極
１２に接続された電極１３から読出される容量値は、バ
イアス電圧が大きいときも大きな変化量が得られる。

一般に、半導体基板の主面に形成されたブレナ型、メサ
型等の可変容量素子の容ｆｆ１Ｃとバイアス電圧Ｖとの
関係は、 ＣｂＡ−Ｖ匹 Ａ：接合面積、ｎ：接合の濃度勾配で決る定数で階段接
合の場合はｎ−２ であり、バイアス電圧が高い程、容量変化は小さ） くなる。

【２かし２、この実施例の構造では、前述のように高バ
イアス電圧時に、空乏層は大きく下方へ拡がるため、大
きな容量変化が得られる。

また、この実施例では、表面電極８及び埋込電極１２部
は、ＭＯ３型構造としたがＰＮ接合構造としても、同様
の作用が得られる。

さらに、この実施例の構造において、バイアス印加用の
電極を従来の２端子型の可変容量素子として用い、読出
し用の電極は容量モニタとして用いることもできる。そ
して、例えば受信機のチュニング機構に用いたとき、過
大入力時の周波数変化等を検出し、バイアス電圧を変化
させることによって周波数補正機能を生じさせることが
できる。

また、この実施例において、容量読出し電極にもバイア
ス電圧を印加することにより、これを周波数機１現整用
端子として用いることもてきる。

［発明の効果］ 以−１−説明【７たように、この発明によれば、その構
成を半導体基板の主面に結晶面選択エツチングを含むエ
ツチングにより所要間隔をおいて２個の溝を形成するこ
とにより当該２個の溝の間に断面逆三角形の素子領域を
形成し、この素子領域の表面には表面電極を形成し、前
記２個の溝内にはそれぞれ埋込電極を形成し、これら表
面電極及び埋込電極の何れか一方をバイアス印加電極と
し、何れか他方を容量読出し電極としたため、素子領域
内への空乏層の延びが良好になって、表面電極等の電極
形状を大きくしなくても最大読出し容量を大きくとるこ
とができて素子の占有面積を小さくすることができ、ま
た、低バイアス電圧で大きな容量変化を得ることができ
る。

さらに、素子領域は結晶面選択エツチングを含むエツチ
ングにより高い加工精度で再現性よく形成されるので、
素子特性が設計値に対して極めて良好に一致し、素子特
性のばらつきが小さくなって高歩留りで低コストを実現
することができる。

【図面の簡単な説明】 第１図ないし第４図はこの発明に係る可変容量素ｒ−の
実施例を示すもので、第１図は縦断面図、第２図は製造
方法の一例を示す工程図、第３図は溝が高い加重精度で
得られることを説明するための図、第４図は空乏層の拡
がりを説明するための図、第５図は可変容量素子の第１
の従来例を示す縦断面図、第６図は第２の従来例を示す
縦断面図である。 ３：半導体基板、　　４．５：溝、 ６：素子領域、　　　８：表面電極、 １２：埋込電極、　　　１−９：空乏層。

Claims (1)

1. 【特許請求の範囲】 　印加バイアス電圧を可変することにより半導体基板内
   に拡がる空乏層を可変するバイアス印加電極と、該バイ
   アス印加電極で可変される空乏層を可変容量として読出
   す容量読出し電極とを備えた可変容量素子において、 前記半導体基板の主面に結晶面選択エッチングを含むエ
   ッチングにより所要間隔をおいて２個の溝を形成するこ
   とにより当該２個の溝の間に断面逆三角形の素子領域を
   形成し、該素子領域の表面には表面電極を形成し、前記
   ２個の溝内にはそれぞれ埋込電極を形成し、前記表面電
   極及び埋込電極の何れか一方を前記バイアス印加電極と
   し、何れか他方を前記容量読出し電極としてなることを
   特徴とする可変容量素子。