JP4323392B2 - 半導体集積回路 - Google Patents
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Description
本発明は、回路素子としてＭＯＳ型の可変容量ダイオードを備えた半導体集積回路に関するものである。
可変容量ダイオードは、バラクタとも呼ばれ、電極間に印加される直流電圧の値によって静電容量が変化するダイオードで、例えばＰＬＬ（位相同期回路）におけるＶＣＯ（電圧制御発振器）の周波数制御用の回路素子として使用される。
半導体集積回路中に設けられる可変容量ダイオードは、一般的にＭＯＳトランジスタと同様の構成で形成され、ソース電極とドレイン電極を接続し、ゲート電極との間に形成されたゲート酸化膜による静電容量をコンデンサとして用いるようになっている。
図２は、可変容量ダイオードを備えた半導体集積回路の一般的な構成図である。
この半導体集積回路は、クロック信号ＣＬＫ等を含む外部信号が与えられる複数の入力端子１を有し、この入力端子１が入力回路２を介して内部回路３に接続されている。内部回路３は、入力端子１に与えられる外部信号に従って所定の論理演算処理を行うもので、複数のＭＯＳトランジスタによる論理ゲート等を組み合わせて構成されている。
この半導体集積回路は、クロック信号ＣＬＫ等を含む外部信号が与えられる複数の入力端子１を有し、この入力端子１が入力回路２を介して内部回路３に接続されている。内部回路３は、入力端子１に与えられる外部信号に従って所定の論理演算処理を行うもので、複数のＭＯＳトランジスタによる論理ゲート等を組み合わせて構成されている。
内部回路３は、図示していないが、外部から与えられるクロック信号ＣＬＫに同期してその周波数とは異なる周波数の内部クロック信号を生成するために、ＶＣＯとＰＬＬを有している。ＶＣＯは、例えばコイルとコンデンサによるＬＣ共振回路のコンデンサとして可変容量ダイオード４を使用し、この可変容量ダイオード４の制御電極に印加する直流電圧を変化させることによって発振周波数を制御するものである。内部回路３の処理結果の信号は、出力回路５を介して出力端子６に出力されるようになっている。
ここで、入力回路２は、入力端子１を通して侵入する静電サージ電圧から内部回路３を保護するもので、この入力端子１と図示しない電源端子及び接地端子との間に接続された保護用のダイオードを備えると共に、入力信号を内部回路３へ与えるためのバッファアンプを備えている。出力回路５も同様に、出力端子６を通して侵入する静電サージ電圧から内部回路３を保護するためのバッファアンプを備えている。
これらの入力回路２と出力回路５に設けられたバッファアンプは、静電サージ電圧によって破壊されないように、内部回路３に比べて厚いゲート酸化膜を有するトランジスタで構成されている。例えば、内部回路３中のトランジスタのゲート酸化膜の厚さは２．５ｎｍであり、入力回路２と出力回路５中のトランジスタのゲート酸化膜の厚さは５．０ｎｍである。
従って、可変容量ダイオード４は、内部回路３中のトランジスタと同様に、ゲート酸化膜が２．５ｎｍの厚さで形成され、そのパターンは、ＶＣＯの発振周波数の可変範囲に応じて必要となるキャパシタンスが得られるような面積に設計されている。
前記半導体集積回路では、内蔵するＶＣＯの発振周波数を変更する場合には、可変容量ダイオード４の面積を変えなければならない。このため、回路構成が全く同じであっても、発振周波数に応じて回路パターンを変更しなければならないという課題があった。
本発明は、回路パターンを変更せずに静電容量の可変範囲を製造工程で任意に変えることができる可変容量ダイオードを備えた半導体集積回路を提供することを目的としている。
本発明の半導体集積回路は、半導体基板の回路形成面に形成された複数の拡散領域と、前記回路形成面上で前記拡散領域によって挟まれるゲート領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された制御電極と、前記拡散領域及び前記制御電極の上に形成された絶縁膜と、前記絶縁膜上に形成され該絶縁膜を貫通して設けられたコンタクトによって前記複数の拡散領域を電気的に接続する第１の配線パターンと、前記絶縁膜上に形成され該絶縁膜を貫通して設けられたコンタクトによって複数の前記制御電極と電気的に接続される第２の配線パターンとを有する可変容量ダイオードを備え、前記ゲート酸化膜は、第１の膜厚で形成された第１領域と、該第１の膜厚とは異なる第２の膜厚で形成された第２領域とを有している。
更に、本発明の半導体集積回路は、前記半導体基板上に形成され、前記第１の膜厚の前記ゲート酸化膜を有する第１のＭＯＳトランジスタと、前記半導体基板上に形成され、前記第２の膜厚の前記ゲート酸化膜を有する第２のＭＯＳトランジスタとを備え、前記第１領域の前記ゲート酸化膜は前記第１のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成され、前記第２領域の前記ゲート酸化膜は前記第２のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成されている。
更に、本発明の半導体集積回路は、前記半導体基板上に形成され、前記第１の膜厚の前記ゲート酸化膜を有する第１のＭＯＳトランジスタと、前記半導体基板上に形成され、前記第２の膜厚の前記ゲート酸化膜を有する第２のＭＯＳトランジスタとを備え、前記第１領域の前記ゲート酸化膜は前記第１のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成され、前記第２領域の前記ゲート酸化膜は前記第２のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成されている。
本発明では、ＭＯＳ型の可変容量ダイオードのゲート酸化膜を、第１の膜厚で形成された第１領域と、第２の膜厚で形成された第２領域に分けている。これにより、第１領域と第２領域の面積の割合を変更することにより、可変容量ダイオードのパターンを変更せずに、静電容量の可変範囲を変更することができるという効果がある。
可変容量ダイオードのゲート酸化膜の一部の領域（第１領域）を、例えば、入出力回路のトランジスタのゲート酸化膜と同一工程で形成し、５ｎｍの膜厚とする。また、可変容量ダイオードのゲート酸化膜の残りの領域（第２領域）を、内部回路のトランジスタのゲート酸化膜と同一工程で形成し、２．５ｎｍの膜厚とする。このとき、所望する可変容量ダイオードのキャパシタンスに応じて、ゲート酸化膜の第１領域と第２領域の面積の割合を変える。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図１（ａ），（ｂ）は、本発明の実施例を示す可変容量ダイオードの構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の断面Ａ−Ａを示す断面図である。
この可変容量ダイオードは、図２中の可変容量ダイオード４として形成されたＭＯＳ型のもので、ｐ型のシリコン基板１０にｎ型ウエル１１が形成され、このｎ型ウエル１１の表面には平行線状にｎ＋イオンが注入された拡散領域１２が設けられている。線状の拡散領域１２の間の表面には、平行線状に複数本のゲート酸化膜１３が形成されている。このゲート酸化膜１３のうち、何本かのゲート酸化膜１３ａ〜１３ｃは、入力回路２と出力回路５中のトランジスタのゲート酸化膜と同じ５．０ｎｍの厚さに形成され、残りのゲート酸化膜１３ｄ〜１３ｆは、内部回路３中のトランジスタのゲート酸化膜と同じ２．５ｎｍの厚さに形成されている。
ゲート酸化膜１３ａ〜１３ｃ，１３ｄ〜１３ｆの表面には、ポリシリコン等による制御電極１４が形成されている。拡散領域１２と制御電極１４が形成されたシリコン基板１０の表面は層間絶縁膜１５で覆われ、この層間絶縁膜１５の表面に第１メタル１６ａ，１６ｂによる配線パターンが形成されている。第１メタル１６ａと拡散領域１２との間は、複数のコンタクト１７ａで接続され、第１メタル１６ｂと制御電極１４との間は、複数のコンタクト１７ｂで接続されている。
以下、この可変容量ダイオードの製造方法を説明する。
この可変容量ダイオードは、図２の半導体集積回路の製造工程で、入力回路２、内部回路３及び出力回路５中のＭＯＳトランジスタと同時に形成される。
この可変容量ダイオードは、図２の半導体集積回路の製造工程で、入力回路２、内部回路３及び出力回路５中のＭＯＳトランジスタと同時に形成される。
まず、ｐ型のシリコン基板１０に、可変容量ダイオードを形成する領域にｎ型ウエル１１を形成した後、素子分離を行う。この後、閾値電圧調整のためにチャネルにｎ型イオンを注入し、拡散領域１２を形成する。そして、１回目の酸化膜形成処理によって、ウエハ全面に膜厚が４．５ｎｍとなるように酸化膜を形成する。
次に、入力回路２及び出力回路５となる領域と、膜厚５．０ｎｍのゲート酸化膜１３ａ〜１３ｃを形成する領域ＡＲＥＡにレジストを形成する。そして、このレジストをマスクとして、酸化膜エッチング処理を行う。これにより、マスクされていない箇所、即ち、内部回路３となる領域と、膜厚２．５ｎｍのゲート酸化膜１３ｄ〜１３ｆを形成する領域の酸化膜は完全に無くなる。
この後、レジストを除去し、ウエハ全面に２回目の酸化膜形成処理を施し、酸化膜の無い領域が膜厚２．５ｎｍの酸化膜で覆われるように酸化を行う。これにより、内部回路３となる領域と、ゲート酸化膜１３ｄ〜１３ｆを形成する領域には厚さ２．５ｎｍの酸化膜が形成される。一方、酸化膜エッチングの際に酸化膜がそのまま残された入力回路２及び出力回路５となる領域と、ゲート酸化膜１３ａ〜１３ｃを形成する領域ＡＲＥＡでは、２回目の酸化膜形成処理の開始時に膜厚が４．５ｎｍあったため、酸化膜成長率が小さくなり、新たな酸化膜は０．５ｎｍ程度しか堆積されない。これにより、入力回路２及び出力回路５の酸化膜とゲート酸化膜１３ａ〜１３ｃの厚さは、５ｎｍとなる。
その後、ポリシリコン膜の生成とこのポリシリコン膜の整形加工によって制御電極１４を形成し、更に、ウエハ全面に層間絶縁膜１５を形成し、この層間絶縁膜１５にコンタクトホールを形成する。そして、コンタクトホール中にアルミニウム等のコンタクト１７ａ，１７ｂの材料を充填すると共に、層間絶縁膜１５の表面に第１メタル１６ａ，１６ｂによる配線パターンを形成する。
これにより、図１の可変容量ダイオードが完成する。なお、図示していないが、この可変容量ダイオードと同時に、入力回路２、内部回路３及び出力回路５内のトランジスタも完成する。
このように、本実施例の可変容量ダイオードは、そのゲート酸化膜の膜厚が一部の領域で５ｎｍ、残りの領域が２．５ｎｍとなっている。そして、この２つの領域の割合は、酸化膜エッチング処理で使用するレジストマスクの形状で任意に変えることができる。即ち、ゲート酸化膜の平均膜厚は、レジストマスクの形状を変えることによって、２．５ｎｍから５．０ｎｍまでの間で任意に設定することができる。
静電容量は、対向する電極の寸法形状と電極間の絶縁膜の誘電率が同一であれば、膜厚に反比例するので、本実施例の可変容量ダイオードは、電極の形状を変更せずに、静電容量の可変範囲を変更することができる。従って、この可変容量ダイオードをＶＣＯに適用した場合、回路パターンを変更せずに内蔵するＶＣＯの発振周波数を製造工程で任意に変えることができる半導体集積回路が得られるという利点がある。
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 拡散領域１２は、ｎ型イオンではなくｐ型イオンを注入して形成するようにしても良い。この場合、制御電極に印加する電圧の変化方向と容量変化の方向は逆になる。
（２） シリコン基板１０に代えて、ＳＯＩ（シリコン・オン・インシュレータ）基板や、ＳＯＳ（シリコン・オン・サファイア）基板を用いることができる。
（３） ゲート酸化膜１３ａ〜１３ｆの厚さは、例示したものに限定されない。また、２種類の膜厚の区分は、平行するゲート酸化膜毎に変えるのではなく、１本のゲート酸化膜毎に厚い部分と薄い部分を設けるようにしても良い。
（４） ゲート酸化膜１３及び制御電極１４の形状は、短冊型を並行に配置したものである必要はなく、例えば、１つの正方形のものでも良い。
（５） ゲート酸化膜１３ａ〜１３ｆの内で、厚い膜厚を入出力回路のトランジスタの膜厚に合わせ、薄い膜厚を内部回路のトランジスタの膜厚に合わせているが、これに限定されない。例えば、内部回路が膜厚の異なる複数のトランジスタで構成されている場合、その内部回路のトランジスタの２種類の膜厚に合わせることができる。
（１） 拡散領域１２は、ｎ型イオンではなくｐ型イオンを注入して形成するようにしても良い。この場合、制御電極に印加する電圧の変化方向と容量変化の方向は逆になる。
（２） シリコン基板１０に代えて、ＳＯＩ（シリコン・オン・インシュレータ）基板や、ＳＯＳ（シリコン・オン・サファイア）基板を用いることができる。
（３） ゲート酸化膜１３ａ〜１３ｆの厚さは、例示したものに限定されない。また、２種類の膜厚の区分は、平行するゲート酸化膜毎に変えるのではなく、１本のゲート酸化膜毎に厚い部分と薄い部分を設けるようにしても良い。
（４） ゲート酸化膜１３及び制御電極１４の形状は、短冊型を並行に配置したものである必要はなく、例えば、１つの正方形のものでも良い。
（５） ゲート酸化膜１３ａ〜１３ｆの内で、厚い膜厚を入出力回路のトランジスタの膜厚に合わせ、薄い膜厚を内部回路のトランジスタの膜厚に合わせているが、これに限定されない。例えば、内部回路が膜厚の異なる複数のトランジスタで構成されている場合、その内部回路のトランジスタの２種類の膜厚に合わせることができる。
２ 入力回路
３ 内部回路
４ 可変容量ダイオード
５ 出力回路
１０ シリコン基板
１１ ｎ型ウエル
１２ 拡散領域
１３ａ〜１３ｆ ゲート酸化膜
１４ 制御電極
１５ 層間絶縁膜
１６ａ，１６ｂ 第１メタル
１７ａ，１７ｂ コンタクト
３ 内部回路
４ 可変容量ダイオード
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１０ シリコン基板
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Claims (1)
- 半導体基板の回路形成面に形成された複数の拡散領域と、前記回路形成面上で前記拡散領域によって挟まれるゲート領域に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された制御電極と、前記拡散領域及び前記制御電極の上に形成された絶縁膜と、前記絶縁膜上に形成され該絶縁膜を貫通して設けられたコンタクトによって前記複数の拡散領域を電気的に接続する第１の配線パターンと、前記絶縁膜上に形成され該絶縁膜を貫通して設けられたコンタクトによって複数の前記制御電極と電気的に接続される第２の配線パターンとを有する可変容量ダイオードを備え、
前記ゲート酸化膜は、第１の膜厚で形成された第１領域と、該第１の膜厚とは異なる第２の膜厚で形成された第２領域とを有する半導体集積回路であって、
前記半導体基板上に形成され、前記第１の膜厚の前記ゲート酸化膜を有する第１のＭＯＳトランジスタと、前記半導体基板上に形成され、前記第２の膜厚の前記ゲート酸化膜を有する第２のＭＯＳトランジスタとを備え、
前記第１領域の前記ゲート酸化膜は前記第１のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成され、前記第２領域の前記ゲート酸化膜は前記第２のＭＯＳトランジスタの前記ゲート酸化膜と同一の工程で形成されたことを特徴とする半導体集積回路。
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