JP2002134746A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002134746A JP2000330778A JP2000330778A JP2002134746A JP 2002134746 A JP2002134746 A JP 2002134746A JP 2000330778 A JP2000330778 A JP 2000330778A JP 2000330778 A JP2000330778 A JP 2000330778A JP 2002134746 A JP2002134746 A JP 2002134746A
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Abstract

(57)【要約】 【課題】 とくに外付けの部品を付加しなくても半導体
素子の容量成分のバラツキを無くし、入出力整合回路の
ミスマッチを抑えて高出力を実現させることができる半
導体装置及びその製造方法を提供する。 【解決手段】 高周波高出力ＭＯＳトランジスタにおい
て、半導体基板に複数のゲート１０７−ソース１０８間
もしくはドレイン−ソース間の容量を調整する電極１１
４を設ける。また、ゲート領域形成時にゲート領域が形
成される導電膜をパターニングして前記容量調整用電極
を形成し、さらに容量調整用電極のそれぞれにゲート電
極もしくはドレイン電極を延在させて電気的に接続させ
ておき、その後所定の数の容量調整用電極１１４をゲー
ト電極もしくはドレイン電極から切り離す。半導体素子
の容量成分のバラツキを正確に調整でき、また、プロセ
ス中に容量ズレを起こす工程を管理し、容量成分を最適
化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、とくに高周波出力用トランジスタなど単体ペレット
に形成されるＭＯＳトランジスタの容量成分の適正化に
関する。
【０００２】
【従来の技術】従来、高周波増幅回路などに用いられる
高周波高出力ＭＯＳＦＥＴのような半導体装置は、低耐
圧及び高周波化が進む中で、スケーリング則によるデバ
イスの高性能化が要求される。その為素子の微細化が必
要となり、その結果寸法ばらつきの影響が大きくなり、
デバイスの持つ容量成分にも影響を及ぼす。図１０は、
単体ペレットに形成された従来構造のＭＯＳトランジス
タの平面図、図１１は、図１０のＡ−Ａ′線に沿う部分
の断面図である。シリコン半導体などからなるｐ型半導
体基板１の表面領域にはｎ型不純物拡散領域が形成され
ている。この領域は互いに対向するソース領域２及びド
レイン領域３が形成されている。ソース領域３は、ソー
ス電極に電気的に接続されるｐ＋不純物拡散領域１０と
電気的に接続されており、ドレイン領域３は、ドレイン
電極に電気的に接続されるｎ＋不純物拡散領域１１と連
続的につながっている。ゲート領域５は、ソース領域２
及ドレイン領域３の間の上にゲート絶縁膜４を介して形
成されている。そして、ゲート絶縁膜４、ゲート領域５
は、シリコン酸化膜などからなる絶縁膜６により被覆さ
れている。
【０００３】アルミニウムなどからなるゲート電極
（Ｇ）７及びアルミニウムなどからなるドレイン電極
（Ｄ）９は、この絶縁膜６の上に形成されている。アル
ミニウムなどからなるソース電極（Ｓ）８は、半導体基
板１の裏面に形成され、半導体基板１主面の素子領域領
域においてゲート領域５に隣接した領域にも形成されて
いる。ゲート電極７は、素子領域に配置されたゲート領
域５の直上には形成されておらず、半導体基板１表面に
おいて平面的に離隔した位置に形成されており、また、
外部回路と接続するアルミニウムなどのゲートボンディ
ング部１２が付設されている。ドレイン電極９は、素子
領域に配置されたドレイン領域３上に形成されており、
また、半導体基板１表面において平面的に離隔した位置
に沿在して形成されている。このドレイン電極９には外
部回路と接続するアルミニウムなどからなるドレインボ
ンディング部１３が付設されている。
【０００４】
【発明が解決しようとする課題】このような半導体基板
に形成されたＭＯＳトランジスタなどには容量が形成さ
れる。図１２は、図１１のＭＯＳトランジスタを回路で
表現したものであるが、トランジスタには容量成分が付
加されている。これは配線間もしくは電極間に生ずる静
電容量であり、素子形成に当たり、必然的に生ずるもの
である。高周波高出力用ＭＯＳトランジスタは、高出力
を得るために入出力部に整合回路が必要である。ところ
がトランジスタに生ずる容量成分は配線や電極などの位
置、大きさ等によりバラツキがあり、このバラツキが整
合回路に影響を及ぼし、その結果、各整合回路にミスマ
ッチが発生し、高出力を得ることが困難になるという問
題があった。そこで、従来は必要に応じてキャパシタを
外付けで接続し、上記バラツキを調整するようにしてい
たが、部品を付け加えることは工程が複雑になることで
あり、また、正確に調整することは困難であった。本発
明は、このような事情によりなされたものであり、とく
に外付けの部品を付加しなくても半導体素子の容量成分
のバラツキを無くし、入出力整合回路のミスマッチを抑
えて高出力を実現させることができる半導体装置及びそ
の製造方法を提供する。
【０００５】
【課題を解決するための手段】本発明は、高周波高出力
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）において、半導体
基板に複数のゲート−ソース間もしくはドレイン−ソー
ス間の容量を調整する電極を設けたことを特徴としてい
る。また、本発明は、ゲート領域形成時にゲート領域が
形成される導電膜をパターニングして前記容量調整用電
極を形成し、さらに容量調整用電極のそれぞれにゲート
電極もしくはドレイン電極を延在させて電気的に接続さ
せておき、その後所定の数の容量調整用電極をゲート電
極もしくはドレイン電極から切り離すことを特徴として
いる。半導体素子の容量成分のバラツキを正確に調整で
き、また、プロセス中に容量ズレを起こす工程を管理
し、それを基に前記容量成分となる電極もしくは配線を
最適となるようトリミングをし、もしくは各電極パター
ンを変更させることで半導体素子の持つ容量成分を最適
化できる。
【０００６】すなわち、本発明の半導体装置は、第１導
電型の半導体基板と、前記半導体基板の表面領域に形成
された第２導電型ソース領域と、前記半導体基板の表面
領域に形成され、前記ソース領域とは所定の間隔で対向
している第２導電型ドレイン領域と、前記半導体基板の
表面領域上に形成されたゲート絶縁膜と、前記ソース領
域及び前記ドレイン領域との間の前記ゲート絶縁膜上に
形成されたゲート領域と、前記半導体基板上に形成さ
れ、前記ソース領域と電気的に接続されたソース電極
と、前記半導体基板上に形成され、前記ドレイン領域と
電気的に接続されたドレイン電極と、前記半導体基板上
に形成され、前記ゲート領域と電気的に接続されたゲー
ト電極と、前記半導体基板の表面領域に形成された前記
ゲート絶縁膜上に形成された複数の容量調整用電極とを
備えたことを特徴としている。前記ソース電極は、前記
半導体基板の裏面に形成されているようにしても良い。
前記容量調整用電極は、前記ゲート電極に電気的に接続
されているようにしても良い。前記容量調整用電極は、
前記ドレイン電極に電気的に接続されているようにして
も良い。前記容量調整用電極は前記ゲート電極に電気的
に接続されている電極と前記ドレイン電極に電気的に接
続されている電極とからなるようにしても良い。前記容
量調整用電極と前記ゲート領域とは同一導電膜をパター
ニングして形成されるようにしても良い。前記容量調整
用電極が形成された前記ゲート絶縁膜直下の前記半導体
基板の表面領域には第２導電型不純物拡散領域が形成さ
れているようにしても良い。
【０００７】本発明の半導体装置の製造方法は、第１導
電型半導体基板の表面領域に第２導電型ソース領域及び
このソース領域とは所定の間隔で対向している第２導電
型ドレイン領域を形成する工程と、前記半導体基板の表
面領域上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上に導電膜を形成する工程と、前記導電膜をパタ
ーニングして、前記ソース領域及び前記ドレイン領域間
の前記ゲート絶縁膜上にゲート領域及び複数の容量調整
用電極を形成する工程と、前記半導体基板上に前記ソー
ス領域と電気的に接続されたソース電極を形成する工程
と、前記半導体基板上に前記ドレイン領域と電気的に接
続されたドレイン電極を形成する工程と、前記半導体基
板上に前記ゲート領域と電気的に接続されたゲート電極
を形成する工程とを備え、前記ゲート電極又は前記ドレ
イン電極もしくは前記ゲート電極及びドレイン電極は、
前記容量調整用電極上に延在し、且つ前記容量調整用電
極の少なくとも１つに電気的に接続されていることを特
徴としている。
【０００８】また、本発明の半導体装置の製造方法は、
第１導電型半導体基板の表面領域に第２導電型ソース領
域及びこのソース領域とは所定の間隔で対向している第
２導電型ドレイン領域を形成する工程と、前記半導体基
板の表面領域上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に導電膜を形成する工程と、前記導電膜
をパターニングして、前記ソース領域及び前記ドレイン
領域間の前記ゲート絶縁膜上にゲート領域及び複数の容
量調整用電極を形成する工程と、前記半導体基板上に前
記ソース領域と電気的に接続されたソース電極、前記ド
レイン領域と電気的に接続されたドレイン電極及び前記
ゲート領域と電気的に接続されたゲート電極を形成する
工程と、前記ゲート電極又は前記ドレイン電極を、前記
容量調整用電極のそれぞれに電気的に接続するように、
前記容量調整用電極上に延在させて形成する工程と、前
記ゲート領域及び前記ソース領域間もしくは前記ドレイ
ン領域及び前記ソース領域間の容量が所定の容量値にな
る様に、所定の数の前記容量調整用電極を前記ゲート電
極又は前記ソース電極から分離する工程とを備えている
ことを特徴としている。
【０００９】また、本発明の半導体装置の製造方法は、
第１導電型半導体基板の表面領域に第２導電型ソース領
域及びこのソース領域とは所定の間隔で対向している第
２導電型ドレイン領域を形成する工程と、前記半導体基
板の表面領域上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に導電膜を形成する工程と、前記導電膜
をパターニングして、前記ソース領域及び前記ドレイン
領域間の前記ゲート絶縁膜上にゲート領域及び複数の容
量調整用電極を形成する工程と、前記半導体基板上に前
記ソース領域と電気的に接続されたソース電極、前記ド
レイン領域と電気的に接続されたドレイン電極及び前記
ゲート領域と電気的に接続されたゲート電極を形成する
工程と、前記ゲート電極又は前記ドレイン電極を、前記
容量調整用電極のそれぞれに電気的に接続するように、
前記容量調整用電極上に延在させて形成する工程と、前
記ゲート領域及び前記ソース領域間もしくは前記ドレイ
ン領域及び前記ソース領域間の容量が所定の容量値にな
る様に、前記容量調整用電極の面積を所定の大きさに変
えることを特徴としている。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図５を参照して第１
の実施例を説明する。図１は、半導体基板に形成された
半導体装置の平面図、図２は、図１のＡ−Ａ′線に沿う
部分の断面図、図３は、図１のＢ−Ｂ′線に沿う部分の
断面図、図４は、図１のＣ−Ｃ′線に沿う部分の断面
図、図５は、図２のＭＯＳトランジスタの回路図であ
る。シリコン半導体などからなるｐ型半導体基板１０１
の表面領域にはｎ型不純物拡散領域が形成されている。
この領域は、互いに対向するソース領域１０２及びドレ
イン領域１０３である。ソース領域１０２は、ソース電
極に電気的に接続されるｐ＋不純物拡散領域１１０と電
気的に接続され、ドレイン領域１０３は、ドレイン電極
１０９に電気的に接続されるｎ＋不純物拡散領域１１１
と連続的につながっている。ゲート領域１０５は、ソー
ス領域１０２及びドレイン領域１０３の間の上にシリコ
ン熱酸化膜などからなるゲート絶縁膜１０４を介して形
成されている。そして、ゲート絶縁膜１０４、ゲート領
域１０５は、シリコン酸化膜などからなる絶縁膜１０６
により被覆されている。
【００１１】アルミニウムなどからなるゲート電極
（Ｇ）１０７及びアルミニウムなどからなるドレイン電
極（Ｄ）１０９は、この絶縁膜１０６の上に形成されて
いる。アルミニウムなどからなるソース電極（Ｓ）１０
８は、半導体基板１０１の裏面に形成されると共に、素
子領域に形成されたソース領域上に添う様にゲート領域
に近接した領域にも形成されている。ゲート電極１０７
は、素子が形成されている領域のゲート領域１０５の直
上には形成されておらず、半導体基板１０１表面におい
て平面的に素子形成領域から離隔した位置に形成されて
おり、外部回路と接続するアルミニウムなどからなるゲ
ートボンディング部１１２が付設されている。ドレイン
電極１０９は、半導体基板１０１表面において平面的に
素子形成領域から離隔した位置に形成されていると共
に、素子領域に形成されたドレイン領域１０３上に添う
様にゲート領域１０５に近接した領域にも形成されてい
る。そして、ドレイン電極１０９は、外部回路と接続す
るアルミニウムなどからなるドレインボンディング部１
１３が付設されている。
【００１２】本発明では、半導体基板に容量調整用電極
を形成することに特徴があり、この実施例では容量調整
用電極を２箇所に設けている。容量調整用電極１１４
は、ゲート−ソース間容量（Ｃ１）を形成し、容量調整
用電極１１５は、ドレイン−ソース間容量（Ｃ２）を形
成する。図３及び図４は、半導体基板１０１の容量調整
用電極が形成された部分の断面図である。容量調整用電
極は、ゲート電極１０７に近接した電極１１４とドレイ
ン電極１０９に近接した電極１１５からなる。図３に示
すように、容量調整用電極１１４は、ゲート領域１０５
に近接してゲート絶縁膜１０４上に配置されている。ゲ
ート領域１０５及び容量調整用電極１１４は、同じポリ
シリコンなどの導電膜をパターニングして形成される。
ゲート領域１０５及び容量調整用電極１１４は、絶縁膜
１０６により被覆され、絶縁膜１０６の表面にはアルミ
ニウムなどからなるゲート電極１０７がパターニングさ
れている。ゲート領域１０５及び容量調整用電極１１４
は、絶縁膜１０６に形成したコンタクト孔を介してゲー
ト電極１０７と接続されている。
【００１３】ここで、この半導体装置の製造工程中にお
いて、トランジスタの容量成分を調整するために容量調
整用電極１１４により得られるキャパシタンスを調整す
る。そのために、例えば、複数の容量調整用電極１１４
の内、容量調整用電極１１４ａ、１１４ｂをゲート電極
１０７から電気的に分離する。そのため図に示す箇所で
トリミングを行って、容量調整用電極１１４による容量
（Ｃ１）を形成する（図５参照）。
【００１４】また、図４に示すように、容量調整用電極
１１５は、ゲート絶縁膜１０４上に配置されている。ゲ
ート領域１０５及び容量調整用電極１１５は、容量調整
用電極１１４と共に同じポリシリコンなどの導電膜をパ
ターニングして形成される。容量調整用電極１１５は、
絶縁膜１０６により被覆され、絶縁膜１０６の表面には
アルミニウムなどからなるドレイン電極１０９がパター
ニングされている。容量調整用電極１１５は、絶縁膜１
０６に形成したコンタクト孔を介してドレイン電極１０
９と接続されている。ここで、この半導体装置の製造工
程中において、トランジスタの容量成分を調整するため
に容量調整用電極１１５により得られるキャパシタンス
を調整する。そのために、例えば、複数の容量調整用電
極１１５の内、容量調整用電極１１５ｃ、１１５ｄをド
レイン電極１０９から電気的に分離する。そのため図に
示す箇所でトリミングを行って、容量調整用電極１１５
による容量（Ｃ２）を形成する（図５参照）。
【００１５】容量調整用電極１１４、１１５の下にはソ
ース領域を延在させて対向電極の役割を与えるようにす
ることもできる。容量Ｃ１、Ｃ２を付加することにより
トランジスタの容量成分が所定値に調整され、整合回路
のミスマッチが有効に回避される。容量調整は、ゲート
電極のトリミングに限らず、例えば、容量調整用電極の
パターンを変更して電極面積を変えることにより行うこ
とができる。
【００１６】次に、図６乃至図９を参照して第２の実施
例を説明する。図６は、半導体基板に形成された半導体
装置の平面図、図７は、図６のＡ−Ａ′線に沿う部分及
びＤ−Ｄ′線に沿う部分の断面図、図８は、図６のＢ−
Ｂ′線に沿う部分の断面図、図９は、図６のＣ−Ｃ′線
に沿う部分の断面図である。この実施例ではソース電極
及びソースボンディング部は、半導体基板主面側にのみ
形成されていることに特徴がある。シリコン半導体など
からなるｐ型半導体基板２０１の表面領域にはｎ型不純
物拡散領域が形成されており、半導体基板は、接地され
ている。この領域は、互いに対向するソース領域２０２
及びドレイン領域２０３が形成されている。ソース領域
２０２は、ソース電極２１７及びこれにつながるソース
パッドを有するソースボンディング部２１６に電気的に
接続されている。ドレイン領域２０３は、ドレイン電極
に連続的につながるｎ＋不純物拡散領域２１１と電気的
に接続されている。ゲート領域２０５は、ソース領域２
０２及ドレイン領域２０３の間に上にシリコン熱酸化膜
などからなるゲート絶縁膜２０４を介して形成されてい
る。ゲート絶縁膜２０４、ゲート領域２０５は、シリコ
ン酸化膜などからなる絶縁膜２０６により被覆されてい
る。
【００１７】またアルミニウムなどからなるゲート電極
（Ｇ）２０７、アルミニウムなどからなるドレイン電極
（Ｄ）２０９、アルミニウムなどからなるソース電極
（Ｓ）２１７は、この絶縁膜２０６の上に形成されてい
る。これら電極は、半導体基板２０１上に形成された第
１層のアルミニウム膜（１ＡＬ）から形成される。ソー
ス電極２１７及びドレイン電極２０９は、素子形成領域
のソース領域２０２及びドレイン領域２０３の直上に形
成され、半導体基板２０１の表面において平面的に素子
形成領域から離隔した位置にも形成されている。それぞ
れには外部回路と接続するゲートパッドを有するゲート
ボンディング部２１２、ドレインパッドを有するドレイ
ンボンディング部２１３及びソースボンディング部２１
６が付設されている。これらボンディング部は、素子分
離領域上に形成され、第１層のアルミニウム膜上に形成
された第２層のアルミニウム膜（２ＡＬ）から形成され
る。ゲート電極２０７は、素子形成領域のゲート領域２
０５の直上には形成されておらず、半導体基板２０１の
表面において平面的に素子形成領域から離隔した位置に
形成され、それぞれには外部回路と接続するアルミニウ
ムなどからなるゲートボンディング部２１２が付設され
ている。このボンディング部は、前記第２層のアルミニ
ウム膜（２ＡＬ）から形成される。
【００１８】本発明では、半導体基板に容量調整用電極
を形成することに特徴があり、この実施例では容量調整
用電極を２箇所に設けている。容量調整用電極２１４
は、ゲート−ソース間容量を形成し、容量調整用電極２
１５は、ドレイン−ソース間容量を形成する。図８及び
図９は、半導体基板２０１の容量調整用電極が形成され
た部分の断面図である。容量調整用電極は、ゲート電極
２０７に近接した電極２１４とドレイン電極２０９に近
接した電極２１５からなる。図８に示すように、容量調
整用電極２１４は、ゲート領域２０５に近接してゲート
絶縁膜２０４上に配置されている。ゲート領域２０５及
び容量調整用電極２１４は、同じポリシリコンなどの導
電膜をパターニングして形成される。ゲート領域２０５
及び容量調整用電極２１４は、絶縁膜２０６により被覆
され、絶縁膜２０６の表面にはアルミニウムなどからな
るゲート電極２０７（１ＡＬ）がパターニングされてい
る。ゲート領域２０５及び容量調整用電極２１４は、絶
縁膜２０６に形成したコンタクト孔を介してゲート電極
２０７と接続されている。
【００１９】ここで、この半導体装置の製造工程中にお
いて、トランジスタの容量成分を調整するために容量調
整用電極２１４により得られるキャパシタンスを調整す
る。そのために、例えば、複数の容量調整用電極２１４
の内、容量調整用電極２１４ａをゲート電極２０７から
電気的に分離する。そのため図に示す箇所でレーザビー
ムなどによりトリミングを行って、容量調整用電極２１
４による容量を形成する。その他の容量調整用電極２１
４ｂ、２１４ｃは、ゲート電極２０７に電気的に接続さ
れており、ソース領域−ゲート絶縁膜−容量調整用電極
からなる容量素子を構成している。また、容量調整用電
極２１４が形成されているゲート絶縁膜２０４の直下に
は裏面に達するｐ＋不純物拡散領域２１０が形成されて
いる。勿論、本発明ではこのような領域を容量調整電極
の直下に形成しなくても良い。
【００２０】また、図９に示すように、容量調整用電極
２１５は、ゲート絶縁膜２０４上に配置されている。ゲ
ート領域２０５及び容量調整用電極２１５は、容量調整
用電極２１４と共に同じポリシリコンなどの導電膜をパ
ターニングして形成される。容量調整用電極２１５は、
絶縁膜２０６により被覆され、絶縁膜２０６の表面には
アルミニウムなどからなるドレイン電極２０９がパター
ニングされている。容量調整用電極２１５は、絶縁膜２
０６に形成したコンタクト孔を介してドレイン電極２０
９と接続されている。ここで、この半導体装置の製造工
程中において、トランジスタの容量成分を調整するため
に容量調整用電極２１５により得られるキャパシタンス
を調整する。そのために、例えば、複数の容量調整用電
極２１５の内、容量調整用電極２１５ｃをドレイン電極
２０９から電気的に分離する。そのため図に示す箇所で
レーザビームなどによりトリミングを行って、容量調整
用電極２１５による容量を形成する。容量調整用電極２
１５が形成されているゲート絶縁膜２０４の直下には裏
面に達するｐ＋不純物拡散領域２１０が形成されたい
る。もちろん、本発明ではこのような領域を容量調整電
極の直下に形成しなくても良い。ソース電極２１７は、
ｐ＋不純物拡散領域２１０に接続されている。その際、
このｐ＋不純物拡散領域２１０内において、ソース電極
２１７との接触領域及びこの接触領域近傍にｎ＋不純物
拡散領域を形成し、ｐ＋不純物拡散領域２１０とこのｎ
＋不純物拡散領域とが短絡してソース電極と接触するよ
うに構成させることができる。
【００２１】容量調整用電極により形成された容量を付
加することによりトランジスタの容量成分が所定値に調
整され、整合回路のミスマッチが有効に回避される。容
量調整は、ゲート電極又はドレイン電極のトリミングに
限らず、例えば、容量調整用電極のパターンを変更して
電極面積を変えることにより行うことができる。
【００２２】
【発明の効果】本発明は、以上の構成により、半導体素
子の容量成分のバラツキを正確に調整でき、また、プロ
セス中に容量ズレを起こす工程を管理し、それを基に前
記容量成分となる電極もしくは配線を最適となるようト
リミングし、もしくは各電極パターンを変更させること
により半導体素子の持つ容量成分を最適化することが可
能になる。
【図面の簡単な説明】
【図１】本発明の半導体基板に形成された半導体装置の
平面図。
【図２】図１のＡ−Ａ′線に沿う部分の断面図。
【図３】図１のＢ−Ｂ′線に沿う部分の断面図。
【図４】図１のＣ−Ｃ′線に沿う部分の断面図。
【図５】図２のＭＯＳトランジスタの回路図。
【図６】本発明の半導体基板に形成された半導体装置の
平面図。
【図７】図６のＡ−Ａ′線及びＤ−Ｄ′線に沿う部分の
断面図。
【図８】図６のＢ−Ｂ′線に沿う部分の断面図。
【図９】図６のＣ−Ｃ′線に沿う部分の断面図。
【図１０】単体ペレットに形成された従来構造のＭＯＳ
トランジスタの平面図。
【図１１】図１１は、図１０のＡ−Ａ′線に沿う部分の
断面図。
【図１２】図１１のＭＯＳトランジスタの回路図。
【符号の説明】
１、１０１、２０１・・・半導体基板、２、１０２、２
０２・・・ソース領域、３、１０３、２０３・・・ドレ
イン領域、４、１０４、２０４・・・ゲート絶縁膜、
５、１０５、２０５・・・ゲート領域、 ６、１０６、
２０６・・・絶縁膜、７、１０７、２０７・・・ゲート
電極、８、１０８、２１７・・・ソース電極、９、１０
９、２０９・・・ドレイン電極、１０、１１０、２１０
・・・ｐ＋不純物拡散領域、１１、１１１、２１１・・
・ｎ＋不純物拡散領域、１２、１１２、２１２・・・ゲ
ートボンディング部、１３、１１３、２１３・・・ドレ
インボンディング部、１１４、１１５、２１４、２１５
・・・容量調整用電極、２１６・・・ソースボンディン
グ部。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面領域に形成された第２導電型ソー
    ス領域と、 前記半導体基板の表面領域に形成され、前記ソース領域
    とは所定の間隔で対向している第２導電型ドレイン領域
    と、 前記半導体基板の表面領域上に形成されたゲート絶縁膜
    と、 前記ソース領域及び前記ドレイン領域との間の前記ゲー
    ト絶縁膜上に形成されたゲート領域と、 前記半導体基板上に形成され、前記ソース領域と電気的
    に接続されたソース電極と、 前記半導体基板上に形成され、前記ドレイン領域と電気
    的に接続されたドレイン電極と、 前記半導体基板上に形成され、前記ゲート領域と電気的
    に接続されたゲート電極と、 前記半導体基板の表面領域に形成された前記ゲート絶縁
    膜上に形成された複数の容量調整用電極とを備えたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記ソース電極は、前記半導体基板の裏
    面に形成されていることを特徴とする請求項１に記載の
    半導体装置。
  3. 【請求項３】 前記容量調整用電極は、前記ゲート電極
    に電気的に接続されていることを特徴とする請求項１又
    は請求項２に記載の半導体装置。
  4. 【請求項４】 前記容量調整用電極は、前記ドレイン電
    極に電気的に接続されていることを特徴とする請求項１
    又は請求項２に記載の半導体装置。
  5. 【請求項５】 前記容量調整用電極は、前記ゲート電極
    に電気的に接続されている電極と前記ドレイン電極に電
    気的に接続されている電極とからなることを特徴とする
    請求項１又は請求項２に記載の半導体装置。
  6. 【請求項６】 前記容量調整用電極と前記ゲート領域と
    は同一導電膜をパターニングして形成されることを特徴
    とする請求項１乃至請求項５のいずれかに記載の半導体
    装置。
  7. 【請求項７】 前記容量調整用電極が形成された前記ゲ
    ート絶縁膜直下の前記半導体基板の表面領域には第２導
    電型不純物拡散領域が形成されていることを特徴とする
    請求項１乃至請求項６のいずれかに記載の半導体装置。
  8. 【請求項８】 第１導電型半導体基板の表面領域に第２
    導電型ソース領域及びこのソース領域とは所定の間隔で
    対向している第２導電型ドレイン領域を形成する工程
    と、 前記半導体基板の表面領域上にゲート絶縁膜を形成する
    工程と、 前記ゲート絶縁膜上に導電膜を形成する工程と、 前記導電膜をパターニングして、前記ソース領域及び前
    記ドレイン領域間の前記ゲート絶縁膜上にゲート領域及
    び複数の容量調整用電極を形成する工程と、 前記半導体基板上に前記ソース領域と電気的に接続され
    たソース電極を形成する工程と、 前記半導体基板上に前記ドレイン領域と電気的に接続さ
    れたドレイン電極を形成する工程と、 前記半導体基板上に前記ゲート領域と電気的に接続され
    たゲート電極を形成する工程とを備え、 前記ゲート電極又は前記ドレイン電極もしくは前記ゲー
    ト電極及びドレイン電極は、前記容量調整用電極上に延
    在し、且つ前記容量調整用電極の少なくとも１つに電気
    的に接続されていることを特徴とする半導体装置の製造
    方法。
  9. 【請求項９】 第１導電型半導体基板の表面領域に第２
    導電型ソース領域及びこのソース領域とは所定の間隔で
    対向している第２導電型ドレイン領域を形成する工程
    と、 前記半導体基板の表面領域上にゲート絶縁膜を形成する
    工程と、 前記ゲート絶縁膜上に導電膜を形成する工程と、 前記導電膜をパターニングして、前記ソース領域及び前
    記ドレイン領域間の前記ゲート絶縁膜上にゲート領域及
    び複数の容量調整用電極を形成する工程と、 前記半導体基板上に前記ソース領域と電気的に接続され
    たソース電極、前記ドレイン領域と電気的に接続された
    ドレイン電極及び前記ゲート領域と電気的に接続された
    ゲート電極を形成する工程と、 前記ゲート電極又は前記ドレイン電極を、前記容量調整
    用電極のそれぞれに電気的に接続するように、前記容量
    調整用電極上に延在させて形成する工程と、 前記ゲート領域及び前記ソース領域間もしくは前記ドレ
    イン領域及び前記ソース領域間の容量が所定の容量値に
    なる様に、所定の数の前記容量調整用電極を前記ゲート
    電極又は前記ソース電極から分離する工程とを備えてい
    ることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 第１導電型半導体基板の表面領域に第
    ２導電型ソース領域及びこのソース領域とは所定の間隔
    で対向している第２導電型ドレイン領域を形成する工程
    と、 前記半導体基板の表面領域上にゲート絶縁膜を形成する
    工程と、 前記ゲート絶縁膜上に導電膜を形成する工程と、 前記導電膜をパターニングして、前記ソース領域及び前
    記ドレイン領域間の前記ゲート絶縁膜上にゲート領域及
    び複数の容量調整用電極を形成する工程と、 前記半導体基板上に前記ソース領域と電気的に接続され
    たソース電極、前記ドレイン領域と電気的に接続された
    ドレイン電極及び前記ゲート領域と電気的に接続された
    ゲート電極を形成する工程と、 前記ゲート電極又は前記ドレイン電極を、前記容量調整
    用電極のそれぞれに電気的に接続するように、前記容量
    調整用電極上に延在させて形成する工程と、 前記ゲート領域及び前記ソース領域間もしくは前記ドレ
    イン領域及び前記ソース領域間の容量が所定の容量値に
    なる様に、前記容量調整用電極の面積を所定の大きさに
    変えることを特徴とする半導体装置の製造方法。
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