JPH01308060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01308060A JPH01308060A JP13965288A JP13965288A JPH01308060A JP H01308060 A JPH01308060 A JP H01308060A JP 13965288 A JP13965288 A JP 13965288A JP 13965288 A JP13965288 A JP 13965288A JP H01308060 A JPH01308060 A JP H01308060A
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- JP
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- metal film
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- mim
- semiconductor device
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000010953 base metal Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- 239000010931 gold Substances 0.000 abstract description 5
- 229910052737 gold Inorganic materials 0.000 abstract description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 4
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に上地金属膜+5−分割して
電気的に絶縁された部分を有するMetal−Insu
l!ator−Metalキャパシタ(以後MZM容量
と記丁)の構造に関するものである。
電気的に絶縁された部分を有するMetal−Insu
l!ator−Metalキャパシタ(以後MZM容量
と記丁)の構造に関するものである。
第8図はモノシリツク化マイクロ波工0(以後MM工0
と記す)に整合回路素子として多用されている従来の構
造よりなる基本的なMIM容量の構造を示す斜視図であ
る。
と記す)に整合回路素子として多用されている従来の構
造よりなる基本的なMIM容量の構造を示す斜視図であ
る。
図において、山は半導体基板%1!:は下地金属膜、1
31は絶縁膜、(41は上地金属膜である。
31は絶縁膜、(41は上地金属膜である。
MxM容量の実効容Wk値Cは絶縁膜131の上に杉収
された上地金属膜14)の面積日、絶縁暎(3)の誘電
率ε及び膜厚dft用いて近似的に次式のように表わさ
れる。
された上地金属膜14)の面積日、絶縁暎(3)の誘電
率ε及び膜厚dft用いて近似的に次式のように表わさ
れる。
() rm g−−−−−−+ll
111式より使用絶縁楔に応じた誘電率C0絶縁模の膜
厚d、上地金属膜の面積Sを適当に設定することにより
、実効容敞値Cとして所望のIIfiを実現することが
出来る。
厚d、上地金属膜の面積Sを適当に設定することにより
、実効容敞値Cとして所望のIIfiを実現することが
出来る。
従来のMXM容量は以上のように構成されており、上記
ε、(1,8が固定されるため、M工M容量が形成され
た後では容敞値C1を変更或いけ14整することが出来
なかった。仁のため、例えば製作後においてMM工○の
マイクロ波における高周波特性を調整する場4+は、容
敬値の調整ではなく分布定数1ffl路の線路長、線路
幅を機械的に調整する手法がとられていた。しかしなが
ら、m路長、@のlA!lではかなりの習熟度が要求さ
れ、又、果中定数的な取り扱いができないという問題が
あった。
ε、(1,8が固定されるため、M工M容量が形成され
た後では容敞値C1を変更或いけ14整することが出来
なかった。仁のため、例えば製作後においてMM工○の
マイクロ波における高周波特性を調整する場4+は、容
敬値の調整ではなく分布定数1ffl路の線路長、線路
幅を機械的に調整する手法がとられていた。しかしなが
ら、m路長、@のlA!lではかなりの習熟度が要求さ
れ、又、果中定数的な取り扱いができないという問題が
あった。
この発明は上記のような間頭を解消するためになされた
もので、M工M容量値をIC形成後においても容易に可
変とすることができる半導体装置を得ることを目的とす
る〇 〔課題を解決するための手段〕 この発明に係る半導体装置はM工M容鷺の上地金属膜を
分割して電気的に絶縁された部分を複数個形成したもの
である。
もので、M工M容量値をIC形成後においても容易に可
変とすることができる半導体装置を得ることを目的とす
る〇 〔課題を解決するための手段〕 この発明に係る半導体装置はM工M容鷺の上地金属膜を
分割して電気的に絶縁された部分を複数個形成したもの
である。
この発明における半導体装置はMIM容量の上地金属膜
として電気的に分離して配設された島状のパターンによ
り構成され、それぞれ独立した上地金属膜全金線などで
接続することにより、MXM容t flllの調整を可
能にする。
として電気的に分離して配設された島状のパターンによ
り構成され、それぞれ独立した上地金属膜全金線などで
接続することにより、MXM容t flllの調整を可
能にする。
〔実l1veA1〕
以下、この発明の一実施例を図について説明する。第1
図において、…は半導体基板、(21はMIM下地金属
膜、(31は絶R幌、nljd等分に複数個に分割され
たM工M上地金属膜である。
図において、…は半導体基板、(21はMIM下地金属
膜、(31は絶R幌、nljd等分に複数個に分割され
たM工M上地金属膜である。
従来のM工M容量はそのM工M容urnは半導体装置が
形成された後には変更できなかったが、この発明による
M工M容量では分割されたMIM上地金属膜倉金線或い
は金リボンなどにより短絡し、その接続する上地金属膜
の面積を実効時に任意に調整が出来るため、結果として
MIM容量値を可変とすることができる。
形成された後には変更できなかったが、この発明による
M工M容量では分割されたMIM上地金属膜倉金線或い
は金リボンなどにより短絡し、その接続する上地金属膜
の面積を実効時に任意に調整が出来るため、結果として
MIM容量値を可変とすることができる。
その結果として、MMMo2マイクロ波における高周波
特性が調整できる。
特性が調整できる。
なお、上記実蓮例では複数個に等分割されたM工M上地
金属膜141の場合を示したが分割は等分にしなくても
よい。
金属膜141の場合を示したが分割は等分にしなくても
よい。
また、上記実旋例では1つのM工M容量の場合について
示したが、上地金属膜(4)を任意に区分することによ
り、lりの上地金属膜141で8つのM工M容量を形成
することもできる。
示したが、上地金属膜(4)を任意に区分することによ
り、lりの上地金属膜141で8つのM工M容量を形成
することもできる。
また、上地金属膜14)と下地金属膜(21がシュート
している上地金属膜部分を使用せずにM工M容量を形成
することができ、その歩留)を向上する効果を有する。
している上地金属膜部分を使用せずにM工M容量を形成
することができ、その歩留)を向上する効果を有する。
以上のようにこの発明によれば1M工M容量の上地金属
膜を分割することによりMrM容量値を可変できるよう
に構成したので、MMMo2マイクロ波における高周波
特性をMIM容量で調整可能となりMMZOのマイクロ
波における高周波特性における歩留りを向上することが
できる。
膜を分割することによりMrM容量値を可変できるよう
に構成したので、MMMo2マイクロ波における高周波
特性をMIM容量で調整可能となりMMZOのマイクロ
波における高周波特性における歩留りを向上することが
できる。
第1図はこの発明の一実施例による半導体装置のM工M
容量の斜視図、第3図は従来の半導体装置のM工M容量
の斜視図である。 図にお−で、…は半導体基板、(21はMrM下地下地
金膜4膜31は絶縁膜、(41けM工M上地金属膜を示
す。 なお1図中、同一符号は1N−1または相当部分を示す
。
容量の斜視図、第3図は従来の半導体装置のM工M容量
の斜視図である。 図にお−で、…は半導体基板、(21はMrM下地下地
金膜4膜31は絶縁膜、(41けM工M上地金属膜を示
す。 なお1図中、同一符号は1N−1または相当部分を示す
。
Claims (1)
- 半導体基板上に形成された下地金属膜とこの下地金属
膜上に絶縁膜を介して前記下地金属膜と対向して形成さ
れた上地金属膜とからなるMetal−Insulat
or−Metalキャパシタの上地金属膜を分割して電
気的に絶縁された部分を有することを特徴とする半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13965288A JPH01308060A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13965288A JPH01308060A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01308060A true JPH01308060A (ja) | 1989-12-12 |
Family
ID=15250259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13965288A Pending JPH01308060A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01308060A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5233310A (en) * | 1991-09-24 | 1993-08-03 | Mitsubishi Denki Kabushiki Kaisha | Microwave integrated circuit |
WO2002037573A1 (fr) * | 2000-10-30 | 2002-05-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et son procede de fabrication |
US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
-
1988
- 1988-06-06 JP JP13965288A patent/JPH01308060A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5233310A (en) * | 1991-09-24 | 1993-08-03 | Mitsubishi Denki Kabushiki Kaisha | Microwave integrated circuit |
US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
WO2002037573A1 (fr) * | 2000-10-30 | 2002-05-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et son procede de fabrication |
US6940132B2 (en) | 2000-10-30 | 2005-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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