JPH07297609A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07297609A JPH07297609A JP6090883A JP9088394A JPH07297609A JP H07297609 A JPH07297609 A JP H07297609A JP 6090883 A JP6090883 A JP 6090883A JP 9088394 A JP9088394 A JP 9088394A JP H07297609 A JPH07297609 A JP H07297609A
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- semiconductor device
- chip
- pattern
- chip capacitor
- capacitor
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- H01P5/00—Coupling devices of the waveguide type
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- H—ELECTRICITY
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/38—Impedance-matching networks
- H03H7/383—Impedance-matching networks comprising distributed impedance elements together with lumped impedance elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Abstract
(57)【要約】
【目的】超高周波用半導体装置の内部整合回路の整合性
を高めて、周波数特性を向上させる。 【構成】ＦＥＴチップ１の入力側および出力側の夫々に
設けたチップコンデンサ２の入力インピーダンスが実用
周波数帯域の上限周波数で容量性を呈する上面メタライ
ズパターンの電気長の値に上面メタライズパターンを分
割して複数個配列する。
を高めて、周波数特性を向上させる。 【構成】ＦＥＴチップ１の入力側および出力側の夫々に
設けたチップコンデンサ２の入力インピーダンスが実用
周波数帯域の上限周波数で容量性を呈する上面メタライ
ズパターンの電気長の値に上面メタライズパターンを分
割して複数個配列する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マイクロ波周波数帯域で動作させるＧａＡｓ電界効果ト
ランジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴと記す）を
有する半導体装置の内部整合回路に関する。
マイクロ波周波数帯域で動作させるＧａＡｓ電界効果ト
ランジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴと記す）を
有する半導体装置の内部整合回路に関する。
【０００２】
【従来の技術】従来のＧａＡｓ ＭＥＳ ＦＥＴを用い
た電力増幅用半導体装置の５０Ωインピーダンス内部整
合回路は、図５に示すように、パッケージ（図示せず）
上に搭載してボンディングワイヤ９で並列接続された２
個の素子を有するＧａＡｓ ＭＥＳ ＦＥＴチップ（以
下 ＦＥＴチップと記す）１の入力側と出力側の夫々に
チップコンデンサ２を配置し、各チップコンデンサ２の
外側即ち入力側と出力側の夫々に配置した誘電体基板３
の上にストリップ伝送線路４およびオープンスタグパタ
ーン７を形成し、これらのＦＥＴチップ１とチップコン
デンサ２の上面メタライズパターン５との間および上面
メタライズパターン５とマイクロストリップ伝送線路４
との間の夫々をボンディングワイヤ８で接続している。
た電力増幅用半導体装置の５０Ωインピーダンス内部整
合回路は、図５に示すように、パッケージ（図示せず）
上に搭載してボンディングワイヤ９で並列接続された２
個の素子を有するＧａＡｓ ＭＥＳ ＦＥＴチップ（以
下 ＦＥＴチップと記す）１の入力側と出力側の夫々に
チップコンデンサ２を配置し、各チップコンデンサ２の
外側即ち入力側と出力側の夫々に配置した誘電体基板３
の上にストリップ伝送線路４およびオープンスタグパタ
ーン７を形成し、これらのＦＥＴチップ１とチップコン
デンサ２の上面メタライズパターン５との間および上面
メタライズパターン５とマイクロストリップ伝送線路４
との間の夫々をボンディングワイヤ８で接続している。
【０００３】ここで、チップコンデンサ２とボンディン
グワイヤ８で集中定数的整合回路が構成され、誘電体基
板３上に形成されたマイクロストリップ伝送線路４とス
タグパターン７で分布定数的整合回路が構成される。
グワイヤ８で集中定数的整合回路が構成され、誘電体基
板３上に形成されたマイクロストリップ伝送線路４とス
タグパターン７で分布定数的整合回路が構成される。
【０００４】通常、上面メタライズパターンはＦＥＴ素
子１個に対して１個のパターンが形成され、その周波数
特性は図６に示すように、例えば中心周波数１４．２５
ＧＨｚに対する実用周波数帯域（±５〜１５％）内で平
坦な周波数特性が得られず、局部的な利得の落込みを生
じていた。
子１個に対して１個のパターンが形成され、その周波数
特性は図６に示すように、例えば中心周波数１４．２５
ＧＨｚに対する実用周波数帯域（±５〜１５％）内で平
坦な周波数特性が得られず、局部的な利得の落込みを生
じていた。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
は、内部整合回路の整合特性が悪く、実用周波数帯域内
での周波数特性が低下するという問題があった。
は、内部整合回路の整合特性が悪く、実用周波数帯域内
での周波数特性が低下するという問題があった。
【０００６】また、半導体チップや各ユニットセルのア
ンバランスが整合の不均一を生じ、周波数特性にも影響
を与えるという問題があった。
ンバランスが整合の不均一を生じ、周波数特性にも影響
を与えるという問題があった。
【０００７】本発明の目的は、内部整合回路の整合精度
を高め、アンバランスを低減して実用周波数帯域の周波
数特性を向上させた半導体装置を提供することにある。
を高め、アンバランスを低減して実用周波数帯域の周波
数特性を向上させた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
パッケージ上に搭載したＦＥＴチップの入力側および出
力側の夫々に配置して前記ＦＥＴチップと電気的に接続
した上面メタライズパターンを有するチップコンデンサ
と、前記チップコンデンサの入力側および出力側の夫々
に配置して前記上面メタライズパターンと電気的に接続
したマイクロストリップ伝送線路とを有する半導体装置
において、前記上面メタライズパターンの電気長を前記
チップコンデンサの入力インピーダンスが前記半導体装
置の実用周波数帯域の上限周波数でキャパシタンス成分
（容量性）として働く値の電気長に設定して分割した前
記上面メタライズパターンを複数個配列している。
パッケージ上に搭載したＦＥＴチップの入力側および出
力側の夫々に配置して前記ＦＥＴチップと電気的に接続
した上面メタライズパターンを有するチップコンデンサ
と、前記チップコンデンサの入力側および出力側の夫々
に配置して前記上面メタライズパターンと電気的に接続
したマイクロストリップ伝送線路とを有する半導体装置
において、前記上面メタライズパターンの電気長を前記
チップコンデンサの入力インピーダンスが前記半導体装
置の実用周波数帯域の上限周波数でキャパシタンス成分
（容量性）として働く値の電気長に設定して分割した前
記上面メタライズパターンを複数個配列している。
【０００９】
【作用】内部整合回路のチップコンデンサは、図３に示
すように、媒体の厚さＨの誘電体の上面に形成された電
気長Ｌと、幅Ｗからなる上面メタライズパターン５と、
下面全体に形成された下面メタライズ層６とを有して構
成され、そのコンデンサ容量値Ｃは次式により得られ
る。
すように、媒体の厚さＨの誘電体の上面に形成された電
気長Ｌと、幅Ｗからなる上面メタライズパターン５と、
下面全体に形成された下面メタライズ層６とを有して構
成され、そのコンデンサ容量値Ｃは次式により得られ
る。
【００１０】
【００１１】ここで、実際のマイクロ波周波数帯に於け
る容量値に付いては、上面メタライズパターン５と接地
面（パッケージ）との間に発生する寄生容量と、媒体の
比誘電率εr の周波数分散（周波数増加に伴なうεr の
増加）を考慮する必要がある。
る容量値に付いては、上面メタライズパターン５と接地
面（パッケージ）との間に発生する寄生容量と、媒体の
比誘電率εr の周波数分散（周波数増加に伴なうεr の
増加）を考慮する必要がある。
【００１２】チップコンデンサを先端開放の伝送線路と
して考えた場合の入力インピーダンスＺinは
して考えた場合の入力インピーダンスＺinは
【００１３】
【００１４】から算出できる。
【００１５】ここで、上面メタライズパターンの幅Ｗ＝
０．５５ｍｍ，媒体の厚さＨ＝０．１５ｍｍ，比誘電率
εr ＝６５，周波数＝１４．２５ＧＨｚとすると、実効
比誘電率εeff は
０．５５ｍｍ，媒体の厚さＨ＝０．１５ｍｍ，比誘電率
εr ＝６５，周波数＝１４．２５ＧＨｚとすると、実効
比誘電率εeff は
【００１６】
【００１７】となり、特性インピーダンスＺo は
【００１８】
【００１９】となる。チップコンデンサの媒体上の波長
をλｇとすると
をλｇとすると
【００２０】
【００２１】従って、電気長Ｌを０．０５λｇから０．
５λｇまで可変したときの入力インピーダンスＺinは図
４に示すようになる。
５λｇまで可変したときの入力インピーダンスＺinは図
４に示すようになる。
【００２２】図４に示すように、チップコンデンサの電
気長Ｌ（波長）が０．０５λｇ＜Ｌ＜０．２５λｇでは
キャパシタンス成分（容量性）として働き、０．２５λ
ｇ＜Ｌ＜０．５λｇではインダクタンス成分（誘導性）
として働く。
気長Ｌ（波長）が０．０５λｇ＜Ｌ＜０．２５λｇでは
キャパシタンス成分（容量性）として働き、０．２５λ
ｇ＜Ｌ＜０．５λｇではインダクタンス成分（誘導性）
として働く。
【００２３】ここで、チップコンデンサを実用周波数帯
域の上限周波数に対してもキャパシタンス成分として動
作させることにより整合特性が向上し、周波数特性が大
幅に向上することを見出した。従って、上面メタライズ
パターンを電気長Ｌ＜０．２５λｇになるように分割し
て配列することで、実用周波数帯域内の周波数特性を改
善できる。
域の上限周波数に対してもキャパシタンス成分として動
作させることにより整合特性が向上し、周波数特性が大
幅に向上することを見出した。従って、上面メタライズ
パターンを電気長Ｌ＜０．２５λｇになるように分割し
て配列することで、実用周波数帯域内の周波数特性を改
善できる。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２５】図１（ａ）は本発明の一実施例を示す平面
図、図１（ｂ）は図１（ａ）のチップコンデンサの部分
拡大斜視図である。
図、図１（ｂ）は図１（ａ）のチップコンデンサの部分
拡大斜視図である。
【００２６】図１（ａ），（ｂ）に示すように、パッケ
ージ（図示せず）上に搭載してボンディングワイヤ９で
２個のＧａＡｓ ＭＥＳ ＦＥＴ素子を並列接続したＦ
ＥＴチップ１の入力側と出力側の夫々に上面メタライズ
パターン５を有するチップコンデンサ２を配置し、各チ
ップコンデンサ２の外側即ち入力側チップコンデンサ２
の入力側および出力側チップコンデンサ２の出力側の夫
々に配置した誘電体基板３の上にストップ伝送線路４お
よびオープンスタグパターン７を形成し、これらのＦＥ
Ｔチップ１と上面メタライズパターン５との間、および
上面メタライズパターン５とマイクロストリップ伝送線
路４との間を夫々ボンデングワイヤ８で接続しており、
各チップコンデンサ２は上面に形成された電気長Ｌａと
幅Ｗからなる上面メタライズパターン５の電気長Ｌａが
半導体装置の実用周波数帯域の上限でもチップコンデン
サ２の入力インピーダンスがキャパシタンス成分として
動作する長さ（Ｌａ＜０．２５λｇ）に設定された複数
の上面メタライズパターン５を有して構成されている。
ージ（図示せず）上に搭載してボンディングワイヤ９で
２個のＧａＡｓ ＭＥＳ ＦＥＴ素子を並列接続したＦ
ＥＴチップ１の入力側と出力側の夫々に上面メタライズ
パターン５を有するチップコンデンサ２を配置し、各チ
ップコンデンサ２の外側即ち入力側チップコンデンサ２
の入力側および出力側チップコンデンサ２の出力側の夫
々に配置した誘電体基板３の上にストップ伝送線路４お
よびオープンスタグパターン７を形成し、これらのＦＥ
Ｔチップ１と上面メタライズパターン５との間、および
上面メタライズパターン５とマイクロストリップ伝送線
路４との間を夫々ボンデングワイヤ８で接続しており、
各チップコンデンサ２は上面に形成された電気長Ｌａと
幅Ｗからなる上面メタライズパターン５の電気長Ｌａが
半導体装置の実用周波数帯域の上限でもチップコンデン
サ２の入力インピーダンスがキャパシタンス成分として
動作する長さ（Ｌａ＜０．２５λｇ）に設定された複数
の上面メタライズパターン５を有して構成されている。
【００２７】ここで、上面メタライズパターンの電気長
Ｌａは半導体装置のＤＣ（直流成分）的な安定度を高め
る点ではＬａ＝０．２５λｇに近い値にすることが望ま
しいが、チップコンデンサ２をＡｕＳｎ等のソルダーで
パッケージに接合する際にソルダー内に気泡が入り込み
各パターンの容量値のバランスを崩したり、半導体チッ
プや各ユニットセルが全く同一ではなく、極く微小では
あるがアンバランスが存在することにより、各ユニット
間の信号の反射を生じ周波数特性の平坦性を損うという
問題があるので、多少の余裕を持たせた設計が必要とな
る。
Ｌａは半導体装置のＤＣ（直流成分）的な安定度を高め
る点ではＬａ＝０．２５λｇに近い値にすることが望ま
しいが、チップコンデンサ２をＡｕＳｎ等のソルダーで
パッケージに接合する際にソルダー内に気泡が入り込み
各パターンの容量値のバランスを崩したり、半導体チッ
プや各ユニットセルが全く同一ではなく、極く微小では
あるがアンバランスが存在することにより、各ユニット
間の信号の反射を生じ周波数特性の平坦性を損うという
問題があるので、多少の余裕を持たせた設計が必要とな
る。
【００２８】本実施例の場合、Ｌａ＝λｇ／６（中心周
波数１４．２５ＧＨｚ）のとき、図２に示すように、実
用周波数帯域内（１４．２５ＧＨｚ±２０％）で平坦な
周波数特性を得ることができる。
波数１４．２５ＧＨｚ）のとき、図２に示すように、実
用周波数帯域内（１４．２５ＧＨｚ±２０％）で平坦な
周波数特性を得ることができる。
【００２９】また、チップコンデンサの上面に配列され
た隣合う上面メタライズパターン５を互にボンディング
ワイヤ１０で連結することにより、半導体チップや各ユ
ニットセルのアンバランスあるいは製造工程中に生じた
不均一による相対電位差を解消して安定化できる。
た隣合う上面メタライズパターン５を互にボンディング
ワイヤ１０で連結することにより、半導体チップや各ユ
ニットセルのアンバランスあるいは製造工程中に生じた
不均一による相対電位差を解消して安定化できる。
【００３０】
【発明の効果】以上説明したように本発明は、内部整合
回路用入出力チップコンデンサの上面に形成した上面メ
タライズパターンの電気長を半導体装置の実用周波数帯
域の上限周波数でチップコンデンサの入力インピーダン
スがキャパシタンス成分として動作する長さに分割して
複数個形成することにより、周波数特性を向上させるこ
とができるという効果を有する。
回路用入出力チップコンデンサの上面に形成した上面メ
タライズパターンの電気長を半導体装置の実用周波数帯
域の上限周波数でチップコンデンサの入力インピーダン
スがキャパシタンス成分として動作する長さに分割して
複数個形成することにより、周波数特性を向上させるこ
とができるという効果を有する。
【００３１】また、隣合う上面メタライズパターン相互
間をボンディングワイヤで連結することにより、動作状
態を均一化して安定させることができるという効果を有
する。
間をボンディングワイヤで連結することにより、動作状
態を均一化して安定させることができるという効果を有
する。
【図１】本発明の一実施例を示す平面図および部分拡大
斜視図。
斜視図。
【図２】本発明の一実施例の周波数特性を示す図。
【図３】本発明の作用を説明するためのチップコンデン
サの部分斜視図。
サの部分斜視図。
【図４】本発明の作用を説明するための入力インピーダ
ンス特性を示す図。
ンス特性を示す図。
【図５】従来の半導体装置の一例を示す平面図。
【図６】従来の半導体装置の周波数特性を示す図。
１ ＦＥＴチップ ２ チップコンデンサ ３ 誘電体基板 ４ マイクロストリップ伝送線路 ５ 上面メタライズパターン ６ 下面メタライズ層 ７ オープンスタグパターン ８，９，１０ ボンディングワイヤ
Claims (2)
- 【請求項１】 パッケージ上に搭載したＦＥＴチップの
入力側および出力側の夫々に配置して前記ＦＥＴチップ
と電気的に接続した上面メタライズパターンを有するチ
ップコンデンサと、前記チップコンデンサの入力側およ
び出力側の夫々に配置して前記上面メタライズパターン
と電気的に接続したマイクロストリップ伝送線路とを有
する半導体装置において、前記上面メタライズパターン
の電気長を前記チップコンデンサの入力インピーダンス
が前記半導体装置の実用周波数帯域の上限周波数でキャ
パシタンス成分（容量性）として働く値の電気長に設定
して分割した前記上面メタライズパターンを複数個配列
して設けたことを特徴とする半導体装置。 - 【請求項２】 チップコンデンサの上面に配列された隣
合う上面メタライズパターンが互にボンディング線で連
結されてなる請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090883A JPH07297609A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
| TW084103387A TW359895B (en) | 1994-04-28 | 1995-04-08 | Improvement of frequency characteristic of semiconductor device in ultra-high frequency band |
| DE69514142T DE69514142T2 (de) | 1994-04-28 | 1995-04-18 | Verbesserungen der Frequenzcharakteristik einer Halbleiteranordnung in einem Mikrowellenfrequenzband |
| EP95105761A EP0680141B1 (en) | 1994-04-28 | 1995-04-18 | Improvement of frequency characteristic of semiconductor device in microwave frequency band |
| US08/428,349 US5576661A (en) | 1994-04-28 | 1995-04-25 | Frequency characteristic of semiconductor device in ultra-high frequency band |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090883A JPH07297609A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297609A true JPH07297609A (ja) | 1995-11-10 |
Family
ID=14010845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6090883A Pending JPH07297609A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5576661A (ja) |
| EP (1) | EP0680141B1 (ja) |
| JP (1) | JPH07297609A (ja) |
| DE (1) | DE69514142T2 (ja) |
| TW (1) | TW359895B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177904A (ja) * | 2009-01-28 | 2010-08-12 | Fujitsu Ltd | 高周波増幅器 |
| JP2016174068A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | 並列キャパシタおよび高周波半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973567A (en) * | 1997-06-16 | 1999-10-26 | Hughes Electronics Corporation | Tunable impedance matching network for a mic power amplifier module |
| FR2794308A1 (fr) * | 1999-05-28 | 2000-12-01 | Thomson Csf | Circuit d'adaptation d'impedance pour amplificateur |
| JP2001111364A (ja) * | 1999-10-12 | 2001-04-20 | Nec Corp | マイクロ波増幅器 |
| US6466094B2 (en) * | 2001-01-10 | 2002-10-15 | Ericsson Inc. | Gain and bandwidth enhancement for RF power amplifier package |
| GB0204133D0 (en) * | 2002-02-22 | 2002-04-10 | Quest Int | Improvements in or relating to hair care compositions |
| JP2004228989A (ja) * | 2003-01-23 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| US7786603B2 (en) * | 2005-10-28 | 2010-08-31 | Freescale Semiconductor, Inc. | Electronic assembly having graded wire bonding |
| JP2007295329A (ja) * | 2006-04-26 | 2007-11-08 | Nec Corp | 増幅器 |
| US8330265B2 (en) * | 2007-06-22 | 2012-12-11 | Cree, Inc. | RF transistor packages with internal stability network and methods of forming RF transistor packages with internal stability networks |
| JP5589428B2 (ja) * | 2010-02-19 | 2014-09-17 | 富士通株式会社 | 伝送線路、インピーダンス変換器、集積回路搭載装置および通信機モジュール |
| JP5269864B2 (ja) * | 2010-12-07 | 2013-08-21 | 株式会社東芝 | 半導体装置 |
| JP2012156362A (ja) | 2011-01-27 | 2012-08-16 | Fujitsu Ltd | 伝送線路、集積回路搭載装置および通信機モジュール |
| GB201105912D0 (en) * | 2011-04-07 | 2011-05-18 | Diamond Microwave Devices Ltd | Improved matching techniques for power transistors |
| JP6849060B2 (ja) * | 2017-05-17 | 2021-03-24 | 三菱電機株式会社 | 増幅器 |
Citations (2)
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| JPH02266701A (ja) * | 1989-04-07 | 1990-10-31 | Mitsubishi Electric Corp | 整合回路パターン |
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