JPH02266701A - 整合回路パターン - Google Patents
整合回路パターンInfo
- Publication number
- JPH02266701A JPH02266701A JP8934589A JP8934589A JPH02266701A JP H02266701 A JPH02266701 A JP H02266701A JP 8934589 A JP8934589 A JP 8934589A JP 8934589 A JP8934589 A JP 8934589A JP H02266701 A JPH02266701 A JP H02266701A
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- JP
- Japan
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- semiconductor chip
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- matching circuit
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は大信号用として用いられる半導体チップのイ
ンピーダンス整合回路パターンの改良に関するものであ
る。
ンピーダンス整合回路パターンの改良に関するものであ
る。
〔従来の技術１
大信号を扱う半導体装置において、インピーダンス整合
回路を入出力回路に付加することが不可欠で、その良し
悪しが素子性能を左右する大きな要因になることは周知
である。
回路を入出力回路に付加することが不可欠で、その良し
悪しが素子性能を左右する大きな要因になることは周知
である。
とくＣζ半導体チップに近接する整合回路パターン内で
分配された電気信号の位相差を低減すること及び均一性
を確保することが重要である。
分配された電気信号の位相差を低減すること及び均一性
を確保することが重要である。
第２図は従来の半導体チップの整合回路パターンの概略
ｊＲ＆を示すパターン図で、ＬＣ２段構成から成るＧａ
Ａｓ ＦＥＴ整合回路パターン、第３図は第２図の整合
回路パターンの回路構成を示す等価回路図である。図に
おいて（１）は半導体チップ、１２１ 。
ｊＲ＆を示すパターン図で、ＬＣ２段構成から成るＧａ
Ａｓ ＦＥＴ整合回路パターン、第３図は第２図の整合
回路パターンの回路構成を示す等価回路図である。図に
おいて（１）は半導体チップ、１２１ 。
（３）は入力側メタライズパターン％ （４） 、 ＜
５）は出力側メタライズパターン、（６Ｊは入力側５０
０線路、（７）は出力側５００線路、（８） 、 （９
７、ＱＧは入力側メタライズ線路又はワイヤ、Ｃ１１Ｊ
、 ａ 、 ａａは出力側メタライズ線路又はワイヤ、
ｏｎ 、 ａηは入力側キャパシタ、（ト）。
５）は出力側メタライズパターン、（６Ｊは入力側５０
０線路、（７）は出力側５００線路、（８） 、 （９
７、ＱＧは入力側メタライズ線路又はワイヤ、Ｃ１１Ｊ
、 ａ 、 ａａは出力側メタライズ線路又はワイヤ、
ｏｎ 、 ａηは入力側キャパシタ、（ト）。
ｏｌは出力側キャパシタである。
次に動作Ｇこついて説明する。
半導体チップ（１）の入出力インピーダンスがＬａｍｐ
状の入力側メタライズパターン２．（３）及び出力側
メタライズパターン１４＋ 、 （５）により構成され
る入力側キャパシター〇〇 、αで及び出力側キャパシ
ターに）、四と、半導体チップ（１）、入力側メタライ
ズパターン１２＋ 、 ＋３３及び出力側メタライズパ
ターン（４）。
状の入力側メタライズパターン２．（３）及び出力側
メタライズパターン１４＋ 、 （５）により構成され
る入力側キャパシター〇〇 、αで及び出力側キャパシ
ターに）、四と、半導体チップ（１）、入力側メタライ
ズパターン１２＋ 、 ＋３３及び出力側メタライズパ
ターン（４）。
（５）及び入力側５０Ω線路（６）、出力側５０Ω線路
（７）間の連結に用いられる入力側メタライズ線路又は
ワイヤ（８）、 （９） 、 ＱＧから成る入力側イン
ダクタンス及び出力側メタライズ線路又はワイヤ０υ、
０３，０３から成る出力側インダクタンスを調整するこ
とにより、使用周波数で入出力の５００線路に整合され
る。
（７）間の連結に用いられる入力側メタライズ線路又は
ワイヤ（８）、 （９） 、 ＱＧから成る入力側イン
ダクタンス及び出力側メタライズ線路又はワイヤ０υ、
０３，０３から成る出力側インダクタンスを調整するこ
とにより、使用周波数で入出力の５００線路に整合され
る。
〔発明が解決しようとする課題」
従来の半導体チップ（１）の整合回路パターンは以上の
ように構成されているので、半導体チップ（１）に近接
する入力側メタライズパターン（２）及び出力側メタラ
イズパターン（４）がそれぞれＬａｍｐ状であるため、
そのパターン内で分配、並びに合成される電気信号憂こ
位相差が生じる。高周波でその効果は顕著となる。すな
わち、位相差が生じることにより入力側では半導体チッ
プ（１）の各セルに対し同相の入力信号が供給されなく
なり半導体チップ（１）が不均一な動作をすること、出
力側では半導体テップ（１）からの出力信号が同相で合
成されなくなることなど素子性能の劣化を招く大きな要
因となるという問題点があった。
ように構成されているので、半導体チップ（１）に近接
する入力側メタライズパターン（２）及び出力側メタラ
イズパターン（４）がそれぞれＬａｍｐ状であるため、
そのパターン内で分配、並びに合成される電気信号憂こ
位相差が生じる。高周波でその効果は顕著となる。すな
わち、位相差が生じることにより入力側では半導体チッ
プ（１）の各セルに対し同相の入力信号が供給されなく
なり半導体チップ（１）が不均一な動作をすること、出
力側では半導体テップ（１）からの出力信号が同相で合
成されなくなることなど素子性能の劣化を招く大きな要
因となるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体チップ（１）に対し供給される入力信
号の位相差を低減することができ、また、半導体チップ
（１）からの出方信号を小さな位相差で合成できる整合
回路パターンを得ることを目的とする。
たもので、半導体チップ（１）に対し供給される入力信
号の位相差を低減することができ、また、半導体チップ
（１）からの出方信号を小さな位相差で合成できる整合
回路パターンを得ることを目的とする。
この発明に係る整合回路パターンは、半導体テップに近
接する入出力キャパシターとしてのメタライズパターン
を複数（ｎ個）に分割したものである。
接する入出力キャパシターとしてのメタライズパターン
を複数（ｎ個）に分割したものである。
この発明における整合回路パターンは、半導体テップに
近接する整合回路パターンを複数（ｎ個）に分割したこ
とにより、各パターン内での人出カミ気信号の位相差が
１／！１に低減され、半導体チップ内の各セルが均一動
作し易くなること及び出力信号の合成効率が向上する。
近接する整合回路パターンを複数（ｎ個）に分割したこ
とにより、各パターン内での人出カミ気信号の位相差が
１／！１に低減され、半導体チップ内の各セルが均一動
作し易くなること及び出力信号の合成効率が向上する。
第１図はこの発明の一実施例による整合回路パターンの
概略構成を示すパターン図である。図において、（１）
、 ＋３３ 、 （６）〜四は第２図の従来例に示し
たものと同等であるので説明を省略する。（１４１は半
導体チップ（１）に近接する複数（ｎ個）Ｉこ分割され
た入力側メタライズパターン、Ｑ５は半導体テップ（１
）に近接する複数（ｎ個）に分割された出力側メタライ
ズパターンである。このようなｍ成をとることによって
他のパターン形状及び他の構成要素はほぼ従来寸法を維
持したままで、入出力電気信号の位相のバラツキを半導
体チップ（１）近傍において従来の１／ｎに低減でき、
半導体チップ（１）各セルの均一動作や出力信号の合成
が容易となり素子性能の向上が図られる。
概略構成を示すパターン図である。図において、（１）
、 ＋３３ 、 （６）〜四は第２図の従来例に示し
たものと同等であるので説明を省略する。（１４１は半
導体チップ（１）に近接する複数（ｎ個）Ｉこ分割され
た入力側メタライズパターン、Ｑ５は半導体テップ（１
）に近接する複数（ｎ個）に分割された出力側メタライ
ズパターンである。このようなｍ成をとることによって
他のパターン形状及び他の構成要素はほぼ従来寸法を維
持したままで、入出力電気信号の位相のバラツキを半導
体チップ（１）近傍において従来の１／ｎに低減でき、
半導体チップ（１）各セルの均一動作や出力信号の合成
が容易となり素子性能の向上が図られる。
なお、上記実施例ではＦＥＴに対する整合回路パターン
の場合について述べたが、この発明はこれに限定される
ものでなく、他の素子構造の整合回路パターンとしても
同様に適用できる。
の場合について述べたが、この発明はこれに限定される
ものでなく、他の素子構造の整合回路パターンとしても
同様に適用できる。
以上のように、この発明によれば、半導体テップに近接
する整合回路パターンを複数（ｎ個）に分割して構成し
たので、各パターン内での入出力電気信号の位相差が１
／ｎに低減でき、半導体チップ内の各モルが均一動作し
易くなること及び出力信号の合成効率が向上するという
効果がある。
する整合回路パターンを複数（ｎ個）に分割して構成し
たので、各パターン内での入出力電気信号の位相差が１
／ｎに低減でき、半導体チップ内の各モルが均一動作し
易くなること及び出力信号の合成効率が向上するという
効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による整合回路パターンの
概略ｍ成を示すパターン図、第２図は従来の整合回路パ
ターンの概略構成を示すパターン図、第３図は第２図の
整合回路パターンの７Ｊ成を示す等価回路図である。図
ｉこおいて、（１）は半導体チップ、（３）は入力側メ
タライズパターン、（５）は出力側メタライズパターン
、（６）は入力側５ｏΩ線路、（７）は出力側５０Ω線
路、＋８） 、 （９） 、 ＧＯは入力側メタライズ
線路又はワイヤ、ａ刀、慶１口は出力側メタライズ線路
又はワイヤ、σ◆は複数（ｎ個）に分割された入力側メ
タライズパターン、（至）は複数（ｎ個）に分割された
出力側メタライズパターンである。 なお、図中、同一符号は同一、又は相当部分を示す。
概略ｍ成を示すパターン図、第２図は従来の整合回路パ
ターンの概略構成を示すパターン図、第３図は第２図の
整合回路パターンの７Ｊ成を示す等価回路図である。図
ｉこおいて、（１）は半導体チップ、（３）は入力側メ
タライズパターン、（５）は出力側メタライズパターン
、（６）は入力側５ｏΩ線路、（７）は出力側５０Ω線
路、＋８） 、 （９） 、 ＧＯは入力側メタライズ
線路又はワイヤ、ａ刀、慶１口は出力側メタライズ線路
又はワイヤ、σ◆は複数（ｎ個）に分割された入力側メ
タライズパターン、（至）は複数（ｎ個）に分割された
出力側メタライズパターンである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 大信号用として用いられる半導体チップの入出力電極に
接して、線路の特性インピーダンスと整合をとるため形
成されるいわゆるインピーダンス整合回路パターンにお
いて、半導体チップに近接する回路パターンを複数に分
割して成ることを特徴とする整合回路パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8934589A JPH02266701A (ja) | 1989-04-07 | 1989-04-07 | 整合回路パターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8934589A JPH02266701A (ja) | 1989-04-07 | 1989-04-07 | 整合回路パターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266701A true JPH02266701A (ja) | 1990-10-31 |
Family
ID=13968116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8934589A Pending JPH02266701A (ja) | 1989-04-07 | 1989-04-07 | 整合回路パターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297609A (ja) * | 1994-04-28 | 1995-11-10 | Nec Yamagata Ltd | 半導体装置 |
-
1989
- 1989-04-07 JP JP8934589A patent/JPH02266701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297609A (ja) * | 1994-04-28 | 1995-11-10 | Nec Yamagata Ltd | 半導体装置 |
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