JPS63166256A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63166256A JPS63166256A JP31533486A JP31533486A JPS63166256A JP S63166256 A JPS63166256 A JP S63166256A JP 31533486 A JP31533486 A JP 31533486A JP 31533486 A JP31533486 A JP 31533486A JP S63166256 A JPS63166256 A JP S63166256A
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- semiconductor device
- metal wiring
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
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- 229910052751 metal Inorganic materials 0.000 claims description 37
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に係り、特に
ＭＯＳキャパシタおよびその形成方法に関する。
ＭＯＳキャパシタおよびその形成方法に関する。
（従来の技暫）
半得体集積回路（以下、ＩＣと略記）内にＭＯＳキャノ
クシタを形成する場合、従来は誘電体の膜厚のばらつき
等により容量値の精度は±２０％程度でめった。したが
って、容量値として高精度（たとえば±３％程度）を要
するキャノクシタを使用する回路（たとえばアクティブ
フィルタ等）をＩＣに内蔵すると、所要の容量精度の規
格に外れる不良品が多くなり１歩留りが低くなる。そこ
で、従来は上記高精度を要するキャパシタ回路をＩＣに
外付は接続し、 ＩＣ外部で容量調整を行っていた。
クシタを形成する場合、従来は誘電体の膜厚のばらつき
等により容量値の精度は±２０％程度でめった。したが
って、容量値として高精度（たとえば±３％程度）を要
するキャノクシタを使用する回路（たとえばアクティブ
フィルタ等）をＩＣに内蔵すると、所要の容量精度の規
格に外れる不良品が多くなり１歩留りが低くなる。そこ
で、従来は上記高精度を要するキャパシタ回路をＩＣに
外付は接続し、 ＩＣ外部で容量調整を行っていた。
しかし。
これに伴って、ＩＣの外付は部品が増え、 ＩＣと外付
は回路との間で信号を授受するための外部ビンを必要と
するので、コストが高くなるという問題があった。
は回路との間で信号を授受するための外部ビンを必要と
するので、コストが高くなるという問題があった。
−ｔた、一般にＩＣの設計段階ではプレラドボードを用
いた実験により回路定数を設定するが、容量値について
はＩＣ化したときの寄生容量によって真の容量値が見積
シと異なる場合が多いので１回路特性が設計通りには得
られない。
いた実験により回路定数を設定するが、容量値について
はＩＣ化したときの寄生容量によって真の容量値が見積
シと異なる場合が多いので１回路特性が設計通りには得
られない。
（発明が解決しようとする問題点）
本発明は、上記したように高精度を要するギヤ／４’シ
タを有する回路ｉ ＩＣに内蔵あるいは外付けする場合
に伴う諸問題や、ＩＣ化したときの寄生容量によって真
の容量値が設計値と異なることで設計通りの回路特性が
得られないという問題点を解決するためになされたもの
で、内蔵したＭＯＳキャパシタの容量、値を製造段階で
微調整可能であり、高精度を要するＭＯＳキャパシタを
内蔵し得る半導体装置およびそれを歩留り良く製造し得
る半導体装置の製造方法を提供することを目的とする。
タを有する回路ｉ ＩＣに内蔵あるいは外付けする場合
に伴う諸問題や、ＩＣ化したときの寄生容量によって真
の容量値が設計値と異なることで設計通りの回路特性が
得られないという問題点を解決するためになされたもの
で、内蔵したＭＯＳキャパシタの容量、値を製造段階で
微調整可能であり、高精度を要するＭＯＳキャパシタを
内蔵し得る半導体装置およびそれを歩留り良く製造し得
る半導体装置の製造方法を提供することを目的とする。
［発明の構成」
（問題点を解決するための手段）
本発明の半導体装置は、同一半導体基板上で主キャパシ
タの周辺にこの主キャパシタよりもそれぞれ容量値の小
さい複数個の補正用キヤ／ＩＰシタを形成し、上記主キ
ャパシタに任意数の補正用キヤ／’Ｐシタを金属配−に
より並列接続してなるＭＯＳキヤ・ぐシタを有すること
を特徴とする。
タの周辺にこの主キャパシタよりもそれぞれ容量値の小
さい複数個の補正用キヤ／ＩＰシタを形成し、上記主キ
ャパシタに任意数の補正用キヤ／’Ｐシタを金属配−に
より並列接続してなるＭＯＳキヤ・ぐシタを有すること
を特徴とする。
また、本発明の半導体装置の製造方法は、上記半導体装
置の製造に際して、主キャパシタに並列接続される補正
用キャパシタの個数を金属配線形成後の一部切断あるい
は金属配線形成時のマスク選択により決足するようＫし
たことを特徴とする。
置の製造に際して、主キャパシタに並列接続される補正
用キャパシタの個数を金属配線形成後の一部切断あるい
は金属配線形成時のマスク選択により決足するようＫし
たことを特徴とする。
（作用）
上記半導体装置のＭＯＳキャパシタによれば、容量値を
決定するゲート酸化膜の膜厚のばらつきとか寄生容量が
存在しても、主キャパシタに並列接続される補正用キャ
パシタの個数が適切に選択されることによって、所望の
容量値を高精度で実現可能である。
決定するゲート酸化膜の膜厚のばらつきとか寄生容量が
存在しても、主キャパシタに並列接続される補正用キャ
パシタの個数が適切に選択されることによって、所望の
容量値を高精度で実現可能である。
また、上記半導体装置の製造方法によれば。
ＭＯＳキャパシタのゲート酸化膜の膜厚のばらつきがあ
っても、主中子・９シタと補正用キヤ・やシタとを並列
接続するン°ヒめの金属配縁の切断個所とが接続・やタ
ーンを選定することによって、所望の容量値を高精度で
実現でき、上記半導体装置を歩留り良く製造することが
可能である。
っても、主中子・９シタと補正用キヤ・やシタとを並列
接続するン°ヒめの金属配縁の切断個所とが接続・やタ
ーンを選定することによって、所望の容量値を高精度で
実現でき、上記半導体装置を歩留り良く製造することが
可能である。
（実施例）
以下、図面を参照して本発明の一笑強例を詳細に説明す
る。
る。
第１図はＩＣ内に形成された高Ｍ度を要するＭＯＳキャ
ノ９シタの部分を＊、ａ出してそのノやターンを示して
いる。１はＭＯＳキャパシタの−１の電極Ａと一体的に
形成された第１の金属配線（通常はアルミニウム）、２
は上記ＭＯＳキャ／４’シタの他方の′屯極Ｂ 、 Ｃ
，、Ｃ２，Ｃ，と一体的に形成された第２の金属配縁（
通常はアルミニウム）である。０４は上記ＭＯ８−？ヤ
パシタの他方の電極として形成されたものであるが、上
記第２の金属配−２からは分断されているので使用され
ていない。上記電極Ｃ４ｌ ０２１Ｃ，、Ｃ４は同じ大
きさであって、電極Ｂに比べて面積が非常に小さい。即
ち、電極ＢＦｉ′ｆｔ極Ａとの間に容量の大きい主キャ
パシタを形成しておシ、電極Ｃ１，Ｃ２，Ｃ５はそれぞ
れ電極Ａとの間に容量の小さい補正用キヤ・母シタを形
成しておシ、この主キヤ・９シタと３個の補正用キャパ
シタとが並列に接続されているので、それぞれの容量値
が加わったＭＯＳキャパシタが形成されている。
ノ９シタの部分を＊、ａ出してそのノやターンを示して
いる。１はＭＯＳキャパシタの−１の電極Ａと一体的に
形成された第１の金属配線（通常はアルミニウム）、２
は上記ＭＯＳキャ／４’シタの他方の′屯極Ｂ 、 Ｃ
，、Ｃ２，Ｃ，と一体的に形成された第２の金属配縁（
通常はアルミニウム）である。０４は上記ＭＯ８−？ヤ
パシタの他方の電極として形成されたものであるが、上
記第２の金属配−２からは分断されているので使用され
ていない。上記電極Ｃ４ｌ ０２１Ｃ，、Ｃ４は同じ大
きさであって、電極Ｂに比べて面積が非常に小さい。即
ち、電極ＢＦｉ′ｆｔ極Ａとの間に容量の大きい主キャ
パシタを形成しておシ、電極Ｃ１，Ｃ２，Ｃ５はそれぞ
れ電極Ａとの間に容量の小さい補正用キヤ・母シタを形
成しておシ、この主キヤ・９シタと３個の補正用キャパ
シタとが並列に接続されているので、それぞれの容量値
が加わったＭＯＳキャパシタが形成されている。
上記ＭＯＳキャノ譬シタの断面構造を第２図に示してい
る。１１は半導体基板（たとえばＰ型シリコン）、１２
は上記基板１１に埋込み形成された虻埋込層、１３は上
記基板１１の底面にエピタキシャル成長されたＮ−エピ
タキシャル層、１４は上記エピタキシャル層１３の一部
表面に前記帥埋込層１２まで達するまで深く拡散形成さ
れた耐拡散領域、１５は基板表面上に形成されたフィー
ルド酸化膜（８１０２）である。そして、前記電極Ａは
前記？拡散領域１４上のフィールド酸化膜１５に形成さ
れた開孔部でＮ＋＋散領域１４にコンタクトしており、
前記電極Ｂ 、 Ｃ１，Ｃ２，Ｃ５，Ｃ４は前記Ｎ十拡
散領域１４上のフィールド酸化膜１５に形成された開孔
部の底面（Ｎ＋＋散領域１４の表面）に形成されるｆ−
）酸化膜（Ｓｉｎ２） １６上に形成されている。
る。１１は半導体基板（たとえばＰ型シリコン）、１２
は上記基板１１に埋込み形成された虻埋込層、１３は上
記基板１１の底面にエピタキシャル成長されたＮ−エピ
タキシャル層、１４は上記エピタキシャル層１３の一部
表面に前記帥埋込層１２まで達するまで深く拡散形成さ
れた耐拡散領域、１５は基板表面上に形成されたフィー
ルド酸化膜（８１０２）である。そして、前記電極Ａは
前記？拡散領域１４上のフィールド酸化膜１５に形成さ
れた開孔部でＮ＋＋散領域１４にコンタクトしており、
前記電極Ｂ 、 Ｃ１，Ｃ２，Ｃ５，Ｃ４は前記Ｎ十拡
散領域１４上のフィールド酸化膜１５に形成された開孔
部の底面（Ｎ＋＋散領域１４の表面）に形成されるｆ−
）酸化膜（Ｓｉｎ２） １６上に形成されている。
次に、上記ＭＯＳキャノ４シタの形成方法の一例につい
て説明する。Ｐ型基板１１の表面にＮ＋＋込層１２、Ｎ
″″″エピタキシヤルＭ１３ィールド酸化膜１５を順次
形成し、分離拡散を行って島領域を形成する。次に、こ
の島領域に虻拡故を深く（Ｎ＋＋込層１２に達するまで
）行なって耐拡散領域１４を形成し、その表面にフィー
ルド酸化膜１５を成長させる０次に、前記を甑Ｂ 、
Ｃ４，Ｃ２，Ｃ５゜Ｃ４を形成するため＆ＣＮ 拡散領
域１４上のフィールド酸化膜１５にノリーニング（開孔
）を行い、この開孔部底面のＮ＋拡拡散領域面面ゲート
酸化膜１６を形成する０次に、前記室ｇｈを形成するた
めにＮ＋＋散領域１４上のフィールド酸化膜１５にコン
タクトパターニングを行う。矢に、金属配線・リーニン
グを行って電極Ａおよびこれと一体的に連なる前記第１
の金属配線１を形成し、前記電極Ｂ ＃ Ｃ１，Ｃ２，
Ｃ３，Ｃ４およびこれと一体的に連なる金属配線を形成
する。さらに、所望の容量値を得るために、上記補正キ
ャパシタ用の電極Ｃ１，Ｃ２゜Ｃ３，Ｃ４の一部（本例
ではＣ４）を上記金属配線２から分断するようにレーザ
光により切断して前記第２の金属配線２を得る。なお、
切断部分を図中点線によるＸ印で示している。
て説明する。Ｐ型基板１１の表面にＮ＋＋込層１２、Ｎ
″″″エピタキシヤルＭ１３ィールド酸化膜１５を順次
形成し、分離拡散を行って島領域を形成する。次に、こ
の島領域に虻拡故を深く（Ｎ＋＋込層１２に達するまで
）行なって耐拡散領域１４を形成し、その表面にフィー
ルド酸化膜１５を成長させる０次に、前記を甑Ｂ 、
Ｃ４，Ｃ２，Ｃ５゜Ｃ４を形成するため＆ＣＮ 拡散領
域１４上のフィールド酸化膜１５にノリーニング（開孔
）を行い、この開孔部底面のＮ＋拡拡散領域面面ゲート
酸化膜１６を形成する０次に、前記室ｇｈを形成するた
めにＮ＋＋散領域１４上のフィールド酸化膜１５にコン
タクトパターニングを行う。矢に、金属配線・リーニン
グを行って電極Ａおよびこれと一体的に連なる前記第１
の金属配線１を形成し、前記電極Ｂ ＃ Ｃ１，Ｃ２，
Ｃ３，Ｃ４およびこれと一体的に連なる金属配線を形成
する。さらに、所望の容量値を得るために、上記補正キ
ャパシタ用の電極Ｃ１，Ｃ２゜Ｃ３，Ｃ４の一部（本例
ではＣ４）を上記金属配線２から分断するようにレーザ
光により切断して前記第２の金属配線２を得る。なお、
切断部分を図中点線によるＸ印で示している。
上記実施例のＭＯＳキャパシタによれば、容量値を決定
する誘電体であるゲート酸化膜１６の膜厚のばらつきと
か寄生容斂が存在しても、主キャパシタに並列接続され
る補正用キャパシタの個数が適切に選択されることによ
って、所望の容量値を高精度で実現することができる。
する誘電体であるゲート酸化膜１６の膜厚のばらつきと
か寄生容斂が存在しても、主キャパシタに並列接続され
る補正用キャパシタの個数が適切に選択されることによ
って、所望の容量値を高精度で実現することができる。
また、前記実施例のＭＯＳキャパシタの形成方法によれ
ば、容量値を決定する誘電体（ｆｆ−）酸化膜１６）の
膜厚に応じて主キャパシタに金属配線２（通常はアルミ
ニウム）Ｋより並列接続する補正用キャパシタの個数を
選定し、金属配線ノ母ターニングの後でＭＯＳキャ／４
’シタの容量値のチェ、りおよびＩＣの特性のチェック
の結果データに応じて金属配線２をレーザトリミングす
ることによって。
ば、容量値を決定する誘電体（ｆｆ−）酸化膜１６）の
膜厚に応じて主キャパシタに金属配線２（通常はアルミ
ニウム）Ｋより並列接続する補正用キャパシタの個数を
選定し、金属配線ノ母ターニングの後でＭＯＳキャ／４
’シタの容量値のチェ、りおよびＩＣの特性のチェック
の結果データに応じて金属配線２をレーザトリミングす
ることによって。
所望の容量値となるようにすることができるので。
前記膜厚のばらつきが±１０〜±２０％程度あっても高
精度（たとえば±３係程匿）のＭＯＳキヤ・々シタを実
現でき、ＩＣを歩留り良く量産することができる。また
、ＩＣの設計、試作時にも設計値通りの容ｆｌ値を実現
できるので極めて有効である。
精度（たとえば±３係程匿）のＭＯＳキヤ・々シタを実
現でき、ＩＣを歩留り良く量産することができる。また
、ＩＣの設計、試作時にも設計値通りの容ｆｌ値を実現
できるので極めて有効である。
なお、上記したＭＯＳキャパシタを内蔵するＩＣの製造
に際して、ロット間のばらつきおよびロフト内のばらつ
きについては、半導体ウエノ・内に形成しておくモニタ
用キャパシタ（（おける誘電体の膜厚を測定し、その膜
厚データに応じて主キャパシタと補正用キャノ４シタ群
との金属配意による接続パターンとして最適なマスクを
選択して金属配線〕臂ターニングを行うことができる。
に際して、ロット間のばらつきおよびロフト内のばらつ
きについては、半導体ウエノ・内に形成しておくモニタ
用キャパシタ（（おける誘電体の膜厚を測定し、その膜
厚データに応じて主キャパシタと補正用キャノ４シタ群
との金属配意による接続パターンとして最適なマスクを
選択して金属配線〕臂ターニングを行うことができる。
、！！た、半導体ウェハの同一面内におけるＭＯＳキャ
パシタ誘電体膜厚のばらつきについては、チップ内の膜
厚データあるいは膜厚マッグデータに応じてステツノ等
（縮小投影露光装置）により最適なレティクルを選定し
、主キャパシタと補正用キャパシタ群との金属配線によ
る接続・母ターンを最適なものにすることができる。
パシタ誘電体膜厚のばらつきについては、チップ内の膜
厚データあるいは膜厚マッグデータに応じてステツノ等
（縮小投影露光装置）により最適なレティクルを選定し
、主キャパシタと補正用キャパシタ群との金属配線によ
る接続・母ターンを最適なものにすることができる。
なお、マスク選択により上記したような接続パターン（
ｉ″選定て所望の容量値が得らｎるように主キャパシタ
に並列Ｈａする補正用キャノ４シタの個数を選定する場
合、第１のマスクにより第１層目の金属配線のパターン
を決め、第２のマスクにより第２層目の金属配線のパタ
ーンを決めるようにすれば、半導体ウェハ完成後のダイ
ソート段階でＭＯＳキャパシタのＹｒｆｓｔ値を微調整
補正するように第２層目の金属配線をレーザトリミング
することが可能疋なる。
ｉ″選定て所望の容量値が得らｎるように主キャパシタ
に並列Ｈａする補正用キャノ４シタの個数を選定する場
合、第１のマスクにより第１層目の金属配線のパターン
を決め、第２のマスクにより第２層目の金属配線のパタ
ーンを決めるようにすれば、半導体ウェハ完成後のダイ
ソート段階でＭＯＳキャパシタのＹｒｆｓｔ値を微調整
補正するように第２層目の金属配線をレーザトリミング
することが可能疋なる。
［発明の効果］
上述したように本発明の半導体装置によれば。
内蔵したＭＯＳキャ／ＩＰシタの容量値を製造段階で微
調至可ｎヒであり、高精度を要するＭＯＳキャパシタを
用いる回路（アクティブフィルタなど）を内蔵すること
ができる。従って、この半導体装置は。
調至可ｎヒであり、高精度を要するＭＯＳキャパシタを
用いる回路（アクティブフィルタなど）を内蔵すること
ができる。従って、この半導体装置は。
上記高精度を要するＭＯＳキャ／ＩＰシタを用いる回路
全外付は接続しないで済むので、外付は部品を削減でき
、しかもこの外付は接続のための外部ピンが年女になる
ので、コストダウンを図ることができる。また、本発明
の半導体装置の製造方法によれば・上記したような４ｆ
ｆ度のＭＯＳキャパシタ全有する半導体装置を歩留り良
く製造することができる。
全外付は接続しないで済むので、外付は部品を削減でき
、しかもこの外付は接続のための外部ピンが年女になる
ので、コストダウンを図ることができる。また、本発明
の半導体装置の製造方法によれば・上記したような４ｆ
ｆ度のＭＯＳキャパシタ全有する半導体装置を歩留り良
く製造することができる。
第１図は本発明の半導体装置に内蔵されたＭＯＳキャパ
シタを示す平面図、第２図は第１図のｎ−ａｍに沿う断
面構造を示す図である。 １．２・・・金属配線、１１・・・Ｐ型基板、１２・・
・Ｎ＋埋込層、１４・・・深いＮ＋拡散領域、１５・・
・フィールド酸化膜、１６・・・デート酸化膜、 Ａ
＋ Ｂ ＋ Ｃ１ｒ Ｃ２ｒＣ３，Ｃ４・・・金属電極
。
シタを示す平面図、第２図は第１図のｎ−ａｍに沿う断
面構造を示す図である。 １．２・・・金属配線、１１・・・Ｐ型基板、１２・・
・Ｎ＋埋込層、１４・・・深いＮ＋拡散領域、１５・・
・フィールド酸化膜、１６・・・デート酸化膜、 Ａ
＋ Ｂ ＋ Ｃ１ｒ Ｃ２ｒＣ３，Ｃ４・・・金属電極
。
Claims (6)
- （１）同一半導体基板上で主キャパシタの周辺にこの主
キャパシタよりもそれぞれ容量値の小さい複数個の補正
用キャパシタが形成され、上記主キャパシタに任意数の
補正用キャパシタが金属配線により並列接続されてなる
ＭＯＳキャパシタを内蔵することを特徴とする半導体装
置。 - （２）上記主キャパシタと補正用キャパシタとはそれぞ
れの一方の電極が共通に形成されていることを特徴とす
る前記特許請求の範囲第１項記載の半導体装置。 - （３）半導体基板上にＭＯＳキャパシタの一方の電極側
となる拡散領域を形成し、この拡散領域上に主キヤパシ
タ用のゲート酸化膜および複数個の補正用キャパシタ用
のゲート酸化膜を分離して設け、上記拡散領域にコンタ
クトする第１の金属配線を形成すると共に、上記主キャ
パシタ用のゲート酸化膜上の主キャパシタ用電極となる
金属電極と上記複数個の補正用キャパシタのうち任意の
数の補正用キャパシタ用のゲート酸化膜上の補正用キャ
パシタ用電極となる金属電極とこれらの各金属電極相互
を接続する第２の金属配線を形成することを特徴とする
半導体装置の製造方法。 - （４）前記第２の金属配線は、前記主キャパシタ用電極
となる金属電極と前記複数個の補正用キャパシタそれぞ
れのゲート酸化膜上の補正用キャパシタ用電極となる金
属電極とを接続したのち、その一部の補正用キャパシタ
用電極との接続をレーザ光により切断して形成すること
を特徴とする前記特許請求の範囲第３項記載の半導体装
置の製造方法。 - （５）前記第２の金属配線の接続パターンはマスクの選
択により設定することを特徴とする前記特許請求の範囲
第３項記載の半導体装置の製造方法。 - （６）前記第２の金属配線は第１層目の金属配線と第２
層目の金属配線とにより形成することを特徴とする前記
特許請求の範囲第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31533486A JPS63166256A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31533486A JPS63166256A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166256A true JPS63166256A (ja) | 1988-07-09 |
Family
ID=18064159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31533486A Pending JPS63166256A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215176A (ja) * | 1988-07-04 | 1990-01-18 | Nippon Chem Ind Co Ltd | 磁性無電解めっき粉体の製造方法 |
| US5018000A (en) * | 1988-06-24 | 1991-05-21 | Hitachi, Ltd. | Semiconductor device using MIS capacitor |
| US5227323A (en) * | 1991-06-19 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing capacitor elements in an integrated circuit having a compound semiconductor substrate |
| WO2002037573A1 (fr) * | 2000-10-30 | 2002-05-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur et son procede de fabrication |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-12-26 JP JP31533486A patent/JPS63166256A/ja active Pending
Patent Citations (3)
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