CN117316765A - 半导体结构的制备方法以及掩膜版 - Google Patents

Abstract

本申请涉及一种半导体结构的制备方法以及掩膜版。半导体结构的制备方法包括：提供基底，且于基底上形成激光熔线；形成覆盖激光熔线以及基底的第一介质层；于第一介质层上形成导电电极；形成覆盖导电电极以及第一介质层的钝化层；基于同一掩膜版，对钝化层进行刻蚀以形成第一开窗，且对钝化层以及第一介质层进行刻蚀以形成第二开窗，第一开窗暴露导电电极，第二开窗与激光熔线相对且间隔设置。本申请可以有效改善熔线上方开窗导致的工艺成本较高问题。

Description

半导体结构的制备方法以及掩膜版

技术领域

本申请涉及集成电路技术领域，特别是涉及一种半导体结构的制备方法以及掩膜版。

背景技术

以激光烧断的熔线（这里简称激光熔线）为一种应用广泛的熔线，其可以用来修整电路的电阻、电容，以精确修调电压/电流基准源的精度。对于具有激光熔线的产品，当进行熔线修整时，可以用激光作用在熔线表面，产生高温高热融化熔线，使之烧断。

在激光熔线的常规工艺制程中，在刻蚀钝化层以露出导电电极（PAD）后，会通过另一道刻蚀工艺，在熔线上方开窗，以使得熔线可以被烧断。此时，工艺成本较高。

发明内容

基于此，有必要针对现有技术中的熔线上方开窗导致的工艺成本较高问题提供一种半导体结构的制备方法以及掩膜版。

一种半导体结构的制备方法，包括：

提供基底，且于所述基底上形成激光熔线；

形成覆盖所述激光熔线以及所述基底的第一介质层；

于所述第一介质层上形成导电电极；

形成覆盖所述导电电极以及所述第一介质层的钝化层；

基于同一掩膜版，对所述钝化层进行刻蚀以形成第一开窗，且对所述钝化层以及所述第一介质层进行刻蚀以形成第二开窗，所述第一开窗暴露所述导电电极，所述第二开窗与所述激光熔线相对且间隔设置。

在其中一个实施例中，形成所述第二开窗时，所述激光熔线上方的所述第一介质层被刻蚀去除70%-80%。

在其中一个实施例中，所述基于同一掩膜版，对所述钝化层进行刻蚀以形成所述第一开窗，且对所述钝化层以及所述第一介质层进行刻蚀以形成所述第二开窗之后，还包括：

量测所述激光熔线上的剩余所述第一介质层的厚度。

在其中一个实施例中，量测所述激光熔线上的剩余所述第一介质层的厚度，包括：

确定多个目标量测点；

量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度。

在其中一个实施例中，量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度之后，还包括：

在所有目标量测点的所述激光熔线上的剩余所述第一介质层的厚度均位于预设厚度范围内的情况下，进行封装工艺。

在其中一个实施例中，所述预设厚度范围为1000Å-3000Å。

在其中一个实施例中，所述量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度之后，还包括：

获取多个目标量测点的所述激光熔线上的剩余所述第一介质层的实际厚度范围；

根据所述实际厚度范围，调整刻蚀形成所述第一开窗以及所述第二开窗时的刻蚀工艺条件。

在其中一个实施例中，所述基底包括半导体衬底、半导体器件、第二介质层以及导电插塞，所述半导体器件基于所述半导体衬底形成，所述第二介质层覆盖所述半导体器件以及所述半导体衬底，所述导电插塞贯穿所述第二介质层而连接所述半导体器件，所述激光熔线覆盖所述导电插塞。

在其中一个实施例中，所述第一介质层的材料包括氧化物。

一种掩膜版，用于实现上述的半导体结构的制备，所述掩膜版包括：

第一掩膜透光区，用于形成所述第一开窗；

第二掩膜透光区，与所述第一掩膜透光区间隔设置，用于形成所述第二开窗；

掩膜遮光区，包围所述第一掩膜透光区以及所述第二掩膜透光区；

或，所述掩膜版包括：

第一掩膜遮光区，用于形成所述第一开窗；

第二掩膜遮光区，与所述第一掩膜透光区间隔设置，用于形成所述第二开窗；

掩膜透光区，包围所述第一掩膜遮光区以及所述第二掩膜遮光区。

上述半导体结构的制备方法以及掩膜版，，在形成激光熔线以及导电电极之后，通过同一掩膜版形成第一开窗与第二开窗，从而可以节省掩膜版。并且，此时可以使得熔线上方的开窗刻蚀工艺与导电电极上方的开窗刻蚀工艺同时进行，从而省去专门进行熔线上方开窗的工艺流程，进而提高工艺效率。因此，本申请可以有效改善熔线上方开窗导致的工艺成本较高问题。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的制备方法的流程图；

图2-图6为一实施例中提供的半导体结构的制备过程中所得结构的截面结构示意图；

图7为一实施例中提供的多个半导体结构对比表；

图8为一实施例中提供的一批半导体结构的芯片良率图；

图9为一实施例中提供的掩膜版的示意图；

图10为另一实施例中提供的掩膜版的示意图。

附图标记说明：

100-基底，110-半导体衬底，120-半导体器件，130-第二介质层，140-导电插塞，200-激光熔线，300-第一介质层，400-导电电极，500-钝化层，600-图形化光刻胶，400a-第一开窗，200a-第二开窗，10-第一掩膜透光区，20-第二掩膜透光区，30-掩膜遮光区，40-第一掩膜遮光区，50-第二掩膜遮光区，60-掩膜透光区。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：

步骤S10，提供基底100，且于基底100上形成激光熔线200；

步骤S20，形成覆盖激光熔线200以及基底100的第一介质层300；

步骤S30，于第一介质层300上形成导电电极400；

步骤S40，形成覆盖导电电极400以及第一介质层300的钝化层500；

步骤S50，基于同一掩膜版，对钝化层500进行刻蚀以形成第一开窗400a，且对钝化层500以及第一介质层300进行刻蚀以形成第二开窗200a，第二开窗200a与激光熔线200相对且间隔设置。

在步骤S10中，请参阅图2，基底100可以包括半导体衬底110。

半导体衬底110可以为晶圆衬底。且半导体衬底110可以包括硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底110或II/VI半导体衬底110。或者，还例如，衬底也可以包括Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗等衬底。因此衬底的类型不应限制本公开的保护范围。

此外，基底100还可以包括在半导体衬底110上形成的其他结构或膜层。

作为示例，基底100可以包括半导体衬底110、半导体器件120、第二介质层130以及导电插塞140。

半导体器件120可以基于半导体衬底110形成。例如，半导体器件120可以包括晶体管。

第二介质层130覆盖半导体器件120以及半导体衬底110。第二介质层130的材料可以包括但不限于为氧化硅层（SiO2）、氮化硅层（Si3N4）、氧化铝（Al2O3）或氮氧化硅层（SiON）。

导电插塞140贯穿第二介质层130而连接半导体器件120。在导电插塞140的形成过程中，可以首先形成由第二介质层130贯穿至半导体器件120的互连孔。例如，可以形成成由第二介质层130贯穿至晶体管栅极的互连孔。晶体管栅极的材料例如可以包括但不限于为多晶硅。形成互连孔之后，可以在互连孔内填充金属等导电材料，从而形成导电插塞140。

之后，在形成激光熔线200时，可以在第二介质层130表面形成激光熔线200，且激光熔线200可以覆盖导电插塞140，从而通过导电插塞140而与半导体器件120（如晶体管）电性连接。

激光熔线200的材料可以包括但不限于为金属材料。

激光熔线200可以与半导体器件120、导电插塞140以及后续形成的导电电极400等形成半导体芯片。此时，可以同时在同一半导体衬底110上形成多个激光熔线200，从而形成多个半导体芯片。在后续经过封装制程后，可以通过切割将各个半导体芯片切割成相互独立的芯片。

在步骤S20中，请参阅图3，可以通过沉积工艺，在激光熔线200以及未被激光熔线200覆盖的第二介质层130上形成第一介质层300。

沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（HighDensity Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂第一介质层300（Spin-onDielectric，SOD）等工艺中的一种或多种。

第一介质层300的材料可以包括但不限于为氧化物，例如其也可以为氮化物或者氮氧化物等。

在步骤S30中，请参阅图3，可以首先在第一介质层300上形成电极材料层，然后对电极材料层进行图形化处理，从而形成图形化的导电电极400。作为示例，对电极材料层进行图形化处理后，可以形成布线层。布线层在包括导电电极400的同时，还可以包括其他走线。

导电电极400的材料可以包括但不限于为金属材料。

在步骤S40中，请参阅图3，可以通过沉积工艺，形成覆盖导电电极400以及第一介质层300的钝化层500。

钝化层500的材料可以包括但不限于为氧化硅层（SiO2）、氮化硅层（Si3N4）、氧化铝（Al2O3）或氮氧化硅层（SiON）等。

钝化层500的材料可以与第一介质层300的材料相同，可以便于后续第二开窗200a的刻蚀。当然，二者材料也可以不同。

在步骤S50中，请参阅图4，可以首先在钝化层500表面形成光刻胶。光刻胶可以正性光刻胶，也可以为负性光刻胶。然后，基于同一掩膜版，对光刻胶进行曝光显影，从而形成具有第一开口以及第二开口的图形化光刻胶600。

第一开口可以定义第一开窗400a的尺寸以及位置等，第二开口可以定义第二开窗200a的尺寸以及位置等。

然后，请参阅图5，基于图形化光刻胶600刻蚀钝化层500以及第一介质层300，从而形成第一开窗400a以及第二开窗200a。之后，请参阅图6，去除图形化光刻胶600。

在此过程中，具体地，可以首先基于图形化光刻胶600刻蚀钝化层500，从而暴露导电电极400，且形成第一开窗400a，同时在与激光熔线200相对的位置形成开窗凹槽。之后，继续刻蚀开窗凹槽下的第一介质层300，从而加深开窗凹槽，形成第二开窗200a。并且，在继续刻蚀的过程中，由于第一开窗400a下具有导电电极400，导电电极400与第一介质层300以及钝化层500均具有较大的选择刻蚀比，从而可以使得第一开窗400a不会被加深。

在本实施例中，在形成激光熔线200以及导电电极400之后，通过同一掩膜版形成第一开窗400a与第二开窗200a，从而可以节省掩膜版。并且，此时可以使得熔线上方的开窗刻蚀工艺与导电电极400上方的开窗刻蚀工艺同时进行，从而省去专门进行熔线上方开窗的工艺流程，进而提高工艺效率。因此，本实施例可以有效改善熔线上方开窗导致的工艺成本较高问题。

在一个实施例中，形成第二开窗200a时，激光熔线200上方的第一介质层300被刻蚀去除70%-80%。即，形成第二开窗200a后，激光熔线200上方的第一介质层300剩余20%-30%。

具体地，在步骤S20形成覆盖激光熔线200以及基底100的第一介质层300之后，激光熔线200上方的第一介质层300的厚度可以为T1。形成第二开窗200a后，激光熔线200上方的第一介质层300的剩余厚度可以为T2。T2可以为T1的20%-30%。

此时，一方面可以防止刻蚀量太少导致激光熔线200难以被烧断，另一方面又可以降低刻蚀量太大导致激光熔线200被刻断的风险。

当然，在其他实施例中，激光熔线200上方的第一介质层300被刻蚀去除的厚度可以根据实际需求设置。

在一个实施例中，步骤S50之后，还包括：

步骤S60，量测激光熔线200上的剩余第一介质层300的厚度。

通过对第一介质层300的剩余厚度的量测，可以对刻蚀工艺进行监控。

作为示例，步骤S60可以包括：

步骤S61，确定多个目标量测点；

步骤S62，量测位于多个目标量测点的激光熔线200上的剩余第一介质层300的厚度。

在步骤S61中，由于在基底100上形成激光熔线200时，可以形成多个激光熔线200，从而形成多个半导体芯片。此时，每个激光熔线200或每个半导体芯片可以形成一个位置点。目标量测点可以在多个位置点中选取的用于进行量测的位置点。目标量测点可以包括位于边缘的位置点，也可以包括位于中央的位置点。

在步骤S62中，可以对位于每个目标量测点的激光熔线200上的剩余第一介质层300的厚度均进行量测。

例如，可以选取均匀分布的9个位置点作为目标量测点。然后，可以对位于这9个位置点上的激光熔线200上的第一介质层300的刻蚀后剩余厚度均进行量测，从而获取9个厚度值。

此时，同时对多个目标量测点进行量测，可以对各个半导体芯片进行全面监控。

当然，在一些示例中，也可以只对单个目标量侧点进行量测，这里对此不作限制。

在一个实施例中，步骤S62之后，还包括：

步骤S70，在所有目标量测点的激光熔线200上的剩余第一介质层300的厚度均位于预设厚度范围内的情况下，进行封装工艺。

预设厚度范围例如可以为1000Å-3000Å。

当所有目标量测点的激光熔线200上的第一介质层300的厚度均位于预设厚度范围内时，说明形成在同一半导体衬底110上的多个半导体芯片均符合标准。此时，可以形成覆盖钝化层500且填充第一开窗400a与第二开窗200a的塑封层。

而当所有或者部分目标量测点的激光熔线200上的第一介质层300的厚度不位于预设厚度范围内时，可能引起芯片产品不合格，从而可以不进行后续封装工艺，节约工艺成本。

在一个实施例中，步骤S62之后，还包括：

步骤S81，获取多个目标量测点的激光熔线200上的剩余第一介质层300的实际厚度范围；

步骤S82，根据实际厚度范围，调整刻蚀形成第一开窗以及第二开窗200a时的刻蚀工艺条件。

在步骤S81中，量测位于多个目标量测点的激光熔线200上的第一介质层300的厚度之后，可以获取最大厚度与最小厚度。最大厚度与最小厚度之间的范围可以作为实际厚度范围。

在步骤S82中，当实际厚度范围过大，或者说实际厚度范围的宽度（最大厚度与最小厚度之差）大于预设宽度时，说明刻蚀后第一介质层300的刻蚀后剩余厚度均一性较差。预设宽度可以根据实际需求设置。

此时，即便每个目标量测点的激光熔线200上的第一介质层300的厚度均位于预设厚度范围内，但是再继续用相同的刻蚀工艺条件作业，则可能导致之后的产品符合标准。

因此，此时调整刻蚀形成第一开窗以及第二开窗200a时的刻蚀工艺条件，可以便于使得之后的产品中，第一介质层300的刻蚀后剩余厚度均一性提高，进而提高后续产品合格率。

调整刻蚀工艺条件具体可以包括调整刻蚀气体流量、刻蚀时间以及刻蚀功率等。

在本申请实施例中的半导体结构形成之后，如在步骤S70进行封装工艺之后，可以进行对其进行切割，从而将半导体结构中的各个半导体芯片分离。

且进行切割之后，还可以对切割后的半导体芯片进行性能测试。此时，可以对基于本申请实施例方法形成的半导体结构中的半导体芯片进行良率测试，从而验证步骤S50的刻蚀工艺条件是否需要调整。

作为示例，可以基于本申请实施例方法，在步骤S50应用不同刻蚀工艺条件以在不同的半导体衬底110上进行半导体结构的制备。此时，可以对不同刻蚀工艺条件下形成的半导体结构中的半导体芯片进行良率测试，从而确定较优的刻蚀工艺条件。

请参阅图7，如在步骤S50中，应用刻蚀工艺条件ET-形成的1#半导体结构，应用刻蚀工艺条件ET形成的2#半导体结构，应用刻蚀工艺条件ET+形成的3#以及4#半导体结构。

对1#半导体结构、2#半导体结构、3#半导体结构以及4#半导体结构中的半导体芯片进行良率测试后，得出3#半导体结构以及4#半导体结构中的半导体芯片良率较高。以此，可以确定较优的刻蚀工艺条件为ET-以及ET。

当然，图7中，3#半导体结构以及4#半导体结构良率也较高，当其满足良率要求时，也可以确定刻蚀工艺条件ET+为可用的刻蚀工艺条件。

还可以根据满足良率需求的刻蚀工艺条件下的实际厚度范围，确定或者优化对应各刻蚀工艺条件的预设厚度范围。

作为示例，请参阅图8，也可以基于本申请实施例方法，在步骤S50应用同一刻蚀工艺条件以在一批半导体衬底110上进行半导体结构的制备。此时，可以形成一批半导体结构中的半导体芯片进行良率测试，从而确定刻蚀工艺条件的稳定性。

作为示例，还可以选择对在多个半导体衬底110上、基于传统的第一开窗与第二窗口分为两次刻蚀的方法形成的半导体芯片进行良率测试，以进行比对，从而验证本申请实施例方法的可靠性。

应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，请参阅图9，还提供一种掩膜版，用于实现上述的半导体结构的制备。

掩膜版包括第一掩膜透光区10以及第二掩膜透光区20以及掩膜遮光区30。第一掩膜透光区10用于形成第一开窗400a。第二掩膜透光区20与第一掩膜透光区10间隔设置，用于形成第二开窗200a。掩膜遮光区30包围第一掩膜透光区10以及第二掩膜透光区20。

此时，在上述的半导体结构的制备过程中，在步骤S50中，可以首先在钝化层500表面形成正性光刻胶，然后基于本实施例的掩膜版，对正性光刻胶进行曝光显影，从而形成具有第一开口以及第二开口的图形化光刻胶600。之后，基于图形化光刻胶600刻蚀钝化层500以及第一介质层300，从而形成第一开窗400a以及第二开窗200a。

在一个实施例中，请参阅图10，掩膜版包括第一掩膜遮光区40以及第二掩膜遮光区50以及掩膜透光区60。第一掩膜遮光区40用于形成第一开窗400a。第二掩膜遮光区50与第一掩膜遮光区40间隔设置，用于形成第二开窗200a。掩膜透光区60包围第一掩膜遮光区40以及第二掩膜遮光区50。

此时，在上述的半导体结构的制备过程中，在步骤S50中，可以首先在钝化层500表面形成负性光刻胶，然后基于本实施例的掩膜版，对负性光刻胶进行曝光显影，从而形成具有第一开口以及第二开口的图形化光刻胶600。之后，基于图形化光刻胶600刻蚀钝化层500以及第一介质层300，从而形成第一开窗400a以及第二开窗200a。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底，且于所述基底上形成激光熔线；

形成覆盖所述激光熔线以及所述基底的第一介质层；

于所述第一介质层上形成导电电极；

形成覆盖所述导电电极以及所述第一介质层的钝化层；

基于同一掩膜版，对所述钝化层进行刻蚀以形成第一开窗，且对所述钝化层以及所述第一介质层进行刻蚀以形成第二开窗，所述第一开窗暴露所述导电电极，所述第二开窗与所述激光熔线相对且间隔设置。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第二开窗时，所述激光熔线上方的所述第一介质层被刻蚀去除70%-80%。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基于同一掩膜版，对所述钝化层进行刻蚀以形成所述第一开窗，且对所述钝化层以及所述第一介质层进行刻蚀以形成所述第二开窗之后，还包括：

量测所述激光熔线上的剩余所述第一介质层的厚度。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，量测所述激光熔线上的剩余所述第一介质层的厚度，包括：

确定多个目标量测点；

量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度之后，还包括：

在所有目标量测点的所述激光熔线上的剩余所述第一介质层的厚度均位于预设厚度范围内的情况下，进行封装工艺。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述预设厚度范围为1000Å-3000Å。

7.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述量测位于所述多个目标量测点的所述激光熔线上的剩余所述第一介质层的厚度之后，还包括：

获取多个目标量测点的所述激光熔线上的剩余所述第一介质层的实际厚度范围；

根据所述实际厚度范围，调整刻蚀形成所述第一开窗以及所述第二开窗时的刻蚀工艺条件。

8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基底包括半导体衬底、半导体器件、第二介质层以及导电插塞，所述半导体器件基于所述半导体衬底形成，所述第二介质层覆盖所述半导体器件以及所述半导体衬底，所述导电插塞贯穿所述第二介质层而连接所述半导体器件，所述激光熔线覆盖所述导电插塞。

9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一介质层的材料包括氧化物。

10.一种掩膜版，其特征在于，用于实现权利要求1-9任一项所述的半导体结构的制备，所述掩膜版包括：

第一掩膜透光区，用于形成所述第一开窗；

第二掩膜透光区，与所述第一掩膜透光区间隔设置，用于形成所述第二开窗；

掩膜遮光区，包围所述第一掩膜透光区以及所述第二掩膜透光区；

或，所述掩膜版包括：

第一掩膜遮光区，用于形成所述第一开窗；

第二掩膜遮光区，与所述第一掩膜透光区间隔设置，用于形成所述第二开窗；

掩膜透光区，包围所述第一掩膜遮光区以及所述第二掩膜遮光区。