KR20090094371A - 쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼 - Google Patents

쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼

Info

Publication number
KR20090094371A
KR20090094371A KR1020097014823A KR20097014823A KR20090094371A KR 20090094371 A KR20090094371 A KR 20090094371A KR 1020097014823 A KR1020097014823 A KR 1020097014823A KR 20097014823 A KR20097014823 A KR 20097014823A KR 20090094371 A KR20090094371 A KR 20090094371A
Authority
KR
South Korea
Prior art keywords
vias
semiconductor wafer
forming
layer
electrically conductive
Prior art date
Application number
KR1020097014823A
Other languages
English (en)
Other versions
KR101088926B1 (ko
Inventor
존 트레자
Original Assignee
쿠퍼 에셋 엘티디. 엘.엘.씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠퍼 에셋 엘티디. 엘.엘.씨. filed Critical 쿠퍼 에셋 엘티디. 엘.엘.씨.
Publication of KR20090094371A publication Critical patent/KR20090094371A/ko
Application granted granted Critical
Publication of KR101088926B1 publication Critical patent/KR101088926B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 디바이스 내장 반도체 웨이퍼 내에 비아들을 형성하는 단계, 상기 디바이스 내장 반도체 웨이퍼 내의 상기 비아들 중 적어도 일부를 전기 전도성으로 만드는 단계, 그리고 전기 전도성 비아와 금속화층 사이에 전기적 연결을 생성하기 위하여 상기 디바이스 내장 반도체 웨이퍼에 대해 백-엔드 공정을 수행하는 단계를 포함한다. 대안적인 방법은 디바이스 내장 반도체 웨이퍼 내에 비아들을 형성하는 단계, 상기 디바이스 내장 반도체 웨이퍼 내의 상기 바아들 중 적어도 일부를 전기 전도성으로 만드는 단계, 그리고 전기 전도성 비아와 전도성 반도체층 사이에 전기적 연결을 생성하기 위하여 상기 디바이스 내장 반도체 웨이퍼를 처리하는 단계를 포함한다.

Description

쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼{FRONT-END PROCESSED WAFER HAVING THROUGH-CHIP CONNECTIONS}
본 발명은 반도체에 관한것이며, 보다 상세하게는 그러한 디바이스들의 전기적 연결에 관한 것이다.
본 출원은, 미국특허법 35 U.S.C. 119(e)에 의거하여, 2006년 12월 29일에 제출된 미국 가출원 60/882,671에 대해 우선권을 주장하며, 또한, 2006년 6월 6일에 제출된 미국 특허 출원 11/422,511의 부분계속출원인바, 상기 특허들의 전체 내용은 본 명세서에 참조로서 통합된다.
칩을 또 다른 소자과 연결하는 것을 효과적인 방식으로 보조하기 위하여, 칩을 관통하는 전기적 연결부를 형성하는것이 때때로 바람직하다. 많은 경우에, 이것은 비아의 사용을 의미하며, 종래의 방법들에서 행해진 바와 같은 칩의 외곽부 또는 외곽부 근처에 연결부를 형성하는 것과는 대조적으로, 칩의 디바이스들 가까이에 연결부들을 형성하는 것을 포함한다.
쓰루-칩 비아들을 완전하게 처리된 칩(즉, 디바이스 내장 칩(device-bearing chip))상에서 사용하는 것의 한가지 단점은, 그 완전하게 형성된 칩이, 그와 유사한 블랭크 웨이퍼 혹은 부분 처리된 칩의 비용보다 훨씬 더 비싸다는 점이다. 전기적 연결부를 위한 비아가 있어야할 곳을 정렬하는 데에서 오류가 발생하면, 칩상의 디바이스 또는 하나 이상의 금속화 층(metalization layer)들이 손상되거나 또는 원하는 연결이 만들어지 않을 수 있다.
어느 경우라도, 그 결과 칩이 사용할 수 없게 될 수 있으며, 칩을 스크래핑(scrapping)해야할 필요가 있을 것이다.
도 1은 프로세스를 도시하기 위하여 사용될 블랭크 웨이퍼의 일부를 간략한 형태로 도시한다.
도 2는 비아들을 형성한 후의 도 1의 웨이퍼의 상기 부분을 간략한 형태로 도시한다.
도 3은 단순 비아 및 환형(annular) 비아들이 금속으로 충전(filling)된 후 도 2의 비아들을 간략한 형태로 도시한다.
도 4는 프론트-엔드 공정이 완료된 후 도 1의 웨이퍼 부분들을 간략한 형태로 도시한다.
도 5는 대안적인 프로세스를 도시하기 위하여 사용될 프론트-엔드 공정처리된 웨이퍼의 일부를 간략한 형태로 도시한다.
도 6은 비아들의 형성 후 프론트-엔드 공정처리된 웨이퍼의 부분을 간략한 형태로 도시한다.
도 7은 요구되는 전기 전도성 충전재(filler) 물질로 충전된 후의 도 6의 비아들을 간략한 형태로 도시한다.
도 8은 백-엔드 공정 중에 금속-1 층이 추가된 후 도 7의 구성을 간략한 형태로 도시한다.
도 9A 내지 9D는 다른 방식의 연속적인 단계들을 도시한다.
본 발명은 디바이스 내장 칩(device-bearing chip)들과 관련하여 쓰루-칩 전기적 연결부의 사용에 관계된 리스크와 비용을 최소화하는 방법에 관한 것이다.
블랭크 웨이퍼상에 쓰루-칩 연결부를 형성하는 단계를 포함하는 일 유형의 구현으로, 디바이스들을 손상시키는 위험이 제거되는 효과가 있다(손상될 디바이스들이 없으므로). 더우기, 웨이퍼를 사용불가능하게 하는 문제점이 발생하는 경우에, 웨이퍼가 아직 어떠한 디바이스 생성 과정이나 백-엔드 공정 과정을 겪지 않았기 때문에, 비용 문제 역시 감소된다.
또 다른 유형의 구현은, 디바이스는 형성되어 있지만, 금속 배선층을 추가하기 위한 백-엔드 공정이 아직 완료되지 않은 웨이퍼에 쓰루-칩 연결부들을 형성하는 방법을 포함한다. 이 구현 방식으로, 공정에 있어서 매우 민감하며 평탄(flat)하고 결점없는(defect-free) 영역을 필요로 하는 트랜지스터들이 오염의 위험없이 형성될 수 있고, 그러므로 여전히 라우팅 이득(routing benefits)을 얻으면서도 트랜지스터 수율을 개선할 수 있는바, 이는 비아들이, 백-엔드 공정 중 제1 금속층이 적층되기 전에 형성되거나, 제1 금속층이 적층된 후 그러나 제2 금속층이 적층되기 전에 형성되거나, 또는 보다 일반적으로는, 백-엔드 공정의 일부로서 적층될 수 있는 "n" 층들 중의 어느 층이 적층되기 전에 형성될 수 있기 때문이다.
본 명세서에서 기술된 본 발명에 대한 이점들 및 특징들은 대표적인 실시예로부터 사용가능한 많은 이점 및 특징들 중의 일부이며, 오직 본 발명의 이해를 돕기 위하여 제시된다. 이것들은 청구항, 또는 그 등가물상의 제약들에 의해 한정된 바와 같이 발명의 제약사항으로 고려되어서는 안된다. 예를 들어, 이 이점들 중 일부는, 그것들이 단일 실시예에서 동시에 제시될 수 없다는 점에서 서로 모순된다. 유사하게, 몇몇 이점들은 본 발명의 일 양상에 적용가능하나, 다른 양상들에는 적용되지 못한다. 그러므로, 특징들 및 이점들의 본 요약은 등가물을 결정하는것의 방향을 결정하는 것으로 고려되어서는 안된다. 본 발명의 추가적인 특징들 및 이점들은 도면들로부터, 그리고 청구항들로부터, 다음의 설명에서 명백해질 것이다.
본 명세서에 참조로써 통합되어 있는 미국 특허 출원 번호 11/329,481, 11/329,506, 11/329,539, 11/329,540, 11/329,556, 11/329,557, 11/329,558, 11/329,574, 11/329,575, 11/329,576, 11/329,873, 11/329,874, 11/329,875, 11/329,883, 11/329,885, 11/329,886, 11/329,887, 11/329,952, 11/329,953, 11/329,955, 11/330,011, 11/556,747 그리고 11/422,551 는 반도체 웨이퍼들을 위한 전기적 접촉부들 내에 작고 깊은 비아들을 형성하기 위한 다양한 기법들을 설명한다. 이 기법들은 예전에는 달성할 수 없었던 비아 밀도 및 배치(placement)를 고려하며, 칩 또는 웨이퍼 규모에서 수행될 수 있다.
쓰루-칩 전기 연결부들을 생성하되, 완전히 처리된 웨이퍼들(즉, 디바이스 내장 웨이퍼들(device bearing wafers))과 관련된 위험을 최소화하는 것이 요구되는 경우에, 다음 방식이 사용될 수 있다.
요약하면, 본 기법은 직접적으로, 프론트-엔드 공정이 완료될때 웨이퍼 상에 존재할 디바이스들과 관련하여 블랭크 웨이퍼 내에 비아들을 이 비아들이 있어야 할 위치에 형성하는 단계와, 상기 비아들을 전기 전도성으로 만들고 그후 웨이퍼 위에 디바이스들을 제조하는 단계와, 그러므로써 디바이스 제조 공정에 의하여 디바이스와 쓰루-칩 연결부들 사이에 연결을 만드는 단계를 포함한다.
특히, 프로세스는 블랭크 웨이퍼, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe), 갈륨-아스네이드(GaAs), 인듐 포스파이드(InP) 또는 다른 웨이퍼로 시작한다.
도 1은 공정을 설명하기 위하여 사용될 블랭크 웨이퍼(102)의 일부(100)의 단면도를 간략한 형태로 도시한다. 표현을 간단하게 하기 위하여 스케일은 전체적으로 왜곡되었음에 주의하여야 한다.
다음에, 비아들은, 만약 디바이스들이 이미 형성된 경우에 비아들이 형성될 위치에 대응하는, 웨이퍼 상의 미리 선택된 위치들에서 웨이퍼 내에 형성된다. 특정한 실시예에 따라, 이것은 예를 들어, 위에서 포함된 미국특허출원들에서 설명된 기법들 중 하나를 사용하여 비아들을 형성하는 것을 포함할 수 있다. 대안적으로, 또는 추가적으로, 비아들은 다른 프로세스들, 예를 들어 레이저 드릴링에 의해 형성될 수 있다.
도 2는 비아(202, 204, 206)의 형성 후 블랭크 웨이퍼(102)의 일부(100)를 간략한 형태로 도시한다. 도시한 바와 같이, 상기 부분의 비아들은 한 개의 단순 비아(202)와 두 개의 환형 비아들(204, 206)을 포함한다. 주목할 점은, 환형 비아들이 사용되기 때문에, 상기 비아들은 웨이퍼를 관통하여 완전히 신장되지 않으며, 오히려 웨이퍼의 바닥면(104)으로부터 짧은 거리로 정지하여 중앙 포스트(central post)가 붕괴되는 것이 방지된다는 것이다.
일단 비아들이 형성되면, 특정한 프론트-엔드 공정 단계들, 그리고 구체적으로 디바이스 생성 단계에서 발생하는 온도 및 압력을 견딜 수 있는 전도체로 상기 비아들을 충전(filling)함으로써, 상기 비아들은 전기적으로 전도성이 된다. 예를 들어, CMOS 공정이 수행되는 경우, 상기 전도체는 CMOS 공정에 수반되는 온도를 견딜 수 있는 Au, Cu, Ni, W, Ti 중 어느것 또는 어떤 다른 금속 또는 합금일 수 있다. 선택적으로, 비아들은, 상기 전도체가 기판과 쇼트(short)되는 것을 방지하거나 쇼트 되지 않도록 하기 위하여, 전도체로 충전되기 전에 유전체 또는 절연체의 층으로 코팅될 수 있다.
특정 실시예에 따라, 이것은 기상 증착(vapor deposition) 공정, 도금 공정 또는 결과적으로 상기 비아들을 충전되게 할 어떤 다른 공정을 사용하여 비아들을 충전하는 것을 포함한다. 대안적으로, 환형 비아 공정이 사용된다면, 이 환형 비아들은 적당하게 견고한 절연체로 채워질 수 있으며 중앙 포스트들은 적절하게 도핑될 수 있고 그럼으로써 전도체 자체로서 동작하고 그러한 비아내에 어떠한 금속도 필요치 않게 한다.
도 3은 단순 비아(202)가 금속(208)로 충전되고 환형 비아들 중 그 중앙 포스트를 제거한 환형 비아(204) 및 그 제거로 인해 남겨진 공간이 또한 금속(208)으로 충전된 후의 도 2의 비아들(202, 204, 206)을 간략한 형태로 도시한다. 유의할 점은 환형 비아들(204, 206) 모두는 적당한 절연체(210)로 충전되었다는 것이다. 그러나, 제2 환형 비아(206) 내의 중앙 포스트(212)는 제거되지 않았으므로 그것은 프론트-엔드 공정중에 전도체가 될 수 있다.
환형 비아들이 사용된 경우에, 웨이퍼의 바닥면(104)은 이제 전도체 금속(208) 또는 중앙 포스트(212)의 바닥을 노출하도록 얇아질 수 있다. 도면을 통해서 알 수 있듯이, 이렇게 얇게만드는 공정은, 절연체(210)가 중앙 포스트(212)를 제 위치에 잡고 있기 때문에 중앙 포스트(212)가 유지되는 비아(206)에는, 영향을 주지못할 것이다. 물론, 환형 비아들이 사용되지 않는다면, 비아는, 의도한 바에 따라, 웨이퍼를 통하여 신장되거나 또는 신장되지 않을 수 있으며, 후자의 경우, 예를 들어, 용량성 연결이 고려되지 않는한, 얇게 만드는 공정을 필요로하게될 것이라는 것을 숙지해야 한다.
또 다른 대안적인 변경에서는, 비아들이 웨이퍼를 완전히 관통하여 신장되지는 않을 것이며, 웨이퍼의 바닥과 비아 사이의 영역이 충분한 치수로 유지되어 그것이 프론트-엔드 공정 동안 디바이스 영역이 될 수 있다.
이 시점에서, 즉각적인 방식의 프로세싱은 종료되었으며 웨이퍼는 이제 완전한 세트의 전도성 비아들을 가지게 된다.
이후, 웨이퍼는 종래의 방식의 일반적인 프론트-엔드와 백-엔드 공정 및 다이싱(dicing)을 겪게될 수 있다. 일단 공정이 완료되면, 최종 칩은, 완전히 처리된 칩 위에서 위의 통합된 방식들 중 하나를 수행함으로써 가질수 있었을 것과 동일한 종류의 쓰루-칩 연결부들을, 그러나 훨씬 낮은 위험도와 잠재적으로는 높은 수율로 가질 것이다.
도 4는 프론트-엔드 공정이 완료된 후의, 도 1의 웨이퍼의 일부분을 간략하게 도시한다. 그러므로, 도 4에 도시된 바와 같이, 웨이퍼는 프론트-엔드 공정처리된 웨이퍼(400)가 되었으며, 이제 디바이스들이 존재할 수 있는 도핑된 영역(402)을 포함한다. 유익하게, 비아들은, 디바이스들과 관련한 그들의 위치로 인하여, 이제 상기 디바이스의 적절한 부분에 전기적으로 연결된다.
트랜지스터들이, 생산공정에 매우 민감하고, 평탄하며 극도로 결점이 없는 영역들을 필요로 하고, 따라서 상기 트랜지스터들이 비아 형성 중에 발생할 수 있는 오염의 위험 없이 형성되어야 하는 경우에는, 다음의 접근 방식이 이용될 수 있다.
요약하자면, 이러한 접근 방식은, 직접적으로는, 프론트-엔드 공정이 완료될 때까지 웨이퍼 위에 디바이스들을 형성하는 것을 포함하지만, 하나 또는 그 이상의 백-엔드 공정 단계들이 시작되기 전에 프론트-엔드 공정을 거친 웨이퍼에 비아를 형성하는 것과, 상기 비아들을 전기 전도성으로 만드는 것과, 그후에 하나 이상의 추가적인 백-엔드 공정 단계들을 수행하는 것을 포함한다.
도 5는 대안적인 공정을 설명하기 위하여 사용될 프론트-엔드 공정처리된 웨이퍼의 일부(500)를 간략하게 도시한다. 도시된 바와 같이, 웨이퍼(502)는 도핑된 영역(504) 내에 형성된 디바이스들을 포함한다. 그러나, 이 시점까지는, 금속 배선층들을 추가하기 위한 백-엔드 공정은 이루어지지 않았다.
그 후, 비아들은 디바이스들을 연결하거나 디바이스들을 회피하기 위하여 웨이퍼의 적당한 위치에 형성된다. 특정한 구현에 따라서는, 예를 들어, 위에 포함된 특허출원들에서 설명된 기법들 중 하나를 사용하여 비아를 형성하는 것을 포함할 수 있다. 대안적으로, 또는 추가적으로, 비아들은 예를 들어, 레이저 드릴링을 포함하는 다른 공정에 의해서 형성될 수 있다.
도 6은 비아들(602, 604, 606)의 형성 후 프론트-엔드 공정처리된 웨이퍼(502)의 부분(500)을 간략하게 도시한다. 도시된 바와 같이, 상기 부분(500) 내의 비아들은 하나의 단순 비아(602)(선택적인 유전체 또는 절연체 코팅을 포함하거나 포함하지 않을 수 있는)와 두개의 환형 비아들(604, 606)을 포함한다. 환형 비아들이 사용되기 때문에, 비아들은, 웨이퍼(502)를 완전히 관통하여 신장되지 않고, 오히려 중앙 포스트가 붕괴되는 것을 방지하기 위하여 웨이퍼(502)의 바닥표면(506)으로부터 짧은 거리로 정지된다.
일단 비아들이 형성된 경우, 전도성 충전재로 비아들을 충전함으로써 비아들은 전기 전도성으로 만들어 진다. 특정한 구현예에 따라, 이는 기상 증착 공정, 도금 공정 또는 결과적으로 상기 비아들을 충전하는 임의의 다른 공정을 사용하여 비아들을 충전하는 것을 포함할 수 있다. 특정한 구현에 따라, 비아 충전재는 형성될 금속층(들)에 대해 사용될 물질과 동일한 물질, 예를 들어 알루미늄, 텅스텐 또는 구리일 수 있으며, 금속층의 형성에 사용될 것과는 다른 물질, 예를 들어, 금, 은, 또는 니켈일 수 있고, 또는 디바이스로 직접 연결이 이루어지는 경우에는 비아가 도달하는 디바이스의 특정 부분과 부합하는 물질일 수 있으며, 이것은 예를 들어, 전계 효과 트랜지스터의 게이터 물질에 부합되는 폴리 실리콘을 사용하여 부착될 수 있다.
도 7은 희망하는 전기 전도성 충전재(608)로 채워진 후의 도 6의 비아들(602, 604, 606)의 간략화된 형태를 도시한다. 도시된 것과 같이, 전도체로 충전되기 전에, 적절한 절연체(610)를 사용하여 환형 비아들이 충전되었으며 환형 비아들(604, 606) 각각의 중앙 포스트들은 제거되었음에 유의해야 한다.
환형 비아가 사용되는 경우, 웨이퍼(502)의 바닥 표면(506)은 전기 전도성 충전재(608)를 노출하도록 얇게 만들어질 수 있다. 대안적으로, 상기 얇게 만드는 공정(필요한 경우)은 그 후의 어느 시점에 이루어질 수 도 있다.
다음으로, 백-엔드 공정은, 제1 백-엔드 연결층(본 명세서에서 "금속-1"층으로 지칭된)을 놓음으로써 시작될 있다.
도 8은 백-엔드 공정 중에 금속-1 층(800)이 추가된 후, 도 7의 구성의 간략한 형태를 도시한다.
유익하게는, 본 접근방식을 사용하여, 주어진 비아의 전도성 충전재(608)는 요구되는 바에 따라 금속-1 층(800)에 바로 연결되거나 연결되지 않을 수 있으며, 전자의 경우 이는 단순히, 도 8에 도시된 것과 같이, 금속-1 층(800)의 일부가 비아의 전도성 충전재(608) 위에 놓이고 전도성 충전재(608)와 직접 접촉하도록, 금속-1 층(800)을 적층함으로써 발생할 수 있다.
대안적이며 유익한 효과를 지닌 일 예시적인 구현예에서, 예를 들어, 도금 공정이 사용된다면, 금속-1 층의 형성은 비아 충전 공정의 일부로서 발생할 수 있다. 이러한 접근 방식에 따라, 웨이퍼는, 금속-1 층(800)에 대한 라우팅과 충전될 비아들이 모두 노출되도록 패턴화될 것이다. 그후, 도금 공정을 용이하게 하도록 시드층이 가해지고, 도금이 이루어진다. 이러한 방식으로, 시드가 있는 곳마다 형성하는 "과적재(overburden)"된 도금은, 본질적으로 금속-1 층(800)을 형성할 것이다. 또한, 선택적인 패턴화를 통하여, 필요에 따라 특정 비아들은 금속-1 층(800)을 통하여 "윗 방향"으로 신장되어 하나 이상의 특정 금속화층들(예를 들어, 금속-2 내지 금속-N 중 하나(여기서, "N"은 가장 바깥의 층이다))에 연결될 수 있다.
금속-2 내지 금속-N 층들 중 하나 이상에 연결이 이루어지는, 더욱 유익하며 대안적인 다른 접근방식이 사용될 수 있다. 이러한 다른 접근방식은 상기 과적재부를 패턴화하는데 있어서 포토레지스트가 사용될 수 있다는 점을 제외하고는 바로 전의 접근방식과 유사한다. 사용될 수 있는 포토레지스트의 한 종류는, 모든 비아들이 웨이퍼 상에 형성된다 하더라도 금속-1 층에 연결될 비아들만이 일차 도금공정을 위해서 노출된채 남겨지도록 특정 비아들을 선택적으로 덮기 위해 사용될 수 있는 "고체" 포토레지스트이다. 적절한 "고체" 포토레지스트 물질의 예로써, E. I. dupont de Nemours & Co로부터 상용화된 Riston dry film 포토레지스트 계열, 또는 적절한 두께의 시트(sheets)로 사용가능한 이와 유사한 포토레지스트들을 포함하며, 이에 한정되는 것은 아니다. 구체적으로, Riston dry film 포토레지스트 계열에 대하여는, Riston PlateMaster, EtchMaster 그리고 TentMaster 포토레지스트 계열의 제품들이 사용가능하다. Riston 제품과 같은 포토레지스트의 장점은 시트로써 표면위에 놓을 수 있다는 점과 강도가 세다는 점이다. 이 강도는 포토레지스트가, 그것이 나중에 용이하게 다시 노출될 수 있는식으로 비아를 덮을 수 있게끔 패턴화될 수 있음을 의미한다. 선택적으로, 만약 의도하지 않은 비아가 채워지는 것이 다수의 원인들 중 어느 원인에 대해 문제가 되지 않는다면, 종래의 비-고체 포토레지스트 또는 점성 포토레지스트가 이용될 수 있다. 도 9A 내지 9D는 다른 접근방식을 연속적인 단계들로 도시하는 바, 상기 방식은, 웨이퍼 위의 디바이스 영역(904)에 이미 디바이스를 가지고 있으며, 본 명세서에서 설명된 것과 같은 비아들(906, 908, 910, 912)을 이미 가지고 있는 웨이퍼(902)의 예시적인 일부분(900) 위에 고체 포토레지스트를 사용하는 것을 포함한다.
고체 포토레지스트(905)의 사용과 패턴화를 통하여, 금속-1 층과 연결될 비아들(906)을 그것들의 전도성 충전재로 충전하는 것과 금속-1 층을 형성하는 것은, 고체 포토레지스트(905)가 다른 비아들(908, 910, 912)이 전도성 충전재(608) 또는 포토레지스트 그 자체에 의해서 충전되는 것을 방지해주는 한편 "과적재"된 도금이 금속-1 층을 형성하도록 전도성 충전재(608)를 사용하여 도금함으로써, 동시에 이루어질 수 있다.
주목할 사항은, 금속화 층의 일부가 나중의 금속화 층에 연결될 비아를 침범하지 않도록, 일정한 수준의 계획이 필요할것이라는 점이다. 이러한 침범이 불가피하다면, 비아는 금속화 층을 형성하기 전에 충전되어야 하며 하나 이상의 금속화 층들 내에서 재라우팅(rerouting)될 필요가 있을 것이다. 이는 중요한 문제가 되지 않는데, 우선적으로 층들 내에서 금속화가 행해지는 부분적인 이유가 재라우팅이기 때문이다.
상기 접근 방식으로 돌아가면, 제1 "고체" 포토레지스트(905) 층이 제거되고, 금속-1 층과 비아들(910, 912)(다른 층들과 연결될 비아들)을 보호하기 위하여 새로운 "고체" 포토레지스트(905) 층이 가해지고, 금속-2 층의 형성과 동시에 충전될 비아들(908)을, 노출하도록 패턴화되며, 비아를 충전하고 "과적재(overburden)"된 도금을 금속-2 레이어로 사용하기 위하여 시드 층이 가해지고 도금공정이 실시된다(도 9B).
이러한 방식은, 필요에 따라 모든 비아들이 연결결될 때까지 연속적인 금속화 층들(도 9C, 9D)에 대해서 반복되며, 여기에서 남아있는 금속화 층들(즉, 금속-N 까지)을 형성하기 위하여 종래의 백-엔드 공정이 사용될 수 있다. 특히, 비록 현재의 백-엔드 공정이 10 내지 12개 이상의 층들(예를 들어 N= 10, 11, 12 그리고 그 이상)을 포함할 수 있다고 하더라도, 유리하게도, 본 접근 방식은 궁극적으로 필요한 백-엔드 층들의 개수에 관계없이 동일할 수 있다.
선택적으로, 프론트-엔드 공정이 완료된 직후에 비아를 에칭하거나 제조하는 대신, 다른 두 가지의 대안적인 접근 방식이 이용될 수 있다. 하나의 대안으로, 디바이스 요소가 추가될 때까지 프론트-엔드 공정이 수행될 수 있으며, 그후 상기 요소의 생성과 동시에 비아 형성 및 충전이 이루어질 수 있는데, 예를 들어, 비아들은 게이트 전도체(트랜지스터의 게이트들을 위한)의 적층과 동시에 식각되고 충전될 수 있다. 또 다른 대안에서는, 프론트-엔드 공정은 위와 같이 수행 완료될 수 있으나, 백-엔드 공정은 금속-"X"층(1 < X < N, 여기서 N 은 완성된 집적회로 칩에 대한 최후의 전체 층들의 수)의 형성까지만 수행 완료될 수 있을 것이며, 그 후에 비아들이 식각되고 그 층에 이르기까지 충전된다. 그후, 백-엔드 공정이 계속되고, 추가적인 몇개의 층들(금속-N 층 전의)이 완성된 후에도, 선택적으로 이 공정이 반복될 수 있다.
또한 주목할 점은, 본 명세서의 접근방식이 또한, 간단한 기능성 테스트 도중에 백-엔드 공정이 정지될 수 있게 해주어, 어떤 주어진 다이가 동작하지 않거나 전체적인 웨이퍼가 불충분한 수율을 가지는 경우에, 공정이 정지되거나 또는 중간 테스트를 통과한 다이에 대해서만 공정이 계속되도록 해준다는 것이다.
본 명세서의 기재(도면을 포함한)는 단지 일부 예시적인 실시예들을 대표하는 것으로 이해되어야 한다. 편이를 위하여, 본 명세서의 기재는 모든 가능한 실시예들 중 대표적인 예, 본 발명의 원리를 교시하는 예에 초점을 맞추었다. 본 명세서의 기재는 모든 가능한 변경사항들을 완전히 열거하려 시도하지 않았다. 본 발명의 구체적인 부분들에 대해서는 대안적인 실시예들이 제시되지 않을 수 있으며, 더 나아가 본 발명의 일부분에 해당하는 설명되지 않은 대안적인 실시예들이 가능하며, 그러한 대안적인 실시예들에 대해서는 비록 본 명세서에 기재되어 있지 않다고 하더라도 본 발명에서 이를 부정하는 것으로 해석해서는 아니 된다. 당업자는 설명되지 않은 실시예들의 다수가 본 발명과 동일한 원리를 가지며 균등물에 해당한다는 것을 이해할 것이다.

Claims (26)

  1. 디바이스 내장 반도체 웨이퍼(device-bearing semiconductor wafer) 내에 비아들을 형성하는 단계와;
    상기 디바이스 내장 반도체 웨이퍼 내의 비아들 중 적어도 일부를 전기 전도성(electrically conductive)으로 만드는 단계와; 그리고
    전기 전도성 비아와 금속화층 사이에 전기적 연결부들을 생성하기 위하여 상기 디바이스 내장 반도체 웨이퍼에 백-엔드 공정(back-end processing)을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 비아들을 형성하는 단계는, 환형 비아(annular via)들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 환형 비아들을 형성하는 단계는, 적어도 하나의 중앙 포스트(central post)를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 블랭크 반도체 웨이퍼 내의 비아들 중 적어도 일부를 전기 전도성으로 만드는 단계는, 상기 비아를 금속 중 하나, 금속 합금, 폴리실리콘 중 하나로 충전(filling)하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 비아를 채우는 단계는, 금속화 층의 형성과 동시에 상기 비아를 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 금속화층은 제1 금속층인 것을 특징으로 하는 방법.
  7. 제 5 항에 있어서,
    상기 금속화 층은 N 번째 금속 층인 것을 특징으로 하는 방법.
  8. 제 5 항에 있어서,
    상기 금속화 층은 제1 금속층과 N 번째 금속층 사이의 금속층인 것을 특징으로 하는 방법.
  9. 제 5 항에 있어서,
    상기 금속화 층의 형성과 동시에 상기 비아를 충전하는 단계는,
    고체 포토레지스트를 가하는 단계와;
    상기 고체 포토레지스트를 패턴화(patterning)하는 단계와;
    상기 패턴화 단계에 의해 노출된 영역들에 시드 층을 가하는 단계와; 그리고
    상기 시드층을 도금하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 비아를 충전하는 단계는,
    적어도 하나의 금속화 층의 형성에 후속하여, 상기 비아를 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 디바이스 내장 반도체 웨이퍼에 백-엔드 공정을 수행하는 단계는, 상기 디바이스 내장 반도체 웨이퍼 내의 적어도 일부 비아들을 전기 전도성으로 만드는 단계 후에 발생하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 디바이스 내장 반도체 웨이퍼에 백-엔드 공정을 수행하는 단계는, 도금 공정을 통하여 금속-X 층을 생성하는 단계를 포함하며, 여기서 X는 1과 N 사이의 숫자임을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    X 는 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 또는 12 중 어느 하나에 해당되는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서,
    X 는 10 보다 큰 것 특징으로 하는 방법.
  15. 제 1 항에 있어서,
    상기 백-엔드 공정의 수행이 시작된 후, 상기 백-엔드 공정의 수행이 완료되기 전에, 상기 반도체 웨이퍼 상에서 디바이스들의 기능 테스트를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 1 항에 있어서,
    후속하는 상기 고체 포토레지스트의 패턴화 단계, 도금 공정 수행 단계, 그리고 상기 고체 포토레지스트의 제거 단계에서, 적어도 하나의 비아는 도금 물질로 충전되지 않게끔, 상기 적어도 하나의 비아 위에 고체 포토레지스트를 가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 디바이스 내장 반도체 웨이퍼 내에 비아들을 형성하는 단계와;
    디바이스 내장 반도체 웨이퍼 내의 상기 비아들 중 적어도 일부를 전기 전도성으로 만드는 단계와; 그리고
    전기 전도성 비아와 전도성 반도체 층 사이에 전기적 연결부를 생성하도록, 상기 디바이스 내장 반도체 웨이퍼를 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 블랭크 반도체 웨이퍼 내에 비아들을 형성하는 단계와;
    상기 블랭크 반도체 웨이퍼 내의 상기 비아들 중 적어도 일부를 전기 전도성으로 만드는 단계와; 그리고
    상기 웨이퍼 상에 상기 전기 전도성 비아들과 연결되는 디바이스들을 생성하기 위하여, 상기 블랭크 웨이퍼에 프론트-엔드 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 비아를 형성하는 단계는 환형 비아들을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 제조 방법.
  20. 제 19 항에 있어서,
    상기 환형 비아들을 형성하는 단계는, 적어도 하나의 중앙 포스트를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 19 항에 있어서,
    상기 환형 비아들을 형성하는 단계는, 적어도 하나의 중앙 포스트를, 상기 블랭크 반도체 웨이퍼의 상기 프론트-엔드 공정 중에 그것이 전기 전도성이 될 수 있도록 손상되지 않은 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서,
    상기 블랭크 반도체 웨이퍼 내의 상기 비아들 중 적어도 일부를 전기 전도성으로 만드는 단계는, 상기 비아를 금속 또는 금속 합금 중 하나로 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서,
    상기 비아를 형성하는 단계는, 상기 웨이퍼를 관통할 깊이 보다 적은 깊이로 상기 비아들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    상기 프론트-엔드 공정을 수행하는 단계는, 적어도 하나의 비아의 바닥면 가까이에 위치한 영역 내에 디바이스를 형성하는 것을 특징으로 하는 방법.
  25. 제 18 항에 있어서,
    상기 프론트-엔드 공정을 수행하는 단계는, 적어도 하나의 비아의 외곽(outer end) 가까이에 위치한 영역 내에 디바이스를 형성하는 것을 특징으로 하는 방법.
  26. 제 18 항에 있어서,
    적어도 하나의 비아의 바닥부에 가장 근접하도록 웨이퍼의 한쪽을 얇게 만드는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020097014823A 2006-12-29 2007-12-28 쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼 KR101088926B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US88267106P 2006-12-29 2006-12-29
US60/882,671 2006-12-29
PCT/US2007/089061 WO2008083284A2 (en) 2006-12-29 2007-12-28 Front-end processed wafer having through-chip connections

Publications (2)

Publication Number Publication Date
KR20090094371A true KR20090094371A (ko) 2009-09-04
KR101088926B1 KR101088926B1 (ko) 2011-12-01

Family

ID=39589215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097014823A KR101088926B1 (ko) 2006-12-29 2007-12-28 쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼

Country Status (5)

Country Link
EP (1) EP2097924A4 (ko)
JP (2) JP2010515275A (ko)
KR (1) KR101088926B1 (ko)
CN (1) CN101663742B (ko)
WO (1) WO2008083284A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007044685B3 (de) * 2007-09-19 2009-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektronisches System und Verfahren zur Herstellung eines dreidimensionalen elektronischen Systems
FR2987937B1 (fr) * 2012-03-12 2014-03-28 Altatech Semiconductor Procede de realisation de plaquettes semi-conductrices
JP5925006B2 (ja) * 2012-03-26 2016-05-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218653A (ja) * 1989-11-13 1991-09-26 Mitsubishi Electric Corp エアーブリッジ金属配線を具えた半導体装置およびその製造方法
JP3979791B2 (ja) 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
EP1351288B1 (en) * 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device
JP4285629B2 (ja) * 2002-04-25 2009-06-24 富士通株式会社 集積回路を搭載するインターポーザ基板の作製方法
JP3748844B2 (ja) * 2002-09-25 2006-02-22 Ｎｅｃエレクトロニクス株式会社 半導体集積回路およびそのテスト方法
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP4322508B2 (ja) * 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
SE526366C3 (sv) * 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
JP3891299B2 (ja) * 2003-05-06 2007-03-14 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI228295B (en) * 2003-11-10 2005-02-21 Shih-Hsien Tseng IC structure and a manufacturing method
JP4114660B2 (ja) * 2003-12-16 2008-07-09 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
KR100569590B1 (ko) * 2003-12-30 2006-04-10 매그나칩 반도체 유한회사 고주파 반도체 장치 및 그 제조방법
WO2005086216A1 (ja) * 2004-03-09 2005-09-15 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
JP3875240B2 (ja) 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
JP4492196B2 (ja) * 2004-04-16 2010-06-30 セイコーエプソン株式会社 半導体装置の製造方法、回路基板、並びに電子機器
US7249992B2 (en) * 2004-07-02 2007-07-31 Strasbaugh Method, apparatus and system for use in processing wafers
JP2006049557A (ja) * 2004-08-04 2006-02-16 Seiko Epson Corp 半導体装置
WO2006019156A1 (ja) * 2004-08-20 2006-02-23 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置の製造方法
JP4524156B2 (ja) * 2004-08-30 2010-08-11 新光電気工業株式会社 半導体装置及びその製造方法
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7488680B2 (en) 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers

Also Published As

Publication number Publication date
KR101088926B1 (ko) 2011-12-01
JP2013175786A (ja) 2013-09-05
JP5686851B2 (ja) 2015-03-18
CN101663742B (zh) 2013-11-06
WO2008083284A3 (en) 2008-08-21
CN101663742A (zh) 2010-03-03
EP2097924A2 (en) 2009-09-09
EP2097924A4 (en) 2012-01-04
JP2010515275A (ja) 2010-05-06
WO2008083284A2 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
US7687397B2 (en) Front-end processed wafer having through-chip connections
US7919835B2 (en) Semiconductor device and method for manufacturing the same
US7453150B1 (en) Three-dimensional face-to-face integration assembly
US7704874B1 (en) Method for fabricating a frontside through-wafer via in a processed wafer and related structure
US10424508B2 (en) Interconnection structure having a via structure and fabrication thereof
KR20110113634A (ko) 퓨즈-타입 쓰루 실리콘 비아를 갖는 3ｄ 칩-스택
JP2015536563A (ja) 犠牲プラグを用いた基板貫通ビアの形成に係るデバイス、システム、および方法
TW202010069A (zh) 晶片封裝結構之形成方法
JP5686851B2 (ja) スルーチップ接続を有するフロントエンドプロセス済ウェハ
US7998854B2 (en) Wafer level integration module with interconnects
US8329573B2 (en) Wafer level integration module having controlled resistivity interconnects
KR20230098237A (ko) 자기-정렬된 상단 비아
US9478489B2 (en) Semiconductor dies with reduced area consumption
US20240096828A1 (en) Semiconductor structure having dummy conductive member and manufacturing method thereof
KR102572413B1 (ko) 3차원 메모리 장치 및 그 제조 방법
US20240006360A1 (en) Semiconductor structure having copper pillar within solder bump and manufacturing method thereof
TW202407937A (zh) 凸塊結構及其製作方法
US20200105646A1 (en) Semiconductor structure having through silicon via structure and method for forming the same
CN117316765A (zh) 半导体结构的制备方法以及掩膜版
US20070032060A1 (en) Method for forming conductive wiring and interconnects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 9