JP3748844B2 - 半導体集積回路およびそのテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路およびそのテスト方法に関し、特に、メタル拡散工程の途中段階で、ウェハを試験するテスト手法及びテスト時に接続するパッドと全ての工程完了時に使用するパッドの層を変更し、パッドクラックによる信頼性劣化を防ぐ半導体集積回路およびそのテスト方法に関する。
【0002】
【従来の技術】
図9(a)および図9(b)を参照すると、従来の半導体集積回路400は、ユーザー回路構成領域101と、ユーザー回路構成領域101内の最外郭に設けられたI/O領域(413、414、415)と、I/O領域(413、414、415)から配線(403,404,405)を介して、外部に信号を接続するパッド(402)を有する。
そして、この従来の半導体集積回路400は、ユーザー回路構成領域101をカスタマイズする前に、最上層のメタル層をパターニングしてテストストローブポイント(404)を形成している。
また、チップ配置に関しては、チップ面積削減のため、テストストローブポイント(404)用のパッドは、製品段階で試験する時のパッド(402)と違う場所(例えばスクラブ線領域)に設けられている。
【0003】
最上層メタルをパターニングしてテストストローブポイント(404)を形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行う。また、チップ上には、スクライブ線に設置すべき、アライメントマーク、チェックトランジスタなどを配置している。
【0004】
このような半導体集積回路およびそのテスト方法は、例えば、特許文献1に開示されている。
【0005】
【特許文献1】
特開昭62−183135号公報(186頁、第1図、第2図、第3図)
【0006】
【発明が解決しようとする課題】
しかしながら、最上層メタルをパターニングしてテストストローブポイントを形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行なっているため、カスタマイズ工程にて最上層メタルの加工段差が生じ、製造不良が生じ易くなるという問題がある。
すなわち、加工段差が生じているウェハー面にレジストを塗布すると、フォトレジストの膜厚にバラツキが生じるため、ステッパーによる露光後のレジストの加工精度にバラツキが生じ製造不良の要因となるためである。
また、従来は、メタル拡散途中段階で試験する時のパッドは、製品段階で試験する時のパッドと違う場所に設けられているため、メタル拡散途中段階の試験時のパッドにより、面積増加するという問題もある。
【0007】
したがって、本発明の目的は、上記問題を解決した提案することである。
【0008】
【課題を解決するための手段】
本発明の半導体集積回路は、n層(nは自然数)の配線層を有する半導体集積回路であって、前記n層配線層より下層のm層配線層(mは自然数)の製造工程完了段階で前記半導体集積回路の試験に用いられ、かつ前記m層配線層で構成された第1のパッドと、前記n層配線層で構成された第2のパッドとを有し、前記第1のパッドと前記第2のパッドとが重なり合うとともに、前記第1のパッドに接続されるI/Oバッファと前記第2のパッドに接続されるI/Oバッファが異なる構成である。
【0012】
【発明の実施の形態】
以下、図面を参照して本発明の半導体集積回路およびそのテスト方法の実施の形態について説明する。
【0013】
図1は、本発明の第1の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【0014】
図1を参照すると、本発明の第1の実施の形態に係る半導体集積回路のテスト方法は、まず、ステップS11において、製品として使用するメタル配線層の途中段階のメタルパターニング段階で、テストプローブポイントを形成する。この段階でチップに搭載する回路を全てパターニングはされていない。
【0015】
次に、ステップS12において、最上層のメタルまでパターニングされていない段階で、ステップS1で設けたプローブポイントを使用して、ウェハーを試験する。
【0016】
ステップS13において、ステップS12の試験の歩留りに応じてウェハーの分別をする。本実施の形態では、ステップS14において、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。
【0017】
次に、ステップS15において、歩留まりの良いウェハーに対して、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【0018】
次に、ステップS16において、メタル層のカスタマイズをしたウェハーの歩留まりテストをする。
【0019】
最後に、ステップS17において、ステップS16の試験の歩留りに応じてウェハーの分別をする。
【0020】
次に、本発明の第2の実施の形態に係る半導体集積回路のテスト方法について、説明する。図2は、本発明の第2の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【0021】
図2を参照すると、本発明の第2の実施の形態に係る半導体集積回路のテスト方法は、ステップS11からステップS14までは、本発明の第1の実施の形態に係る半導体集積回路のテスト方法と同一ステップである。
【0022】
次に、本発明の第2の実施の形態に係る半導体集積回路のテスト方法は、ステップS25において、ステップS12で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。このとき、ウェハー上マッピングを作成しても良い。
【0023】
次に、ステップS26において、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【0024】
次に、ステップS27において、ステップS25において選別したウェハーの良品チップに対して、ウェハーの歩留まりテストをする。この時、ステップS12でフェイルしたチップは、ステップS25の記録にしたがって試験をしない。
【0025】
最後に、ステップS28において、ステップS27の試験の歩留りに応じてウェハーの分別をする。
【0026】
次に、本発明の第3の実施の形態に係る半導体集積回路について説明する。
【0027】
図3(a)および図3(b)は、本発明の第3の実施の形態に係る半導体集積回路の構成を示した模式図である。
【0028】
図3(a)および図3(b)図3を参照すると、本発明の第3の実施の形態に係る半導体集積回路100は、5層メタル配線構造のLSIで、3層メタルまでパターニングした段階で、3層メタル配線を使用してテストプローブポイント102を形成している。
【0029】
すなわち、本発明の第3の実施の形態に係る半導体集積回路100は、ユーザー回路構成領域101と、ユーザー回路構成領域101内の最外郭に設けられたI/O領域(113、114、115)と、I/O領域(113、114、115)から3層配線(103,104,105)を介して、外部に信号を接続するパッド(102)を有する。
【0030】
そして、本発明の第3の実施の形態に係る半導体集積回路100は、ユーザー回路構成領域101をカスタマイズする前に、3層メタル配線を使用してテストプローブポイント102を形成している。
【0031】
図5は、この段階で、I/Oバッファ部(113、114、115)およびパッド部102を断面的に見た模式図である。図5に示すように、本発明の第3の実施の形態に係る半導体集積回路100は、テストプローブ120からパッド部102、配線103およびVIAホール116を介して、I/Oバッファ部(113、114、115)に信号を入出力し、ウェハのチップを試験する構成である。
【0032】
図4(a)および図4(b)は、本発明の第3の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての5層メタルまでパターニング完了したレイアウト図である。
【0033】
図4(a)および図4(b)を参照すると、本発明の第3の実施の形態に係る半導体集積回路100は、ユーザー回路構成領域101と、ユーザー回路構成領域101内の最外郭に設けられたI/O領域(113、114、115)と、I/O領域(113、114、115)から5層配線(203,204,205)を介して、外部に信号を接続するパッド(202)を有する。
【0034】
そして、本発明の第3の実施の形態に係る半導体集積回路100は、ユーザー回路構成領域101をカスタマイズし、5層メタル配線を使用してパッド202を形成している。
【0035】
図6は、この段階で、I/Oバッファ部(113、114、115)およびパッド部202を断面的に見た模式図である。図6に示すように、本発明の第3の実施の形態に係る半導体集積回路100は、テストプローブ220からパッド部202、配線203およびVIAホール216を介して、I/Oバッファ部(113、114、115)に信号を入出力し、ウェハのチップを試験する構成である。
【0036】
パッド部では、3層のテスト用プローブパッド(102)と5層のパッド202とは、電気的に接続されていない。
【0037】
図1のステップS11の段階で、図3に示すレイアウト図のように、製品として使用するメタル配線層(この実施の形態では5層配線層)の途中段階のメタルパターニング段階(この実施の形態では3層配線層)で、テストプローブポイントを形成する。この段階でチップに搭載する回路は、全てのパターンはパターニングはされていない。
【0038】
次に、ステップS12で、最上層のメタルまでパターニングされていない段階で、ステップS11で設けたプローブポイントを使用して、ウェハーを試験する。ステップS13で、ステップS12の試験の歩留りに応じてウェハーの分別する。本実施の形態では、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。ステップS25で、ステップS13で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。
【0039】
ステップS26で、図4に示すように、最終配線層までパターニングし、最終ウェハテストを実施する。この時、図6に示すようにパッド部では、最終配線層のパッドとメタル配線層の途中段階のメタルパターニング段階でのテスト用3層パッドは電気的に接続されていない。
【0040】
次に、本発明の第4の実施の形態に係る半導体集積回路について説明する。
【0041】
図7(a)および図7(b)は、本発明の第4の実施の形態に係る半導体集積回路の構成を示した図である。
【0042】
図7(a)および図7(b)を参照すると、本発明の第4の実施の形態に係る半導体集積回路300は、全ての5層メタルまでパターニング完了したレイアウト図で、テスト用I/Oバッファ(314)を5層配線304で、高電位電源線VDDまたは接地電位線GNDに接続し、通常に使用するI/Oバッファ(313)を5層配線303介して、5層パッド302に接続し、同様な通常に使用するI/Oバッファ(315)を5層配線305介して、5層パッド302に接続している。
【0043】
したがって、本発明の第4の実施の形態に係る半導体集積回路300は、3層配線段階のパッドで接続しているI/Oバッファと5層配線段階で接続しているI/Oバッファが異なるため、I/O部も含めて、全く3層と5層は電気的に接続されていない。
【0044】
そのため、メタルパターニング途中段階のパッドの損傷による吸水等の劣化が、全ての5層メタルまでパターニング完了した段階で、アルミを通じて5層パッドへ伝わらない効果が得られる。
【0045】
【発明の効果】
以上の説明のように、本発明は、最上層でないメタルをパターニングしてテストプローブポイントを形成し、このテストプローブポイントに対して(ユーザー回路のカスタマイズ前の)歩留まり試験する。
【0046】
かつ、全層のメタルをパターニングする前の途中段階でテストプローブパッドを、全層拡散完了時にウェハを試験時、プロービングする最上位層のパッドを有し、途中段階のテスト用プローブパッドと最上位層のパッドが、パッド領域では電気的に接続されていないため、全層メタル拡散時の製造不良を抑制することができる。
【0047】
また、メタルパターニング途中の歩留まり試験の結果を記録しておき、全層拡散後のテストではメタルパターニング途中の不良チップをテストしないことも可能とする。このようにすることにより、全層拡散後のテスト時間を短縮する効果を得られる。
【0048】
全層拡散後の製品を、メタルパターニング途中段階でウェハを試験する時に、プロ−ビングによりパッドが損傷しても、全層拡散後の製品を試験する時に、パッド領域では、メタルパターニング途中段階のパッドと全層拡散後のパッドは接続されていないため、メタルパターニング途中段階のパッドの損傷が、全層拡散後の製品には影響を与えない。段階で使用するバッファを使用しないときは、3層パッドと同じ位置に5層パッドを設け、別のバッファに接続することによって、パッド領域を増やすことなく3層時のウェハ試験が可能となる。
【0049】
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図2】本発明の第2の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図3】本発明の第3の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図4】本発明の第3の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての5層メタルまでパターニング完了したレイアウト図である。
【図5】本発明の第3の実施の形態の半導体集積回路の3層メタル配線を使用してテストプローブポイント102を形成した段階で、I/Oバッファ部(113、114、115)およびパッド部102を断面的に見た模式図である。
【図6】本発明の第3の実施の形態の半導体集積回路のユーザー回路構成領域101をカスタマイズし、5層メタル配線を使用してパッド202を形成した段階で、I/Oバッファ部(113、114、115)およびパッド部202を断面的に見た模式図である。
【図7】本発明の第4の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図8】従来の半導体集積回路のテスト方法のフローチャートである。
【図9】従来の半導体集積回路の構成を示した模式図である。
【符号の説明】
100,200,300,400 半導体集積回路チップ
101 カスタマイズ領域
102 3層配線パッド
103,104,105 3層配線
113,114,115 I/Oバッファ部
202 5層配線パッド
203,204,205 5層配線
116,216 VIAホール
120,220 テストプローブ
302 5層配線パッド
303,304,305 5層配線
313,315 I/Oバッファ部
314 テストバッファ部
402 5層配線パッド
403,404,405 5層配線
413,414,415 I/Oバッファ部
Claims (1)
- n層(nは自然数)の配線層を有する半導体集積回路であって、前記n層配線層より下層のm層配線層(mは自然数)の製造工程完了段階で前記半導体集積回路の試験に用いられ、かつ前記m層配線層で構成された第1のパッドと、前記n層配線層で構成された第2のパッドとを有し、前記第1のパッドと前記第2のパッドとが重なり合うとともに、前記第1のパッドに接続されるI/Oバッファと前記第2のパッドに接続されるI/Oバッファが異なることを特徴とする半導体集積回路。
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