JP2004319904A - 半導体装置、半導体装置の製造方法及び半導体装置のテスト方法 - Google Patents

半導体装置、半導体装置の製造方法及び半導体装置のテスト方法 Download PDF

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Abstract

【課題】テスト素子を配置する領域の制限を抑制する。
【解決手段】半導体装置のテスト方法は、複数のテスト素子２２を備えた第１の層２０と、複数のパッド３７を備えた第１の層２０と異なる第２の層３０とをそれぞれ形成する工程と、第１及び第２の層２０，３０を張り合わせ、テスト素子２０の少なくとも一部の素子をパッド３７と電気的に接続する工程と、テスト素子２２の少なくとも一部の素子の性能を評価する工程とを具備する。
【選択図】 図１

Description

【発明の属する技術分野】
本発明は、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を有する半導体装置、半導体装置の製造方法及び半導体装置のテスト方法に関する。
【従来の技術】
従来から、半導体装置の信頼性評価などを容易にするために、半導体装置を構成する要素（配線、トランジスタ、キャパシタ、抵抗など）をチップ上に搭載したＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップが用いられている。
従来のＴＥＧチップ１０では、図１３及び図１４に示すように、一つのシリコン基板７０上にテストサイト（テストエリア）部２０とプローブパッド部３０とが形成されている。
ここで、テストサイト部２０とは、例えばトランジスタやキャパシタなどのテスト素子２２が存在する領域を示し、プローブパッド部３０とは、プローブを立てるためのプローブパッドが存在する領域を示している。
従来のＴＥＧチップ１０では、例えば、３個のテスト素子２２からなるテストサイト部２０と１６個のプローブパッド３７とで、一つのＴＥＧ１１が構成されている。具体的には、ＴＥＧ１１の中央に３個のテスト素子２２が配置され、このテスト素子２２の両側にそれぞれ８個のプローブパッド３７が配置されている。ここで、プローブパッド３７は、絶縁膜７１，７２，７３，７４，７５，７６内の配線及びコンタクトを介して、テスト素子２２に電気的にそれぞれ接続されている。
【発明が解決しようとする課題】
上記の状況の中、半導体集積回路は集積度の向上が年々進んでおり、テストサイトで評価する半導体装置のサイズは縮小しつつある。しかし、テストサイトを電気的に評価するためのプローブパッドは、半導体装置の縮小の傾向に乖離して大きいままである。
例えば０．１１ｕｍ世代では、プローブパッドのサイズは８０ｕｍ〜１００ｕｍ□であり、このプローブパッドの専有面積と同程度の面積でテストサイトがレイアウトされている。このため、ＴＥＧのレイアウト上、ＴＥＧチップの最大６０％の面積を測定用のプローブパッドが占有してしまっている。尚、ここでのプローブパッドは、プローブのためだけに配置してあるものを指す。
一方、従来では、プローブパッドを複数のテスト素子で共有することができないことと、共通のプローブカードでテストサイトを評価することとから、プローブパッドの面積を小さくすることは困難である。
以上のように、従来技術では、ＴＥＧチップにおけるプローブパッドの専有面積が大きく、かつ、このプローブパッドの面積を小さくすることが困難であった。このため、テストサイトを形成できる領域が少なく、プローブパッドの面積によって、テストサイトの領域が制限されてしまっていた。
本発明は上記課題を解決するためになされたものであり、その目的とするところは、テスト素子を配置する領域の制限を抑制する半導体装置、半導体装置の製造方法及び半導体装置のテスト方法を提供することにある。
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
本発明の第１の視点による半導体装置は、第１の層と、前記第１の層内に設けられた複数の第１のテスト素子と、前記第１の層に張り合わされた前記第１の層とは異なる第２の層と、前記第２の層内に設けられ、前記第１のテスト素子に電気的に接続された複数のパッドとを具備する。
本発明の第２の視点による半導体装置の製造方法は、複数の第１のテスト素子を備えた第１の層と、複数のパッドを備えた前記第１の層と異なる第２の層とをそれぞれ形成する工程と、前記第１及び第２の層を張り合わせ、前記第１のテスト素子を前記パッドと電気的に接続する工程とを具備する。
本発明の第３の視点による半導体装置のテスト方法は、複数のテスト素子を備えた第１の層と、複数のパッドを備えた前記第１の層と異なる第２の層とをそれぞれ形成する工程と、前記第１及び第２の層を張り合わせ、前記テスト素子の少なくとも一部の素子を前記パッドと電気的に接続する工程と、前記テスト素子の少なくとも一部の素子の性能を評価する工程とを具備する。
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
第１の実施形態は、テストサイト部とプローブパッド部とでＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップが構成され、このＴＥＧチップはテストサイト部とプローブパッド部とを張り合わせることで形成されている。
図１（ａ）及び図１（ｂ）を用いて、本発明の第１の実施形態に係るＴＥＧチップについて、以下に説明する。
図１（ａ）及び図１（ｂ）に示すように、第１の実施形態に係るＴＥＧチップ１０は、テストサイト（テストエリア）部２０及びプローブパッド部３０を別々に形成した後、テストサイト部２０とプローブパッド部３０とを張り合わせて、一体化させている。ここで、テストサイト部２０とは、テスト素子２２が存在する領域を示し、プローブパッド部３０とは、プローブを立てるためのプローブパッド３７が存在する領域を示している。
ＴＥＧチップ１０の一つのＴＥＧ１１は、例えば、３個のテスト素子２２からなるテストサイト部２０と１６個のプローブパッド３７とで構成されている。具体的には、ＴＥＧ１１の中央に３個のテスト素子２２が配置され、このテスト素子２２の両側にそれぞれ８個のプローブパッド３７が配置されている。そして、プローブパッド３７は、絶縁膜２５，３１，３２内の配線２４，３５及びコンタクト２３，３４，３６を介して、テスト素子２２ａに電気的にそれぞれ接続されている。
ここで、テストサイト部２０内のテスト素子２２は、プローブパッド３７に電気的に接続された素子２２ａと、プローブパッド３７に電気的に接続されていない素子２２ｂとがある。このように、第１の実施形態では、従来技術と異なり、プローブパッド３７の下方におけるシリコン基板２１上には、プローブパッド３７に電気的に接続されないテスト素子２２ｂが存在している。従って、ＴＥＧチップ１０の平面図では、テスト素子２２とプローブパッド３７とが重なり合う部分が存在している。
図２（ａ）及び図２（ｂ）を用いて、本発明の第１の実施形態に係るテストサイト部について、以下に説明する。
図２（ａ）及び図２（ｂ）に示すように、第１の実施形態に係るテストサイト部２０は、シリコン基板２１上の全面にテスト素子２２が形成されている。そして、絶縁膜２５内には、テスト素子２２に接続するコンタクト２３が形成され、このコンタクト２３に接続する配線（パッド）２４が形成されている。この配線２４の上面は絶縁膜２５の外部に露出されており、プローブパッド部３０と電気的に接続するための接続部分となる。
テストサイト部２０の複数のテスト素子２２は、所定間隔（テストサイトピッチＰ１）だけ離間して、ＴＥＧチップ１０の全体に配置されている。ここで、テストサイトピッチＰ１は、各デバイス世代にて標準とするパッドセットを基準として設定されている。
また、テスト素子２２とは、例えば、ＳＲＡＭ，ＤＲＡＭ，ＦｅＲＡＭ，ＭＲＡＭのようなメモリ素子、キャパシタ、抵抗、配線などである。
また、テスト素子２２の表面形状は、図示するような短冊状であってもよいし、例えば正方形や円など種々の形状に変更することは可能である。
図３（ａ）及び図３（ｂ）を用いて、本発明の第１の実施形態に係るプローブパッド部について、以下に説明する。
図３（ａ）及び図３（ｂ）に示すように、第１の実施形態に係るプローブパッド部３０は、プローブパッド３７と多層配線層とで構成される。具体的には、絶縁膜３１，３２内にコンタクト３４、配線３６及びプローブパッド３７が形成され、プローブパッド３７の上面の一部が露出するように開口部３８を有する絶縁膜（パッシベーション膜）３３が形成されている。ここで、コンタクト３４の下面は絶縁膜３１の外部に露出されており、テストサイト部２０と電気的に接続するための接続部分となる。
プローブパッド部３０の複数のプローブパッド３７は、行方向（紙面の横方向）に所定間隔（パッドピッチＰ２）だけ離間し、かつ、列方向（紙面の縦方向）に所定間隔（パッドピッチＰ３）だけ離間して、ＴＥＧチップ１０の全体に配置されている。ここで、行方向におけるパッドピッチＰ２は、各デバイス世代にて標準とするパッドセットを基準として設定されている。また、列方向におけるパッドピッチＰ３は、プローブピンの最小ピッチを基準として、設定されている。
上記本発明の第１の実施形態に係るＴＥＧチップの製造方法について、以下に説明する。
まず、テストサイト部２０及びプローブパッド部３０が個別にそれぞれ形成される。
テストサイト部２０は、例えば次のように形成される。まず、シリコン基板２１上に例えばＳＲＡＭやＤＲＡＭのようなテスト素子２２が形成され、このテスト素子２２が絶縁膜２５で埋め込まれる。そして、絶縁膜２５内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト２３が形成される。さらに、コンタクト２３上に金属膜からなる配線２４が形成される。
プローブパッド部３０は、例えば次のように形成される。まず、絶縁膜３１内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト３４が形成される。次に、コンタクト３４に接続する配線３５が形成される。そして、配線３５を埋め込むように絶縁膜３２が形成される。次に、絶縁膜３２内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト３６が形成される。次に、コンタクト３６に接続するプローブパッド３７が形成される。そして、プローブパッド３７上に絶縁膜３３が形成された後、この絶縁膜３３内に開口部３８が形成される。これにより、プローブパッド３７の上面の一部が外部に露出される。
上記のように、テストサイト部２０及びプローブパッド部３０が個別にそれぞれ形成された後、テストサイト部２０とプローブパッド部３０とが張り合わされる。
具体的には、まず、テストサイト部２０のシリコン基板２１の反対側面と、プローブパッド部３０のプローブパッド３７の反対側面とを向かい合わせる。そして、テストサイト部２０の配線２４と、プローブパッド部３０のコンタクト３４とが接するように張り合わされる。その結果、テスト素子２２の一部がプローブパッド３７に電気的に接続され、ＴＥＧチップ１０が完成する。
上記本発明の第１の実施形態に係るＴＥＧチップのテスト方法について、以下に説明する。
まず、テストサイト部２０及びプローブパッド部３０が個別にそれぞれ形成される。
次に、テストサイト部２０とプローブパッド部３０とが張り合わされ、テスト素子２２の一部とプローブパッド３７が電気的に接続される。
次に、プローブパッド部３０のプローブパッド３７にプローブ針をあてることにより、テスト素子２２の性能が評価される。
このようなテスト方法において、テストサイト部２０には複数のテスト素子２２が形成されているが、評価対象となるテスト素子２２はプローブパッド３７に電気的に接続しているもののみである。つまり、図１（ｂ）の場合、プローブパッド３７に電気的に接続しているテスト素子２２ａのテスト評価は可能であるが、プローブパッド３７に電気的に接続していないテスト素子２２ｂのテスト評価は不可能である。
従って、第１の実施形態では、ＴＥＧチップ１０に設けられた複数のテスト素子２２のうち、テスト評価を行いたいテスト素子２２のみを選んでテスト評価することができる。つまり、例えば次のような方法で、評価対象を選定してテスト評価を行うことができる。
まず、図４に示すように、複数のテスト素子２２を素子の種類毎に分ける。そして、列毎に異なる種類のテスト素子が配置するように、同種類のテスト素子２２を一列に配置する。
ここで、例えば、第１のグループ１２ａ，１２ｂ，１２ｃ，１２ｄにはＳＲＡＭからなるテスト素子２２を配置し、第２のグループ１３ａ，１３ｂ，１３ｃ，１３ｄにはＤＲＡＭからなるテスト素子２２を配置し、第３のグループ１４ａ，１４ｂ，１４ｃ，１４ｄにはＭＲＡＭからなるテスト素子２２を配置したとする。
この例において、図４のようにテストサイト部２０とプローブパッド部３０とを張り合わせた場合は、第１のグループ１２ａ，１２ｂ，１２ｃ，１２ｄのＳＲＡＭからなるテスト素子２２のみを評価することができる。
尚、図４のプローブパッド部３０を紙面の右方向にずらして、第２のグループ１３ａ，１３ｂ，１３ｃ，１３ｄのテスト素子２２をプローブパッド３７と電気的に接続した場合は、第２のグループ１３ａ，１３ｂ，１３ｃ，１３ｄのＤＲＡＭからなるテスト素子２２のみを評価することもできる。同様に、図４のプローブパッド部３０を紙面の左方向にずらして、第３のグループ１４ａ，１４ｂ，１４ｃ，１４ｄのテスト素子２２をプローブパッド３７と電気的に接続した場合は、第３のグループ１４ａ，１４ｂ，１４ｃ，１４ｄのＭＲＡＭからなるテスト素子２２のみを評価することもできる。
上記第１の実施形態によれば、テストサイト部２０とプローブパッド部３０とを別々に作成して張り合わせている。このため、プローブパッド３７の占有面積に関係なく、シリコン基板２１上にテスト素子２２を形成することができる。従って、プローブパッド３７の面積によるテスト素子２２の領域の制限を排除することができる。このため、次のような効果を得ることができる。
従来技術では、テスト素子２２がピッチＰ１’で配置されていたのに対し、第１の実施形態では、テスト素子２２をＰ１’／ＮのピッチＰ１で配置することが可能である。従って、シリコン基板２１上の全面に、最大で従来のＮ倍のテスト素子２２を配置することができる。
例えば、従来技術によるテスト素子２２がピッチＰ１’で配置されていた場合（図５（ａ）参照）、第１の実施形態では、ピッチＰ１’の１／３のピッチＰ１でテスト素子２２を配置することができる（図５（ｂ）参照）。従って、この場合、シリコン基板２１上の全面に、最大で従来の３倍のテスト素子２２を配置することができることになる。
さらには、このようにテスト素子２２の数を増加できることで、評価対象となるテスト素子２２の種類を増やすことができる。このことは、多種多様なデバイスを同一基板上に形成するシステムＬＳＩでは、同一面積で多種、多数のテスト素子を入れられることになるため、非常に有効である。
また、上記第１の実施形態によれば、テスト素子２２を種類毎に分けて同種類のテスト素子２２を一列に配置し、テストサイト部２０とプローブパッド部３０との張り合わせ箇所を調整することで、複数のテスト素子２２のうち評価したい素子を選択することが可能である。
［第２の実施形態］
第２の実施形態は、エリアバンプを用いた場合の例である。そして、テストサイト部と配線層部とチップキャリア部とでＴＥＧチップが構成され、このＴＥＧチップはテストサイト部と配線層部とチップキャリア部とを張り合わせることで形成されている。
尚、第２の実施形態では、上記第１の実施形態と同様の部分については省略又は簡略化し、主に異なる部分について説明する。
図６（ａ）及び図６（ｂ）を用いて、本発明の第２の実施形態に係るＴＥＧチップについて、以下に説明する。尚、図６（ａ）において、はんだボールは図示せずに省略している。
図６（ａ）及び図６（ｂ）に示すように、第２の実施形態に係るＴＥＧチップ１０は、テストサイト部２０、配線層部４０及びチップキャリア部５０を別々に形成した後、テストサイト部２０と配線層部４０とチップキャリア部５０とを張り合わせて、一体化させている。
ここで、テストサイト部２０内の複数のテスト素子２２は、シリコン基板２１上に高密度で配置されている。そして、複数のテスト素子２２は、配線２４，４５，４９，５６，５８，６０、コンタクト２３，４４，４６，５７，５９及びバンプ４７を介してはんだボール６１に電気的に接続された素子２２ａと、はんだボール６１に電気的に接続されていない素子２２ｂとがある。このように、第２の実施形態では、バンプ４７の下方におけるシリコン基板２１上には、はんだボール６１に電気的に接続されないテスト素子２２ｂが存在している。従って、ＴＥＧチップ１０の平面図では、テスト素子２２とバンプ４７とが重なり合う部分が存在している。
図７（ａ）及び図７（ｂ）は、本発明の第２の実施形態に係るテストサイト部を示すが、上記第１の実施形態と同じ構造であるため、説明は省略する。
図８（ａ）及び図８（ｂ）を用いて、本発明の第２の実施形態に係る配線層部について、以下に説明する。
図８（ａ）及び図８（ｂ）に示すように、第２の実施形態に係る配線層部４０は、バンプ４７と多層配線層とで構成される。具体的には、絶縁膜４１，４２内にコンタクト４４，４６及び配線４５，４９が形成され、配線（パッド）４９の上面の一部が露出するように開口部４８を有する絶縁膜４３が形成されている。
そして、配線４９の露出された表面上にバンプ４７が形成されている。ここで、コンタクト４４の下面は絶縁膜４１の外部に露出されており、テストサイト部２０と電気的に接続するための接続部分となる。また、バンプ４７は、チップキャリア部５０と電気的に接続するための接続部分となる。
配線層部４０の複数のバンプ４７及び配線４９は、例えば、第１の実施形態と同様、行方向に所定間隔（パッドピッチＰ２）だけ離間し、かつ、列方向に所定間隔（パッドピッチＰ３）だけ離間して、ＴＥＧチップ１０の全体に配置されている。
図９（ａ）及び図９（ｂ）を用いて、本発明の第２の実施形態に係るチップキャリア部について、以下に説明する。
図９（ａ）及び図９（ｂ）に示すように、第２の実施形態に係るチップキャリア部５０は、はんだボール６１と多層配線層とで構成される。具体的には、絶縁膜５１，５２，５３，５４，５５内にコンタクト５７，５９及び配線５６，５８，６０が形成され、配線６０上にはんだボール６１が形成されている。ここで、配線５６の下面は絶縁膜５１の外部に露出されており、配線層部４０と電気的に接続するための接続部分となる。
上記本発明の第２の実施形態に係るＴＥＧチップの製造方法について、以下に説明する。
まず、テストサイト部２０、配線層部４０及びチップキャリア部５０が個別にそれぞれ形成される。
テストサイト部２０は、例えば、上記第１の実施形態と同様の方法に形成される。
配線層部４０は、例えば次のように形成される。まず、絶縁膜４１内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト４４が形成される。次に、コンタクト４４に接続する配線４５が形成される。そして、配線４５を埋め込むように絶縁膜４２が形成される。次に、絶縁膜４２内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト４６及び配線４９が形成される。次に、配線４９上に絶縁膜４３が形成された後、この絶縁膜４３内に開口部４８が形成される。そして、この開口部４８内にバンプ４７が形成される。
チップキャリア部５０は、例えば次のように形成される。まず、絶縁膜５１内に配線５６が形成され、この配線５６上に絶縁膜５２が形成される。この絶縁膜５２内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト５７が形成される。次に、コンタクト５７に接続する配線５８が形成される。そして、配線５８を埋め込むように絶縁膜５３が形成される。次に、絶縁膜５３上に絶縁膜５４が形成され、この絶縁膜５４内に開口部が形成され、この開口部を金属膜で埋め込むことで、コンタクト５９が形成される。次に、コンタクト５９に接続する配線６０が形成される。そして、配線６０を埋め込むように絶縁膜５５が形成される。次に、配線６０上にはんだボール６１が形成される。
上記のように、テストサイト部２０、配線層部４０及びチップキャリア部５０が個別にそれぞれ形成された後、図１０（ａ）に示すように、テストサイト部２０と配線層部４０とが張り合わされる。
具体的には、まず、テストサイト部２０のシリコン基板２１の反対側面と、配線層部４０のバンプ４７の反対側面とを向かい合わせる。そして、テストサイト部２０のパッド２４と、配線層部４０のコンタクト４４とが接するように張り合わされる。その結果、テスト素子２２の一部がバンプ４７に電気的に接続される。
次に、図１０（ｂ）に示すように、テストサイト部２０及び配線層部４０とチップキャリア部５０とが張り合わされる。
具体的には、まず、配線層部４０のバンプ４７の反対側面と、チップキャリア部５０のはんだボール６１の反対側面とを向かい合わせる。そして、配線層部４０のバンプ４７と、チップキャリア部５０の配線５６とが接するように張り合わされる。これにより、ＴＥＧチップ１０が完成する。
上記本発明の第２の実施形態に係るＴＥＧチップのテスト方法について、以下に説明する。
まず、テストサイト部２０、配線層部４０及びチップキャリア部５０が個別にそれぞれ形成される。
次に、テストサイト部２０と配線層部４０とが張り合わされ、テスト素子２２の一部とバンプ４７が電気的に接続される。
次に、テストサイト部２０及び配線層部４０とチップキャリア部５０とが張り合わされ、テスト素子２２の一部とはんだボール６１とがバンプ４７を介して電気的に接続される。
次に、はんだボール６１を用いて、テスト素子２２の性能が評価される。
このようなテスト方法において、テストサイト部２０には複数のテスト素子２２が形成されているが、評価対象となるテスト素子２２ははんだボール６１に電気的に接続しているもののみである。つまり、図６（ｂ）の場合、はんだボール６１に電気的に接続しているテスト素子２２ａのテスト評価は可能であるが、はんだボール６１に電気的に接続していないテスト素子２２ｂのテスト評価は不可能である。
従って、第２の実施形態では、第１の実施形態と同様、ＴＥＧチップ１０に設けられた複数のテスト素子２２のうち、テスト評価を行いたいテスト素子２２のみを選んでテスト評価することができる。
上記第２の実施形態によれば、テストサイト部２０と配線層部４０とチップキャリア部５０とを別々に作成して張り合わせている。このため、配線（パッド）４９の占有面積に関係なく、シリコン基板２１上にテスト素子２２を形成することができる。従って、配線４９の面積によるテスト素子２２の領域の制限を排除することができる。
また、第１の実施形態と同様に、テスト素子２２を種類毎に分けて同種類のテスト素子２２を一列に配置し、テストサイト部２０と配線層部４０との張り合わせ箇所を調整することで、複数のテスト素子２２のうち評価したい素子を選択することが可能である。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
例えば、熱耐性等の評価を行う場合には、ＴＥＧチップ１０をパッケージに入れてもよい。
また、テスト素子とパッドのレイアウトは上述したレイアウトに限定されず、次のようなレイアウトであってもよい。例えば、図１１に示すように、テスト素子２２がパッド３７に囲まれる構造であってもよい。例えば、図１２に示すように、テスト素子２２がパッド３７にコの字型に囲まれていてもよい。
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【発明の効果】
以上説明したように本発明によれば、テスト素子を配置する領域の制限を抑制する半導体装置、半導体装置の製造方法及び半導体装置のテスト方法を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施形態に係わるＴＥＧチップを示す平面図、図１（ｂ）は図１（ａ）のＩＢ−ＩＢ線に沿ったＴＥＧチップの断面図。
【図２】図２（ａ）は本発明の第１の実施形態に係わるテストサイト部を示す平面図、図２（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線に沿ったテストサイト部の断面図。
【図３】図３（ａ）は本発明の第１の実施形態に係わるプローブパッド部を示す平面図、図３（ｂ）は図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿ったプローブパッド部の断面図。
【図４】本発明の第１の実施形態に係わるＴＥＧチップを示す平面図。
【図５】図５（ａ）は従来技術によるＴＥＧチップを示す平面図、図５（ｂ）は本発明の第１の実施形態に係わるＴＥＧチップを示す平面図。
【図６】図６（ａ）は本発明の第２の実施形態に係わるＴＥＧチップを示す平面図、図６（ｂ）は図６（ａ）のＶＩＢ−ＶＩＢ線に沿ったＴＥＧチップの断面図。
【図７】本発明の第２の実施形態に係わるテストサイト部を示す断面図。
【図８】本発明の第２の実施形態に係わる配線層部を示す断面図。
【図９】本発明の第２の実施形態に係わるチップキャリア部を示す断面図。
【図１０】図１０（ａ）は本発明の第２の実施形態に係わるテストサイト部と配線層部を張り合わせた状態を示す断面図、図１０（ｂ）は本発明の第２の実施形態に係わるテストサイト部と配線層部とチップキャリア部とを張り合わせた状態を示す断面図。
【図１１】本発明の第１及び第２の実施形態に係わる他のＴＥＧチップを示す平面図。
【図１２】本発明第１及び第２の実施形態に係わる他のＴＥＧチップを示す平面図。
【図１３】従来技術によるＴＥＧチップを示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿ったＴＥＧチップの断面図。
【符号の説明】
１０…ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップ、１１…ＴＥＧ、１２ａ，１２ｂ，１２ｃ，１２ｄ…第１のグループ、１３ａ，１３ｂ，１３ｃ，１３ｄ…第２のグループ、１４ａ，１４ｂ，１４ｃ，１４ｄ…第３のグループ、２０…テストサイト部、２１…シリコン基板、２２，２２ａ，２２ｂ…テスト素子、２３，３４，３６，４４，４６，５７，５９…コンタクト、２４，４９…パッド、２５，３１，３２，３３，４１，４２，４３，５１，５２，５３，５４，５５…絶縁膜、３０…プローブパッド部、３５，５６，５８，６０…配線、３７…プローブパッド、３８，４８…開口部、４０…配線層部、５０…チップキャリア部、６１…はんだボール。

Claims (26)

  1. 第１の層と、
    前記第１の層内に設けられた複数の第１のテスト素子と、
    前記第１の層に張り合わされた前記第１の層とは異なる第２の層と、
    前記第２の層内に設けられ、前記第１のテスト素子に電気的に接続された複数のパッドとを具備することを特徴とする半導体装置。
  2. 前記パッド上にそれぞれ設けられた複数のバンプと、
    前記バンプを介して前記第２の層と張り合わされた前記第１及び第２の層と異なる第３の層と、
    前記第３の層に設けられ、前記第１のテスト素子に電気的に接続されたはんだボールとをさらに具備することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のテスト素子は全て同種類の素子であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１のテスト素子は、第１の列に一列に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の層内に設けられ、前記パッドと電気的に絶縁された複数の第２のテスト素子とをさらに具備することを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記第２のテスト素子は全て同種類の素子であることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２のテスト素子は、前記第１のテスト素子と異なる種類の素子であることを特徴とする請求項５に記載の半導体装置。
  8. 前記第１のテスト素子は、第１の列に一列に配置されており、前記第２のテスト素子は、第１の列と異なる第２の列に一列に配置されていることを特徴とする請求項５に記載の半導体装置。
  9. 前記第２のテスト素子は、前記パッドの下方における前記第１の層内に設けられていることを特徴とする請求項５に記載の半導体装置。
  10. 前記第１の層内に設けられ、前記第１のテスト素子に接続された第１の接続部材と、
    前記第２の層内に設けられ、前記パッド及び前記第１の接続部材に接続された第２の接続部材と
    をさらに具備することを特徴とする請求項１に記載の半導体装置。
  11. 前記第１の層内に設けられ、前記第１のテスト素子に接続された第１の接続部材と、
    前記第２の層内に設けられ、前記パッド及び前記第１の接続部材に接続された第２の接続部材と、
    前記第３の層内に設けられ、前記バンプ及び前記はんだボールに接続された第３の接続部材と
    をさらに具備することを特徴とする請求項２に記載の半導体装置。
  12. 複数の第１のテスト素子を備えた第１の層と、複数のパッドを備えた前記第１の層と異なる第２の層とをそれぞれ形成する工程と、
    前記第１及び第２の層を張り合わせ、前記第１のテスト素子を前記パッドと電気的に接続する工程と
    を具備することを特徴とする半導体装置の製造方法。
  13. 前記第２の層の形成の際、前記パッド上に複数のバンプをそれぞれ形成し、
    前記第１及び第２の層の形成とは別に、はんだボールを備えた第３の層を形成し、
    前記第１及び第２の層を張り合わせた後、前記第２及び第３の層を張り合わせ、前記第１のテスト素子を前記はんだボールと前記バンプを介して電気的に接続することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１のテスト素子は全て同種類の素子であることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記第１のテスト素子は、第１の列に一列に形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  16. 前記第１の層の形成の際、前記第１の層内に前記パッドと電気的に絶縁された複数の第２のテスト素子を形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  17. 前記第２のテスト素子は全て同種類の素子であることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第２のテスト素子は、前記第１のテスト素子と異なる種類の素子であることを特徴とする請求項１６に記載の半導体装置の製造方法。
  19. 前記第１のテスト素子は、第１の列に一列に形成し、前記第２のテスト素子は、第１の列と異なる第２の列に一列に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  20. 前記第２のテスト素子は、前記パッドの下方における前記第１の層内に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  21. 前記第１の層の形成の際、前記第１の層内に前記第１のテスト素子に接続する第１の接続部材を形成し、
    前記第２の層の形成の際、前記第２の層内に前記パッド及び前記第１の接続部材に接続する第２の接続部材を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  22. 前記第１の層の形成の際、前記第１の層内に前記第１のテスト素子に接続する第１の接続部材を形成し、
    前記第２の層の形成の際、前記第２の層内に前記パッド及び前記第１の接続部材に接続する第２の接続部材を形成し、
    前記第３の層の形成の際、前記第３の層内に前記バンプ及び前記はんだボールに接続する第３の接続部材を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  23. 複数のテスト素子を備えた第１の層と、複数のパッドを備えた前記第１の層と異なる第２の層とをそれぞれ形成する工程と、
    前記第１及び第２の層を張り合わせ、前記テスト素子の少なくとも一部の素子を前記パッドと電気的に接続する工程と、
    前記テスト素子の少なくとも一部の素子の性能を評価する工程とを具備することを特徴とする半導体装置のテスト方法。
  24. 前記第２の層の形成の際、前記パッド上に複数のバンプをそれぞれ形成し、
    前記第１及び第２の層の形成とは別に、はんだボールを備えた第３の層を形成し、
    前記第１及び第２の層を張り合わせた後、前記第２及び第３の層を張り合わせ、前記テスト素子の少なくとも一部の素子を前記はんだボールに前記バンプを介して電気的に接続することを特徴とする請求項２３に記載の半導体装置のテスト方法。
  25. 前記テスト素子は、同じ種類の素子毎に一列に形成することを特徴とする請求項２３又は２４に記載の半導体装置のテスト方法。
  26. 前記テスト素子は、前記同じ種類の素子毎に評価することを特徴とする請求項２５に記載の半導体装置のテスト方法。
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