KR20040090927A - 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의테스트 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의테스트 방법 Download PDF

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Abstract

반도체 장치로서, 제1 층과, 상기 제1 층 내에 형성된 복수개의 제1 테스트 소자와, 상기 제1 층에 접합되고 상기 제1 층과는 상이한 제2 층과, 상기 제2 층 내에 형성되고, 상기 제1 테스트 소자에 전기적으로 접속된 복수개의 패드를 포함한다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 테스트 방법{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND TESTING METHOD OF SEMICONDUCTOR DEVICE}
<관련 출원>
본 출원은 2003년 4월 18일자의 일본 특허출원번호 제2003-114568호의 우선권을 주장하며, 그 내용은 본 명세서에 포함된다.
본 발명은, TEG(Test Element Group)를 갖는 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 테스트 방법에 관한 것이다.
종래에, 반도체 장치의 신뢰성 평가 등을 쉽게 하기 위해서, 반도체 장치를 구성하는 요소(배선, 트랜지스터, 캐패시터, 저항 등)를 칩 상에 탑재한 TEG(Test Element Group) 칩이 이용되고 있다.
종래의 TEG 칩(10)에서는, 도 13 및 도 14에 도시한 바와 같이, 하나의 실리콘 기판(70) 상에 테스트 사이트(test site)(테스트 에리어; test area)부(20)와 프로브 패드(probe pad; 30)가 형성되어 있다.
여기서, 테스트 사이트부(20)란, 예를 들면 트랜지스터나 캐패시터 등의 테스트 소자(22)가 존재하는 영역을 나타내고, 프로브 패드부(30)란, 프로브를 세우기 위한 프로브 패드가 존재하는 영역을 나타내고 있다.
종래의 TEG 칩(10)에서는, 예를 들면, 3개의 테스트 소자(22)로 이루어지는 테스트 사이트부(20)와 16개의 프로브 패드(37)로, 하나의 TEG(11)가 구성되어 있다. 구체적으로 설명하면, TEG(11)의 중앙에 3개의 테스트 소자(22)가 배치되고, 이 테스트 소자(22)의 양측에 각각 8개의 프로브 패드(37)가 배치되어 있다. 여기서, 프로브 패드(37)는, 절연막(71, 72, 73, 74, 75, 76) 내의 배선 및 컨택트를 통하여, 테스트 소자(22)에 전기적으로 각각 접속되어 있다.
상기와 같은 상황에서, 반도체 집적 회로는 집적도의 향상이 해마다 진행하고 있고, 테스트 사이트에서 평가하는 반도체 장치의 사이즈는 계속 축소되고 있다. 그러나, 테스트 사이트를 전기적으로 평가하기 위한 프로브 패드는, 반도체 장치의 축소의 경향에 역행하여 계속 큰 상태로 있다.
예를 들면 0.11 ㎛ 세대에서는, 프로브 패드의 사이즈는 80 ㎛∼100 ㎛□이고, 이 프로브 패드의 전유 면적과 같은 정도의 면적으로 테스트 사이트가 레이 아웃되어 있다. 이 때문에, TEG의 레이아웃 상, TEG 칩의 최대 60%의 면적을 측정용의 프로브 패드가 점유하고 있다. 또한, 여기서의 프로브 패드는, 프로브를 위해서만 배치되어 있는 것을 가리킨다.
한편, 종래에는, 프로브 패드를 복수개의 테스트 소자에서 공유하는 것이 불가능하고, 공통의 프로브 카드에 의해 테스트 사이트를 평가하기 때문에, 프로브 패드의 면적을 작게 하는 것은 곤란하다.
이상과 같이, 종래 기술에서는, TEG 칩에서의 프로브 패드의 전유 면적이 크고, 또한, 이 프로브 패드의 면적을 작게 하는 것이 곤란했다. 이 때문에, 테스트 사이트를 형성할 수 있는 영역이 적어서, 프로브 패드의 면적에 의해서, 테스트 사이트의 영역이 제한되고 있었다.
도 1a는 본 발명의 제1 실시예에 관계되는 TEG 칩을 도시하는 평면도.
도 1b는 도 1a의 IB-IB 선을 따른 TEG 칩의 단면도.
도 2a는 본 발명의 제1 실시예에 관계되는 테스트 사이트부를 도시하는 평면도.
도 2b는 도 2a의 IIB-IIB 선을 따른 테스트 사이트부의 단면도.
도 3a는 본 발명의 제1 실시예에 관계되는 프로브 패드부를 도시하는 평면도.
도 3b는 도 3a의 IIIB-IIIB 선을 따른 프로브 패드부의 단면도.
도 4는 본 발명의 제1 실시예에 관계되는 TEG 칩을 도시하는 평면도.
도 5의 (a)는 종래 기술에 의한 TEG 칩을 도시하는 평면도.
도 5의 (b)는 본 발명의 제1 실시예에 관계되는 TEG 칩을 도시하는 평면도.
도 6a는 본 발명의 제2 실시예에 관계되는 TEG 칩을 도시하는 평면도.
도 6b는 도 6a의 VIB-VIB 선을 따른 TEG 칩의 단면도.
도 7은 본 발명의 제2 실시예에 관계되는 테스트 사이트부를 도시하는 단면도.
도 8은 본 발명의 제2 실시예에 관계되는 배선층부를 도시하는 단면도.
도 9는 본 발명의 제2 실시예에 관계되는 칩 캐리어부를 도시하는 단면도.
도 10a는 본 발명의 제2 실시예에 관계되는 테스트 사이트부와 배선층부를 접합시킨 상태를 도시하는 단면도.
도 10b는 본 발명의 제2 실시예에 관계되는 테스트 사이트부와 배선층부와 칩 캐리어부를 접합시킨 상태를 도시하는 단면도.
도 11은 본 발명의 제1 및 제2 실시예에 관계되는 다른 TEG 칩을 도시하는 평면도.
도 12는 본 발명 제1 및 제2 실시예에 관계되는 다른 TEG 칩을 도시하는 평면도.
도 13은 종래 기술에 의한 TEG 칩을 도시하는 평면도.
도 14는 도 13의 XIV-XIV 선을 따른 TEG 칩의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : TEG 칩
11 : TEG
20 : 테스트 사이트부
21 : 실리콘 기판
22, 22a, 22b : 테스트 소자
23, 34, 36 : 컨택트
24, 35 : 배선
25, 31, 32 : 절연막
30 : 프로브 패드부
37 : 프로브 패드
본 발명의 제1 시점에 따른 반도체 장치는, 제1 층과, 상기 제1 층 내에 형성된 복수개의 제1 테스트 소자와, 상기 제1 층에 접합되고 상기 제1 층과는 상이한 제2 층과, 상기 제2 층 내에 형성되고, 상기 제1 테스트 소자에 전기적으로 접속된 복수개의 패드를 구비한다.
본 발명의 제2 시점에 따른 반도체 장치의 제조 방법은, 복수개의 제1 테스트 소자를 구비한 제1 층과, 복수개의 패드를 구비하고 상기 제1 층과는 상이한 제2 층을 각각 형성하는 공정과, 상기 제1 및 제2 층을 접합시켜, 상기 제1 테스트 소자를 상기 패드와 전기적으로 접속하는 공정을 구비한다.
본 발명의 제3 시점에 따른 반도체 장치의 테스트 방법은, 복수개의 테스트 소자를 구비한 제1 층과, 복수개의 패드를 구비하고 상기 제1 층과는 상이한 제2 층을 각각 형성하는 공정과, 상기 제1 및 제2 층을 접합시켜, 상기 테스트 소자 중 적어도 일부의 소자를 상기 패드와 전기적으로 접속하는 공정과, 상기 테스트 소자 중 적어도 일부의 소자의 성능을 평가하는 공정을 구비한다.
<바람직한 실시예>
본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 이 설명에 있어서,전 도면에 걸쳐서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는, 테스트 사이트부와 프로브 패드부로 TEG(Test Element Group) 칩이 구성되고, 이 TEG 칩은 테스트 사이트부와 프로브 패드부를 접합시킴으로써 형성되어 있다.
도 1a 및 도 1b를 이용하여, 본 발명의 제1 실시예에 따른 TEG 칩에 대하여, 이하에 설명한다.
도 1a 및 도 1b에 도시한 바와 같이, 제1 실시예에 따른 TEG 칩(10)은, 테스트 사이트(테스트 에리어)부(20) 및 프로브 패드부(30)를 따로따로 형성한 후, 테스트 사이트부(20)와 프로브 패드부(30)를 접합시켜, 일체화시키고 있다. 여기서, 테스트 사이트부(20)란, 테스트 소자(22)가 존재하는 영역을 나타내며, 프로브 패드부(30)란, 프로브를 세우기 위한 프로브 패드(37)가 존재하는 영역을 나타내고 있다.
TEG 칩(10)의 하나의 TEG(11)는, 예를 들면, 3개의 테스트 소자(22)로 이루어지는 테스트 사이트부(20)와 16개의 프로브 패드(37)로 구성되어 있다. 구체적으로 설명하면, TEG(11)의 중앙에 3개의 테스트 소자(22)가 배치되고, 이 테스트 소자(22)의 양측에 각각 8개의 프로브 패드(37)가 배치되어 있다. 그리고, 프로브 패드(37)는, 절연막(25, 31, 32) 내의 배선(24, 35) 및 컨택트(23, 34, 36)를 통하여, 테스트 소자(22a)에 전기적으로 각각 접속되어 있다.
여기서, 테스트 사이트부(20) 내의 테스트 소자(22)는, 프로브 패드(37)에전기적으로 접속된 소자(22a)와, 프로브 패드(37)에 전기적으로 접속되어 있지 않은 소자(22b)가 있다. 이와 같이, 제1 실시예에서는, 종래 기술과 달리, 프로브 패드(37)의 아래쪽에서의 실리콘 기판(21) 상에는, 프로브 패드(37)에 전기적으로 접속되지 않는 테스트 소자(22b)가 존재하고 있다. 따라서, TEG 칩(10)의 평면도에서는, 테스트 소자(22)와 프로브 패드(37)가 중첩하는 부분이 존재하고 있다.
도 2a 및 도 2b를 이용하여, 본 발명의 제1 실시예에 따른 테스트 사이트부에 대하여, 이하에 설명한다.
도 2a 및 도 2b에 도시한 바와 같이, 제1 실시예에 따른 테스트 사이트부(20)는, 실리콘 기판(21) 상의 전면에 테스트 소자(22)가 형성되어 있다. 그리고, 절연막(25) 내에는, 테스트 소자(22)에 접속하는 컨택트(23)가 형성되고, 이 컨택트(23)에 접속하는 배선(패드)(24)이 형성되어 있다. 이 배선(24)의 상면은 절연막(25)의 외부에 노출되어 있고, 프로브 패드부(30)와 전기적으로 접속하기 위한 접속 부분이 된다.
테스트 사이트부(20)의 복수개의 테스트 소자(22)는, 소정 간격(테스트 사이트 피치 P1)만큼 이격하여, TEG 칩(10)의 전체에 배치되어 있다. 여기서, 테스트 사이트 피치 P1는, 각 디바이스 세대에서 표준으로 하는 패드 세트를 기준으로 하여, 설정되어 있다.
또한, 테스트 소자(22)란, 예를 들면, SRAM, DRAM, FeRAM, MRAM과 같은 메모리 소자, 캐패시터, 저항, 배선 등이다.
또한, 테스트 소자(22)의 표면 형상은, 도시한 바와 같은 장방형이어도 되고, 예를 들면 정방형이나 원 등 여러가지의 형상으로 변경하는 것은 가능하다.
도 3a 및 도 3b를 이용하여, 본 발명의 제1 실시예에 따른 프로브 패드부에 대하여, 이하에 설명한다.
도 3a 및 도 3b에 도시한 바와 같이, 제1 실시예에 따른 프로브 패드부(30)는, 프로브 패드(37)와 다층 배선층으로 구성된다. 구체적으로 설명하면, 절연막(31, 32) 내에 컨택트(34), 배선(36) 및 프로브 패드(37)가 형성되고, 프로브 패드(37)의 상면의 일부가 노출하도록 개구부(38)를 갖는 절연막(패시베이션막; 33)이 형성되어 있다. 여기서, 컨택트(34)의 하면은 절연막(31)의 외부에 노출되어 있고, 테스트 사이트부(20)와 전기적으로 접속하기 위한 접속 부분이 된다.
프로브 패드부(30)의 복수개의 프로브 패드(37)는, 행 방향(지면의 가로 방향)으로 소정 간격(패드 피치 P2)만큼 이격하고, 또한, 열 방향(지면의 세로 방향)으로 소정 간격(패드 피치 P3)만큼 이격하여, TEG 칩(10)의 전체에 배치되어 있다. 여기서, 행 방향으로의 패드 피치 P2는, 각 디바이스 세대에서 표준으로 하는 패드 세트를 기준으로 하여, 설정되어 있다. 또한, 열 방향으로의 패드 피치 P3는, 프로브 핀의 최소 피치를 기준으로 하여, 설정되어 있다.
상기 본 발명의 제1 실시예에 따른 TEG 칩의 제조 방법에 대하여, 이하에 설명한다.
우선, 테스트 사이트부(20) 및 프로브 패드부(30)가 개별적으로 각각 형성된다.
테스트 사이트부(20)는, 예를 들면 다음과 같이 형성된다. 우선, 실리콘 기판(21) 상에 예를 들면 SRAM이나 DRAM과 같은 테스트 소자(22)가 형성되고, 이 테스트 소자(22)가 절연막(25)으로 매립된다. 그리고, 절연막(25) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(23)가 형성된다. 또한, 컨택트(23) 상에 금속막으로 이루어지는 배선(24)이 형성된다.
프로브 패드부(30)는, 예를 들면 다음과 같이 형성된다. 우선, 절연막(31) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(34)가 형성된다. 다음으로, 컨택트(34)에 접속하는 배선(35)이 형성된다. 그리고, 배선(35)을 매립하도록 절연막(32)이 형성된다. 다음으로, 절연막(32) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(36)가 형성된다. 다음으로, 컨택트(36)에 접속하는 프로브 패드(37)가 형성된다. 그리고, 프로브 패드(37) 상에 절연막(33)이 형성된 후, 이 절연막(33) 내에 개구부(38)가 형성된다. 이에 의해, 프로브 패드(37)의 상면의 일부가 외부에 노출된다.
상기한 바와 같이, 테스트 사이트부(20) 및 프로브 패드부(30)가 개별적으로 각각 형성된 후, 테스트 사이트부(20)와 프로브 패드부(30)가 접합되게 한다.
구체적으로 설명하면, 우선, 테스트 사이트부(20)의 실리콘 기판(21)의 반대측면과, 프로브 패드부(30)의 프로브 패드(37)의 반대측면을 마주 대한다. 그리고, 테스트 사이트부(20)의 배선(24)과, 프로브 패드부(30)의 컨택트(34)가 접하도록 접합되게 한다. 그 결과, 테스트 소자(22)의 일부가 프로브 패드(37)에 전기적으로 접속되어, TEG 칩(10)이 완성한다.
상기 본 발명의 제1 실시예에 따른 TEG 칩의 테스트 방법에 대하여, 이하에설명한다.
우선, 테스트 사이트부(20) 및 프로브 패드부(30)가 개별적으로 각각 형성된다.
다음으로, 테스트 사이트부(20)와 프로브 패드부(30)가 접합되어, 테스트 소자(22)의 일부와 프로브 패드(37)가 전기적으로 접속된다.
다음으로, 프로브 패드부(30)의 프로브 패드(37)에 프로브침을 대는 것에 의해, 테스트 소자(22)의 성능이 평가된다.
이러한 테스트 방법에 있어서, 테스트 사이트부(20)에는 복수개의 테스트 소자(22)가 형성되어 있지만, 평가 대상이 되는 테스트 소자(22)는 프로브 패드(37)에 전기적으로 접속하고 있는 것만이다. 즉, 도 1b인 경우, 프로브 패드(37)에 전기적으로 접속하고 있는 테스트 소자(22a)의 테스트 평가는 가능하지만, 프로브 패드(37)에 전기적으로 접속하지 않은 테스트 소자(22b)의 테스트 평가는 불가능하다.
따라서, 제1 실시예에서는, TEG 칩(10)에 형성된 복수개의 테스트 소자(22) 중, 테스트 평가를 행하고자 하는 테스트 소자(22)만을 선택하여 테스트 평가할 수 있다. 즉, 예를 들면 다음과 같은 방법으로, 평가 대상을 선정하고 테스트 평가를 행할 수 있다.
우선, 도 4에 도시한 바와 같이, 복수개의 테스트 소자(22)를 소자의 종류별로 나눈다. 그리고, 열마다 다른 종류의 테스트 소자가 배치하도록, 같은 종류의 테스트 소자(22)를 일렬로 배치한다.
여기서, 예를 들면, 제1 그룹(12a, 12b, 12c, 12d)에는 SRAM으로 이루어지는 테스트 소자(22)를 배치하고, 제2 그룹(13a, 13b, 13c, 13d)에는 DRAM으로 이루어지는 테스트 소자(22)를 배치하고, 제3 그룹(14a, 14b, 14c, 14d)에는 MRAM으로 이루어지는 테스트 소자(22)를 배치한 것으로 한다.
이 예에 있어서, 도 4와 같이 테스트 사이트부(20)와 프로브 패드부(30)를 접합시킨 경우에는, 제1 그룹(12a, 12b, 12c, 12d)의 SRAM으로 이루어지는 테스트 소자(22)만을 평가할 수 있다.
또한, 도 4의 프로브 패드부(30)를 지면의 우측 방향으로 시프트하여, 제2 그룹(13a, 13b, 13c, 13d)의 테스트 소자(22)를 프로브 패드(37)와 전기적으로 접속한 경우에는, 제2 그룹(13a, 13b, 13c, 13d)의 DRAM으로 이루어지는 테스트 소자(22)만을 평가할 수도 있다. 마찬가지로, 도 4의 프로브 패드부(30)를 지면의 좌측 방향으로 시프트하여, 제3 그룹(14a, 14b, 14c, 14d)의 테스트 소자(22)를 프로브 패드(37)와 전기적으로 접속한 경우에는, 제3 그룹(14a, 14b, 14c, 14d)의 MRAM으로 이루어지는 테스트 소자(22)만을 평가할 수도 있다.
상기 제1 실시예에 따르면, 테스트 사이트부(20)와 프로브 패드부(30)를 따로따로 생성하여 접합시키고 있다. 이 때문에, 프로브 패드(37)의 점유 면적에 관계없이, 실리콘 기판(21) 상에 테스트 소자(22)를 형성할 수 있다. 따라서, 프로브 패드(37)의 면적에 의한 테스트 소자(22)의 영역의 제한을 배제하는 것이 가능하다. 이 때문에, 다음과 같은 효과를 얻을 수 있다.
종래 기술에서는, 테스트 소자(22)가 피치 P1'로 배치되어 있었던데 비하여,제1 실시예에서는, 테스트 소자(22)를 P1'/N의 피치 P1으로 배치하는 것이 가능하다. 따라서, 실리콘 기판(21) 상의 전면에, 최대 종래의 N 배의 테스트 소자(22)를 배치할 수 있다.
예를 들면, 종래 기술에 의한 테스트 소자(22)가 피치 P1'로 배치되어 있었던 경우(도 5의 (a) 참조), 제1 실시예에서는, 피치 P1'의 1/3의 피치 P1으로 테스트 소자(22)를 배치할 수 있다(도 5의 (b) 참조). 따라서, 이 경우, 실리콘 기판(21) 상의 전면에, 최대 종래의 3배의 테스트 소자(22)를 배치할 수 있게 된다.
또한, 이와 같이 테스트 소자(22)의 수를 증가시킬 수 있기 때문에, 평가 대상이 되는 테스트 소자(22)의 종류를 늘릴 수 있다. 이것은, 다종다양한 디바이스를 동일 기판 위에 형성하는 시스템 LSI에서는, 동일 면적에서 다종, 다수의 테스트 소자를 수납할 수 있게 되기 때문에, 매우 유효하다.
또한, 상기 제1 실시예에 따르면, 테스트 소자(22)를 종류별로 나누어 같은 종류의 테스트 소자(22)를 일렬로 배치하고, 테스트 사이트부(20)와 프로브 패드부(30)와의 접합 개소를 조정함으로써, 복수개의 테스트 소자(22) 중 평가하고자 하는 소자를 선택하는 것이 가능하다.
[제2 실시예]
제2 실시예는, 에리어 범프를 이용한 경우의 예이다. 그리고, 테스트 사이트부와 배선층부와 칩 캐리어부로 TEG 칩이 구성되고, 이 TEG 칩은 테스트 사이트부와 배선층부와 칩 캐리어부를 접합시킴으로써 형성되어 있다.
또한, 제2 실시예에서는, 상기 제1 실시예와 마찬가지의 부분에 대해서는 생략 또는 간략화하여, 주로 다른 부분에 대하여 설명한다.
도 6a 및 도 6b를 이용하여, 본 발명의 제2 실시예에 따른 TEG 칩에 대하여, 이하에 설명한다. 또한, 도 6a에서, 땜납 볼은 도시 생략하고 있다.
도 6a 및 도 6b에 도시한 바와 같이, 제2 실시예에 따른 TEG 칩(10)은, 테스트 사이트부(20), 배선층부(40) 및 칩 캐리어부(50)를 따로따로 형성한 후, 테스트 사이트부(20)와 배선층부(40)와 칩 캐리어부(50)를 접합시켜, 일체화시키고 있다.
여기서, 테스트 사이트부(20) 내의 복수개의 테스트 소자(22)는, 실리콘 기판(21) 상에 고밀도로 배치되어 있다. 그리고, 복수개의 테스트 소자(22)는, 배선(24, 45, 49, 56, 58, 60), 컨택트(23, 44, 46, 57, 59) 및 범프(47)를 통하여땜납 볼(61)에 전기적으로 접속된 소자(22a)와, 땜납 볼(61)에 전기적으로 접속되어 있지 않은 소자(22b)가 있다. 이와 같이, 제2 실시예에서는, 범프(47)의 아래쪽에서의 실리콘 기판(21) 상에는, 땜납 볼(61)에 전기적으로 접속되지 않는 테스트 소자(22b)가 존재하고 있다. 따라서, TEG 칩(10)의 평면도에서는, 테스트 소자(22)와 범프(47)가 중첩하는 부분이 존재하고 있다.
도 7은, 본 발명의 제2 실시예에 따른 테스트 사이트부를 도시하는데, 상기 제1 실시예와 동일한 구조이기 때문에, 설명은 생략한다.
도 8을 이용하여, 본 발명의 제2 실시예에 따른 배선층부에 대하여, 이하에 설명한다.
도 8에 도시한 바와 같이, 제2 실시예에 따른 배선층부(40)는, 범프(47)와다층 배선층으로 구성된다. 구체적으로 설명하면, 절연막(41, 42) 내에 컨택트(44, 46) 및 배선(45, 49)이 형성되고, 배선(패드)(49)의 상면의 일부가 노출하도록 개구부(48)를 갖는 절연막(43)이 형성되어 있다. 그리고, 배선(49)의 노출된 표면 상에 범프(47)가 형성되어 있다. 여기서, 컨택트(44)의 하면은 절연막(41)의 외부에 노출되어 있고, 테스트 사이트부(20)와 전기적으로 접속하기 위한 접속 부분이 된다. 또한, 범프(47)는, 칩 캐리어부(50)와 전기적으로 접속하기 위한 접속 부분이 된다.
배선층부(40)의 복수개의 범프(47) 및 배선(49)은, 예를 들면, 제1 실시예와 마찬가지로, 행 방향으로 소정 간격(패드 피치 P2)만큼 이격하고, 또한, 열 방향으로 소정 간격(패드 피치 P3)만큼 이격하여, TEG 칩(10)의 전체에 배치되어 있다.
도 9를 이용하여, 본 발명의 제2 실시예에 따른 칩 캐리어부에 대하여, 이하에 설명한다.
도 9에 도시한 바와 같이, 제2 실시예에 따른 칩 캐리어부(50)는, 땜납 볼(61)과 다층 배선층으로 구성된다. 구체적으로 설명하면, 절연막(51, 52, 53, 54, 55) 내에 컨택트(57, 59) 및 배선(56, 58, 60)이 형성되고, 배선(60) 상에 땜납 볼(61)이 형성되어 있다. 여기서, 배선(56)의 하면은 절연막(51)의 외부에 노출되어 있고, 배선층부(40)와 전기적으로 접속하기 위한 접속 부분이 된다.
상기 본 발명의 제2 실시예에 따른 TEG 칩의 제조 방법에 대하여, 이하에 설명한다.
우선, 테스트 사이트부(20), 배선층부(40) 및 칩 캐리어부(50)가 개별적으로각각 형성된다.
테스트 사이트부(20)는, 예를 들면, 상기 제1 실시예와 마찬가지의 방법으로 형성된다.
배선층부(40)는, 예를 들면 다음과 같이 형성된다. 우선, 절연막(41) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(44)가 형성된다. 다음으로, 컨택트(44)에 접속하는 배선(45)이 형성된다. 그리고, 배선(45)을 매립하도록 절연막(42)이 형성된다. 다음으로, 절연막(42) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(46) 및 배선(49)이 형성된다. 다음으로, 배선(49) 상에 절연막(43)이 형성된 후, 이 절연막(43) 내에 개구부(48)가 형성된다. 그리고, 이 개구부(48) 내에 범프(47)가 형성된다.
칩 캐리어부(50)는, 예를 들면 다음과 같이 형성된다. 우선, 절연막(51) 내에 배선(56)이 형성되고, 이 배선(56) 상에 절연막(52)이 형성된다. 이 절연막(52) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(57)가 형성된다. 다음으로, 컨택트(57)에 접속하는 배선(58)이 형성된다. 그리고, 배선(58)을 매립하도록 절연막(53)이 형성된다. 다음으로, 절연막(53) 상에 절연막(54)이 형성되고, 이 절연막(54) 내에 개구부가 형성되고, 이 개구부를 금속막으로 매립함으로써, 컨택트(59)가 형성된다. 다음으로, 컨택트(59)에 접속하는 배선(60)이 형성된다. 그리고, 배선(60)을 매립하도록 절연막(55)이 형성된다. 다음으로, 배선(60) 상에 땜납 볼(61)이 형성된다.
상기한 바와 같이, 테스트 사이트부(20), 배선층부(40) 및 칩 캐리어부(50)가 개별적으로 각각 형성된 후, 도 10a에 도시한 바와 같이, 테스트 사이트부(20)와 배선층부(40)가 접합되게 한다.
구체적으로 설명하면, 우선, 테스트 사이트부(20)의 실리콘 기판(21)의 반대측면과, 배선층부(40)의 범프(47)의 반대측면을 마주 대한다. 그리고, 테스트 사이트부(20)의 패드(24)와, 배선층부(40)의 컨택트(44)가 접하도록 접합되게 한다. 그 결과, 테스트 소자(22)의 일부가 범프(47)에 전기적으로 접속된다.
다음으로, 도 10b에 도시한 바와 같이, 테스트 사이트부(20) 및 배선층부(40)와 칩 캐리어부(50)가 접합되게 한다.
구체적으로 설명하면, 우선, 배선층부(40)의 범프(47)의 반대측면과, 칩 캐리어부(50)의 땜납 볼(61)의 반대측면을 마주 대한다. 그리고, 배선층부(40)의 범프(47)와, 칩 캐리어부(50)의 배선(56)이 접하도록 접합되게 한다. 이에 의해, TEG 칩(10)이 완성된다.
상기 본 발명의 제2 실시예에 따른 TEG 칩의 테스트 방법에 대하여, 이하에 설명한다.
우선, 테스트 사이트부(20), 배선층부(40) 및 칩 캐리어부(50)가 개별적으로 각각 형성된다.
다음으로, 테스트 사이트부(20)와 배선층부(40)가 접합되게 하고, 테스트 소자(22)의 일부와 범프(47)가 전기적으로 접속된다.
다음으로, 테스트 사이트부(20) 및 배선층부(40)와 칩 캐리어부(50)가 접합되게 하고, 테스트 소자(22)의 일부와 땜납 볼(61)이 범프(47)를 통하여 전기적으로 접속된다.
다음으로, 땜납 볼(61)을 이용하여, 테스트 소자(22)의 성능이 평가된다.
이러한 테스트 방법에 있어서, 테스트 사이트부(20)에는 복수개의 테스트 소자(22)가 형성되어 있지만, 평가 대상이 되는 테스트 소자(22)는 땜납 볼(61)에 전기적으로 접속하고 있는 것만이다. 즉, 도 6b인 경우, 땜납 볼(61)에 전기적으로 접속하고 있는 테스트 소자(22a)의 테스트 평가는 가능하지만, 땜납 볼(61)에 전기적으로 접속하지 않은 테스트 소자(22b)의 테스트 평가는 불가능하다.
따라서, 제2 실시예에서는, 제1 실시예와 마찬가지로, TEG 칩(10)에 형성된 복수개의 테스트 소자(22) 중, 테스트 평가를 행하고자 하는 테스트 소자(22)만을 선택하여 테스트 평가할 수 있다.
상기 제2 실시예에 따르면, 테스트 사이트부(20)와 배선층부(40)와 칩 캐리어부(50)를 따로따로 생성하여 접합시키고 있다. 이 때문에, 배선(패드)(49)의 점유 면적에 관계없이, 실리콘 기판(21) 상에 테스트 소자(22)를 형성할 수 있다. 따라서, 배선(49)의 면적에 의한 테스트 소자(22)의 영역의 제한을 배제할 수 있다.
또한, 제1 실시예와 같이, 테스트 소자(22)를 종류별로 나누어 같은 종류의 테스트 소자(22)를 일렬로 배치하고, 테스트 사이트부(20)와 배선층부(40)와의 접합 개소를 조정함으로써, 복수개의 테스트 소자(22) 중 평가하고자 하는 소자를 선택하는 것이 가능하다.
기타, 본 발명은, 상기 각 실시예에 한정되는 것이 아니고, 실시 단계에서는그 요지를 일탈하지 않는 범위에서, 여러가지 변형하는 것이 가능하다.
또한, 테스트 소자와 패드의 레이아웃은 상술한 레이아웃에 한정되지 않고, 다음과 같은 레이아웃이어도 된다. 예를 들면, 도 11에 도시한 바와 같이, 테스트 소자(22)가 패드(37)에 둘러싸이는 구조이어도 된다. 예를 들면, 도 12에 도시한 바와 같이, 테스트 소자(22)가 패드(37)에 ㄷ자형으로 둘러싸여 있어도 된다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되어 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 실리콘 기판 상의 전면에, 종래보다 많은 테스트 소자를 배치할 수 있다.
또한, 이와 같이 테스트 소자의 수를 증가시킬 수 있기 때문에, 평가 대상이 되는 테스트 소자의 종류를 늘릴 수 있다.
또한, 복수개의 테스트 소자 중 평가하고자 하는 소자를 선택하는 것이 가능하다.

Claims (26)

  1. 제1 층과,
    상기 제1 층 내에 형성된 복수개의 제1 테스트 소자와,
    상기 제1 층에 접합되고 상기 제1 층과는 상이한 제2 층과,
    상기 제2 층 내에 형성되고, 상기 제1 테스트 소자에 전기적으로 접속된 복수개의 패드
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 패드 상에 각각 형성된 복수개의 범프와,
    상기 범프를 개재하여 상기 제2 층과 접합되고 상기 제1 및 제2 층과는 상이한 제3 층과,
    상기 제3 층에 형성되고, 상기 제1 테스트 소자에 전기적으로 접속된 땜납 볼
    을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 테스트 소자는 모두 같은 종류의 소자인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 테스트 소자는, 제1 열에 일렬로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 층 내에 형성되고, 상기 패드와 전기적으로 절연된 복수개의 제2 테스트 소자를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 테스트 소자는 모두 같은 종류의 소자인 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제2 테스트 소자는, 상기 제1 테스트 소자와 상이한 종류의 소자인 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 테스트 소자는, 제1 열에 일렬로 배치되어 있고, 상기 제2 테스트 소자는, 제1 열과 상이한 제2 열에 일렬로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 제2 테스트 소자는, 상기 패드의 아래쪽에서의 상기 제1 층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 층 내에 형성되고, 상기 제1 테스트 소자에 접속된 제1 접속 부재와,
    상기 제2 층 내에 형성되고, 상기 패드 및 상기 제1 접속 부재에 접속된 제2 접속 부재
    를 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서,
    상기 제1 층 내에 형성되고, 상기 제1 테스트 소자에 접속된 제1 접속 부재와,
    상기 제2 층 내에 형성되고, 상기 패드 및 상기 제1 접속 부재에 접속된 제2 접속 부재와,
    상기 제3 층 내에 형성되고, 상기 범프 및 상기 땜납 볼에 접속된 제3 접속 부재
    를 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 복수개의 제1 테스트 소자를 구비한 제1 층과, 복수개의 패드를 구비하고 상기 제1 층과는 상이한 제2 층을 각각 형성하는 공정과,
    상기 제1 및 제2 층을 접합시켜, 상기 제1 테스트 소자를 상기 패드와 전기적으로 접속하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 층의 형성 시에, 상기 패드 상에 복수개의 범프를 각각 형성하며,
    상기 제1 및 제2 층의 형성과는 별도로, 땜납 볼을 구비한 제3 층을 형성하고,
    상기 제1 및 제2 층을 접합시킨 후, 상기 제2 및 제3 층을 접합시켜, 상기 제1 테스트 소자를 상기 땜납 볼과 상기 범프를 통하여 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 테스트 소자는 모두 같은 종류의 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 테스트 소자는, 제1 열에 일렬로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 층의 형성 시에, 상기 제1 층 내에 상기 패드와 전기적으로 절연된 복수개의 제2 테스트 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 테스트 소자는 모두 같은 종류의 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 테스트 소자는, 상기 제1 테스트 소자와 상이한 종류의 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 테스트 소자는, 제1 열에 일렬로 형성하고, 상기 제2 테스트 소자는, 제1 열과 상이한 제2 열에 일렬로 형성하는 것을 특징으로 하는 반도체 장치의제조 방법.
  20. 제16항에 있어서,
    상기 제2 테스트 소자는, 상기 패드의 아래쪽에서의 상기 제1 층 내에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제12항에 있어서,
    상기 제1 층의 형성 시에, 상기 제1 층 내에 상기 제1 테스트 소자에 접속하는 제1 접속 부재를 형성하고,
    상기 제2 층의 형성 시에, 상기 제2 층 내에 상기 패드 및 상기 제1 접속 부재에 접속하는 제2 접속 부재를 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제13항에 있어서,
    상기 제1 층의 형성 시에, 상기 제1 층 내에 상기 제1 테스트 소자에 접속하는 제1 접속 부재를 형성하고,
    상기 제2 층의 형성 시에, 상기 제2 층 내에 상기 패드 및 상기 제1 접속 부재에 접속하는 제2 접속 부재를 형성하고,
    상기 제3 층의 형성 시에, 상기 제3 층 내에 상기 범프 및 상기 땜납 볼에 접속하는 제3 접속 부재를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 복수개의 테스트 소자를 구비한 제1 층과, 복수개의 패드를 구비하고 상기 제1 층과는 상이한 제2 층을 각각 형성하는 공정과,
    상기 제1 및 제2 층을 접합시켜, 상기 테스트 소자 중 적어도 일부의 소자를 상기 패드와 전기적으로 접속하는 공정과,
    상기 테스트 소자 중 적어도 일부의 소자의 성능을 평가하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  24. 제23항에 있어서,
    상기 제2 층의 형성 시에, 상기 패드 상에 복수개의 범프를 각각 형성하며,
    상기 제1 및 제2 층의 형성과는 별도로, 땜납 볼을 구비한 제3 층을 형성하고,
    상기 제1 및 제2 층을 접합시킨 후, 상기 제2 및 제3 층을 접합시켜, 상기 테스트 소자 중 적어도 일부의 소자를 상기 땜납 볼에 상기 범프를 통하여 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  25. 제23항에 있어서,
    상기 테스트 소자는, 동일한 종류의 소자마다 일렬로 형성하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  26. 제25항에 있어서,
    상기 테스트 소자는, 상기 동일한 종류의 소자마다 평가하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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