JP3670634B2 - 半導体集積回路装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置及びその製造方法に関し、特に冗長救済回路や機能調整回路等に使用するヒューズ加工を行なう際のアライメント精度の向上対策に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスにおける微細加工技術の進展により、半導体集積回路装置として、大容量ダイナミック・ランダム・アクセス・メモリー（以下、ＤＲＡＭと記す）や大容量スタティック・ランダム・アクセス・メモリー（以下、ＳＲＡＭと記す）等の半導体記憶装置（以下、メモリ回路と記す）が内蔵されたシステムＬＳＩが開発されている。また、半導体集積回路装置の高集積化を図るために、回路素子間を接続する配線には多層配線技術が使用されてきている。
【０００３】
一方、微細加工技術の進展によってメモリ回路の記憶容量が大容量化されるに従い、製造工程中に発生する微細なダスト等によりメモリ回路の機能不良となる欠陥ビットが発生しやすくなっている。そして、この欠陥ビットが存在することによって半導体集積回路装置全体が不良になってしまい、製造歩留まりが低下するという問題がある。
【０００４】
そこで、この欠陥ビットによる歩留まり低下を改善するための１つの解決方法として冗長救済技術がある。この冗長救済技術では、メモリ回路と同一チップ内に予備のメモリービットを同時に形成しておき、不良メモリービットが発生した場合、不良メモリビットと予備メモリービットとを切り換えてメモリ回路として必要なメモリー容量分を全て良品ビットにすると言う不良ビット救済技術である。このとき、不良メモリービットと予備メモリービットとへのアクセス信号の接続切り換えは、レーザー加工技術を用いて、チップ上の冗長救済切り換え回路のヒューズ部分にレーザービーム光を照射し熔断・切断をすることによって行なわれている。
【０００５】
従来、多層配線構造を有する半導体集積回路装置では、ポリシリコンとタングステンシリサイドとが積層されたポリサイド膜からなるビット線と同時にヒューズ配線を形成し、また、３層以上の多層配線になるとアルミニウムを主成分とするＡｌＣｕ膜（アルミニウム−銅の合金膜）からなるアルミニウム合金配線が用いられており、最上層に形成されるアルミニウム合金配線と同時にレーザ加工されるヒューズ配線を形成してきた。
【０００６】
一方、配線の微細化に伴い、配線抵抗の上昇による回路動作の遅延や、電流による発熱の増大を抑制するために、配線材料としてアルミニウム合金膜に代えて微細化が可能で比抵抗の小さい銅膜を使用するようになってきた。ところが、製品組立時に、パッケージのリードと金属細線によって接続されるパッド部が銅膜である場合、銅膜の表面が酸化されやすい。そして、通常のワイヤボンディングでは銅表面に形成された酸化膜によって金属細線との接続が不可能なため、銅配線の引出電極部の上のみに外部接続用パッド電極となるアルミニウム合金パッド電極を形成している。
【０００７】
このように、銅配線の引出電極上に形成されたアルミニウム合金パッド電極を備えている半導体集積回路装置では、従来のアルミニウム合金配線からなる多層配線構造を有する半導体集積回路装置と同様に、電気特性を評価するためのプローブ検査工程や、チップダイシング及びワイヤー接続などの組立工程におけるアライメントマークは、アルミニウム合金パッド電極と同じアルミニウム合金膜により、アルミニウム合金パッド電極の形成と同時に形成される。
【０００８】
以下、従来の銅配線とアルミニウム合金パッド電極とを有する半導体集積回路装置において用いられるアライメント用マークについて説明する。
【０００９】
図８は、従来の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【００１０】
図８に示すように、従来の半導体集積回路装置は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に、デュアルダマシン法やシングルダマシン法などによって形成された多層配線層１０２と、多層配線層１０２の上に形成された絶縁膜（最上の層間絶縁膜）１０３とを備えている。多層配線層１０２のうち最上の配線層１０２ａには、接続用配線１１１、通常配線１１２、ヒューズ配線１１３、ステッパ用アライメントマーク１１４などが含まれている。また、絶縁膜１０３のうち接続用配線１１１の上方に位置する部分は開口されていて、絶縁膜１０３の上から開口部の側壁を経て接続用配線１１１の上まで延びる外部接続用パッド電極１２１が設けられている。また、絶縁膜１０３の上には、シリコン窒化膜などからなる無機パッシベーション膜１０４と、有機バッファコート膜１０５とが順に積層されている。
【００１１】
そして、絶縁膜１０３の上には、プローブ検査，ワイヤボンディング，ヒューズ配線の加工などを行なう際に位置合わせを行なうための検査・加工用アライメントマーク１２２と、無機パッシベーション膜１０４に開口を形成する際に位置合わせを行なうためのステッパ用アライメントマーク１２３とが設けられている。これらのアライメントマーク１２２，１２３は、外部接続パッド電極１２１と共に、アルミニウム合金膜から形成されている。そして、有機バッファコート膜１０５のうちヒューズ配線１１３の上方に位置する部分と、検査・加工用アライメントマーク１２２の上方に位置する部分と、外部接続パッド電極１２１の上方に位置する部分とは開口されている。
【００１２】
また、絶縁膜１０３の下方に位置するステッパ用アライメントマーク１１４は、接続用配線１１１，通常配線１１２及びヒューズ配線１１３と共に、ダマシン法を用いて銅膜から形成されている。
【００１３】
なお、検査・加工用アライメント用マーク１２２は、一般的には、チップのコーナー部付近に形成されている。また、シリコン窒化膜からなるパッシベーション膜１０４は、信頼性を保つことができれば必ずしも必要ではない。
【００１４】
【発明が解決しようとする課題】
ここで、上記従来の半導体集積回路装置においては、検査・加工用アライメントマーク１２２は、ヒューズ配線１１３をレーザにより切断又は溶断する際の位置合わせを行なうための位置合わせと、外部接続パッド電極１２１にプローブを押し当てて検査を行なう際の位置合わせと、ワイヤボンディングを行なう際の位置合わせと、ダイシングを行なう際の位置合わせとを行なうためのアライメントマークとして兼用されている。
【００１５】
ところが、冗長救済切り換え回路などのヒューズ配線のレーザー加工を行った場合、アライメントの誤差が生じて加工部などの位置ズレが発生するという不具合があった。その原因は、検査・加工用アライメントマーク１２２が外部接続パッド電極１２１と同じアルミニウム合金膜で形成されているのに対して、ヒューズ配線１１３は接続用配線１１１等と同じ銅膜で形成されているため、接続用配線１１１等に対する外部接続パッド電極１２１の位置合わせ誤差が、そのままレーザー加工時のアライメント誤差に反映され、レーザー加工装置のアライメント位置合わせ誤差に加算されてしまうことによると考えられる。
【００１６】
本発明の目的は、銅配線の引出電極上にパッド電極を有する半導体集積回路装置において、ヒューズ配線のレーザー加工時のアライメント精度の向上が図れる半導体集積回路装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体集積回路装置は、基板と、上記基板上に積層された複数の配線層と、上記複数の配線層のうち最上の配線層の上に形成された絶縁膜と、上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなる接続用配線と、上記絶縁膜の上に形成され、上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、上記複数の配線層のうちいずれかの配線層に含まれ、上記第１の金属膜からなるヒューズ配線と、上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるターゲットマークとを備え、上記ターゲットマークは、上記ヒューズ配線を切断するためのレーザー加工工程において、レーザー光を用いてアライメントする際のアライメントマークである。
【００１８】
これにより、ヒューズ配線と同じ配線層に形成されたターゲットマークを用いてレーザー加工のアライメントをすることができるため、レーザー加工時におけるヒューズ配線とレーザ光の照射位置とのアライメント精度を向上することができる。
【００１９】
上記絶縁膜の上に形成され、上記第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークをさらに備えることにより、このアライメントマークを用いてプローブ検査工程あるいはダイシング工程のアライメントをすることができるため、外部接続用パッド電極あるいはスクライブラインに対する位置合わせ誤差を低減することができる。
【００２０】
上記絶縁膜の上に形成され、上記第２の金属膜からなるステッパ用アライメントマークをさらに備えることができる。
【００２１】
上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるステッパ用アライメントマークをさらに備えることができる。
【００２２】
上記ターゲットマーク及び上記パッド電極に対する位置合わせ用アライメントマークは、それぞれ概略Ｌ字型の平面形状を有していることにより、アライメント用のマークを設けるための領域を小さくすることができる。
【００２３】
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークの各概略Ｌ字型のコーナ部が平面的にみてオーバーラップし、かつ、上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとが各コーナ部を中心に点対称の位置に配置されていることにより、アライメント用のマークを設けるための領域をさらに小さくすることができる。
【００２４】
上記ターゲットマークは、Ｙ方向に延びる帯状体の第１Ｙ方向マークとＸ方向に延びる帯状体の第１Ｘ方向マークとを有しており、上記パッド電極に対する位置合わせ用アライメントマークは、Ｙ方向に延びる帯状体の第２Ｙ方向マークとＸ方向に延びる帯状体の第２Ｘ方向マークとを有しており、上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとの各概略Ｌ字型の各コーナ部は平面的にみて互いにオーバーラップし、かつ、上記各コーナー部において上記第１の金属膜及び第２の金属膜が形成されていないことにより、パッド電極に対する位置合わせ用アライメントマークによるチップ認識の際に、より特徴のある画像認識が可能となり、さらにアライメントが容易になる。
【００２５】
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとは、平面的にみて互いにオーバーラップしないように配置されていることにより、アライメントの際のアライメントマークの誤認識を効果的に防止することができる。
【００２６】
上記接続用配線は、上記最上の配線層に含まれていることが好ましい。
【００２７】
上記絶縁膜の上方に形成され、上記ターゲットマーク，上記ヒューズ配線及び上記パッド電極の上に開口部を有するバッファーコート膜をさらに備えていることができる。
【００２８】
上記絶縁膜及び上記外部接続パッド電極の一部を覆う無機パッシベーション膜をさらに備えていることにより、半導体集積回路装置への異物や水分の侵入を効果的に抑制しうる。
【００２９】
上記第１の金属膜は、銅膜からなり、上記第２の金属膜は、アルミニウムを主成分とするアルミニウム合金膜からなることができる。
【００３０】
本発明の半導体装置集積回路の製造方法は、基板上に、複数の配線層と、上記複数の配線層のうち最上の配線層に含まれ第１の金属膜からなる接続用配線と、上記最上の配線層の上に形成された絶縁膜と、上記絶縁膜の上に形成され上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなるヒューズ配線と、上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、第１の金属膜からなるターゲットマークとを形成する工程（ａ）と、上記ヒューズ配線をレーザー加工によって切断する工程（ｂ）とを備え、上記工程（ｂ）では、上記ターゲットマークをアライメントマークとして、レーザー光を用いてアライメントを行なった後、上記レーザー加工を行なうことを特徴とする。
【００３１】
これにより、レーザー加工を行なう際のレーザ光の照射位置とヒューズ配線との位置合わせを高精度で行なうことができるので、やり直しのできないヒューズ配線のレーザ加工のミスに起因する不良の発生を抑制することができる。
【００３２】
上記絶縁膜の上に、上記接続用配線に接続される第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークを形成する工程をさらに含み、上記パッド電極に対する位置合わせ用アライメントマークを用いて、プローブ検査及び半導体集積回路チップ形成用ダイシングのうちの少なくとも一方のためのアライメントを行う工程（ｃ）をさらに含むことが好ましい。
【００３３】
上記工程（ａ）では、上記第１の金属膜として銅膜を用い、上記第２の金属膜としてアルミニウムを主成分とするアルミニウム合金膜を用いることができる。
【００３４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【００３５】
図１に示すように、第１の実施形態の半導体集積回路装置は、トランジスタ素子やメモリ素子及びこれらの素子を接続する銅配線（図示せず）が形成されているＳｉ基板１１と、Ｓｉ基板１１の上に、多層配線層１２と、多層配線層１２の上に形成された絶縁層（最上の層間絶縁膜）１３とを備えている。多層配線層１２は、デュアルダマシン法によって層間絶縁膜１６ａ〜１６ｎにそれぞれ埋め込まれたｎ個（例えば６層）の配線層１２ａ〜１２ｎからなり、多層配線層１２のうち最上の配線層１２ａには、接続用配線２１，通常配線２２，ヒューズ配線２３，ステッパ用アライメントマーク２４及びターゲットマーク２５などが含まれている。また、絶縁膜１３のうち接続用配線２１の上方に位置する部分は開口されていて、絶縁膜１３の上から開口部の側壁を経て接続用配線２１の上まで延びる外部接続用パッド電極３１が設けられている。また、絶縁膜１３の上には、シリコン窒化膜などからなる無機パッシベーション膜１４と、有機バッファコート膜１５とが順に積層されている。
【００３６】
そして、絶縁膜１３の上には、プローブ検査，ワイヤボンディング，ダイシングなどを行なう際に位置合わせを行なうための検査・加工用アライメントマーク３２と、無機パッシベーション膜１４に開口を形成する際に位置合わせを行なうためのステッパ用アライメントマーク３３とが設けられている。これらのアライメントマーク３２，３３は、外部接続パッド電極３１と共に、アルミニウム合金膜から形成されている。そして、有機バッファコート膜１５のうちヒューズ配線２３の上方に位置する部分（開口部１５ｂ）と、ターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に位置する部分（開口部１５ａ）と、外部接続パッド電極３１の上方に位置する部分（開口部１４ａ）とは開口されている。
【００３７】
ここで、本実施形態においては、絶縁膜１３の下方に位置するターゲットマーク２５及びステッパ用アライメントマーク２４は、デュアルダマシン法により、接続用配線２１，通常配線２２及びヒューズ配線２３と共に、銅膜から形成されている。このターゲットマーク２５及びアライメントマーク２４は、必要がなければビア部分のないトレンチ配線のみでも構わない。
【００３８】
なお、これらのアライメント用マークは、一般的には、チップのコーナー部付近に形成されている。また、シリコン窒化膜（プラズマ窒化膜）からなるパッシベーション膜１４は、信頼性を保つことができれば必ずしも必要ではない。
【００３９】
図２（ａ），（ｂ）は、それぞれ順に、図１に示すアライメントマーク付近の構造を示す平面図，及びIIb−IIb線における断面図である。図２（ａ），（ｂ）に示すように、ターゲットマーク２５は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されており、概略Ｌ字型の平面形状を有している。また、検査・加工用アライメントマーク３２は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共に、アルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されており、概略Ｌ字型の平面形状を有している。そして、有機バッファーコート膜１５のうちターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に位置する領域には開口１５ａが設けられている。
【００４０】
ターゲットマーク２５は、Ｙ方向に延びる第１Ｙ方向マーク２５ａとＸ方向に延びる第１Ｘ方向マーク２５ｂとからなる概略Ｌ字型の平面形状を有している。そして、第１Ｙ方向マーク２５ａ，第１Ｘ方向マーク２５ｂ共に、幅Ｗ１は１０μｍで、長さＬ１は４５μｍである。なお、ターゲットマーク２５の幅Ｗ１，長さＬ１は、必ずしもこの値である必要はない。
【００４１】
また、検査・加工用アライメントマーク３２は、Ｙ方向に延びる第２Ｙ方向マーク３２ａとＸ方向に延びる第２Ｘ方向マーク３２ｂとからなる概略Ｌ字型の平面形状を有している。そして、第２Ｙ方向マーク３２ａ，第２Ｘ方向マーク３２ｂ共に、幅Ｗ２は１０μｍで、長さＬ２は４５μｍである。検査・加工用アライメントマーク３２は、特徴のある形状でチップ認識のために基板とのコントラストが大きいことが望ましい。なお、検査・加工用アライメントマーク３２の幅Ｗ２，長さＬ２は、必ずしもこの値である必要はなく、また、その幅Ｗ２，長さＬ２をターゲットマーク２５の幅Ｗ１，長さＬ１とそれぞれ一致させなくてもよい。
【００４２】
なお、ステッパ用アライメントマーク３３は、検査・加工用アライメントマーク３２とは異なり、各ステッパ装置メーカ特有の平面形状を有しているが、その詳細な寸法は、本発明の本質的な特徴ではないので、説明を省略する。
【００４３】
そして、検査・加工用アライメントマーク３２は、ターゲットマーク２５に対して１８０度回転して配置されている。しかも、ターゲットマーク２５及び検査・加工用アライメントマーク３２は、各マーク２５，３２のＬ字パターンのコーナー部の中心座標０（Ｘ0，Ｙ0）が一致するように、つまり、各コーナー部が重なるように形成されている（図２（ａ）参照）。なお、Ｘ座標とＹ座標の両方が必ずしも完全に一致する必要はなく、数十μｍ離れていてもよい。このとき、ターゲットマーク２５と検査・加工用アライメントマーク３２とが互いに同一開口内に形成されていれば、位置読みとり時のレーザースキャン領域を共用することができる。
【００４４】
また、有機バッファーコート膜１５は、半導体集積回路チップの表面を保護するために形成されており、通常ポリイミド膜やポリベンゾオキサゾール膜が用いられ、その仕上がり膜厚は、数μｍ程度となる。従って、ターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に有機バッファーコート膜１５がそのまま存在すると位置読みとりのためのレーザ光の各マーク２５，３２からの反射量が小さくなり、有機バッファーコート膜１５の膜厚が厚くなるほどコントラストが小さくなるため、有機バッファーコート膜１５に開口１５ａを形成することによって、ターゲットマーク２５及び検査・加工用アライメントマーク３２と下地とのコントラストを上げている。
【００４５】
なお、図２（ｂ）に示す構造においては、有機バッファーコート膜１５の開口部１５ａ内に無機パッシベーション膜１４が残存しているが、無機パッシベーション膜１４のうち有機バッファーコート膜１５の開口部１５ａ内に位置する部分を全体的に薄くしてもよいし、完全に除去してもよい。
【００４６】
次に、第１の実施形態に係るアライメントマークを用いたアライメント方法について説明する。
【００４７】
ターゲットマーク２５は、冗長救済切り換え回路のヒューズ配線を切断するためのレーザー加工工程におけるアライメントマークとして用い、検査・加工用アライメントマーク３２はプローブ検査工程，ワイヤボンディング工程や半導体集積回路チップのダイシング工程におけるアライメントマークとして用いる。
【００４８】
レーザー加工工程では、ターゲットマーク２５を用いて、まず、第１Ｙ方向マーク２５ａを横断するように、ヒューズ加工用レーザー光をＸ方向に走査し（Ｘ−Ｘ’間）、その反射レーザー光をモニターして、ターゲットマーク２５の第１Ｙ方向マーク２５ａの中心のＸ座標を確定する。次に、第１Ｘ方向マーク２５ｂを横断するように、ヒューズ加工用レーザー光をＹ方向に走査し（Ｙ−Ｙ’間）、その反射レーザー光をモニターしてターゲットマーク２５の第１Ｘ方向マーク２５ｂの中心のＹ座標を確定する。このとき、第１Ｘ方向マーク２５ｂのＹ座標を先に確定してもよい。このアライメントを行なう際には、レーザ光の強度は、加工時の強度の１／１０以下に弱め、ターゲットマークの損傷を避ける。その後、加工が必要なヒューズ配線２３に通常は１パルスのレーザ光を照射してヒューズ配線２３を切断する。あるいは、レーザ光を照射しながら、レーザ光をＸ方向及びＹ方向に必要に応じて走査することにより、ヒューズ配線２３を切断する。このときの加工位置ずれに対しては、やり直しが不可能である。なお、ターゲットマーク２５は、チップのコーナー部に配置され、少なくとも対角位置に２箇所に設けられていることが望ましい。これにより、チップローテーションや収縮の補正が可能になる。
【００４９】
また、プローブ検査工程またはダイシング工程では、検査・加工用アライメントマーク３２を用い、通常画像認識方法により、Ｘ座標及びＹ座標の両方を確定する。
【００５０】
また、露光工程では、ステッパ用アライメントマーク２４，３３を用い、レジスト膜を露光する光源とは別のレーザ光源を照射して得られる反射回折光から位置の計測を行なう。ただし、いったんレチクルパターンを形成したレジスト膜と下地回路パターンとの重ね合わせ誤差を計測した結果を露光装置にフィードバックして重ね合わせ誤差をちいさくする手段を採っている。このときの重ね合わせずれに対しては、レジスト膜を再生することにより、再度パターン形成が可能なので、やり直しが可能である。
【００５１】
本実施形態の半導体集積回路装置の構造上の特徴は、ターゲットマーク２５が、不良メモリービットを救済するために使用する冗長救済切り換え回路の銅膜からなるヒューズ配線２３と同じ配線層に含まれていることにある。つまり、ターゲットマーク２５とヒューズ配線２３とは、同じマスクを用いて形成された溝に埋め込まれていることから、ヒューズ配線２３のレーザ加工の際に、ターゲットマーク２５を用いて、ヒューズ配線２３の切断のためのアライメントを行なうことにより、従来のようなヒューズ配線２３の切断時の位置ずれを低減することができ、ヒューズ配線２３のレーザ加工の際の不良の低減を図ることができる。つまり、従来のようにヒューズ配線とターゲットマークとで形成工程が互いに異なることに起因する位置合わせ誤差が生じない。
【００５２】
しかも、レーザー光によるヒューズ配線２３の加工工程では、銅膜からなる概略Ｌ字型のターゲットマーク２５を加工レーザーで走査して反射レーザー光を計測しマーク位置の情報を求めることで高精度のチップのアライメントを行い、位置合わせ補正をすればヒューズ配線の切断のミスに起因する不良の発生を抑制することができる。
【００５３】
さらに、プローブ検査工程，ワイヤボンディング工程あるいはダイシング工程では、外部接続パッド電極３１と同じアルミニウム合金膜を用いて同層に形成した検査・加工用アライメントマーク３２を用いるため、外部接続パッド電極３１あるいはスクライブライン（図示せず）に対して、プローブ検査，ワイヤボンディングあるいはダイシングのための位置合わせを、周知の機構を用いて高精度に行なうことができる。
【００５４】
ターゲットマーク２５とヒューズ配線２３とは、同じ配線層に含まれていることは必要であるが、両者が必ずしも最上の配線層１２ａに含まれている必要はなく、多層配線層１２のいずれかの配線層に含まれていればよい。ただし、ヒューズ配線２３が最上の配線層１２ａに含まれていることにより、レーザ加工時にレーザ光が通過する層間絶縁膜の膜厚を薄くすることできるので、レーザ加工のミスをより低減することができる。
【００５５】
なお、最上の配線層１２ａよりも１層下方にある配線層にヒューズ配線を配置する場合には、ヒューズ配線上の層間絶縁膜の厚さが厚くなるため、ヒューズ溶断時に大きなレーザエネルギーが必要で、しかも、ヒューズ下方の層間絶縁膜にダメージを与えてしまう。したがって、ヒューズ配線の上方の層間絶縁膜の厚さを薄くするためのエッチング工程を設けることが望ましい。
【００５６】
また、ターゲットマーク２５及び検査・加工用アライメントマーク３２は、半導体集積回路チップのコーナー部の少なくとも１箇所に配置してあればよいが、さらに位置合わせ精度を向上するためには、半導体集積回路チップの全てのコーナー部に配置することが望ましい。
【００５７】
また、ステッパ用アライメントマーク２４，３３は、レチクルに少なくとも一箇所以上配置することが必要である。
【００５８】
なお、本実施形態においては、ターゲットマーク２５の幅Ｗ１と検査・加工用アライメントマーク３２の幅Ｗ２とが同一の場合を例示したが、ターゲットマーク２５の幅Ｗ１に対して検査・加工用アライメントマーク３２の幅Ｗ２を２倍以上に大きくして、プローブテスト時，ワイヤボンディング時やダイシング時に光学顕微鏡での確認を容易にしてもよいことはいうまでもない。
【００５９】
また、ターゲットマーク２５，ステッパ用アライメントマーク２４，検査・加工用アライメントマーク３２及びステッパ用アライメントマーク３３との間の電気的な接続の有無は、アライメントの精度には影響がない。本実施形態では、４者の間に電気的接続が無い場合を示したが、電気的な接続が有ってもよい。
【００６０】
図３は、冗長救済切り換え回路の一例を示す電気回路図である。このようなダイナミック・ランダム・アクセス・メモリでは、アドレスマルチプレクスにより、行アドレス、列アドレスを決めることにより内部のメモリが選択される。
【００６１】
まず、行アドレス取込み信号／ＲＡＳがＬレベルになった後、列アドレス取込み信号／ＣＡＳが取込まれ、アドレスバッファ回路によりアドレスに対応したＡ０〜Ａｎおよび／Ａ０〜／Ａｎの出力信号が生成される。
【００６２】
予備のメモリビットに切換える場合、出力信号Ａ０〜Ａｎおよび／Ａ０〜／ＡｎのうちＨレベルとなる信号がゲートに加わったトランジスタのドレインに接続されたヒューズがレーザ光により切断されている。例えば、Ａ０がＨレベルの場合、ヒューズ４１が切断され、ヒューズ４２は切断されていない。逆に、Ａ０がＬレベルの場合はヒューズ４１は切断されず／Ａ０がＨレベルとなるためヒューズ４２は切断される。以下、同様にＡ１，ＡｎがＨレベルの場合、ヒューズ４３，４５が切断され、／Ａ１，／ＡｎがＬレベルのためヒューズ４４，４６は切断されない。Ａ１，ＡｎがＬレベルの場合、ヒューズ４３，４５が切断されないが、／Ａ１，／ＡｎがＨレベルのため、ヒューズ４４，４６は切断される。
【００６３】
そこで、列アドレス取込み信号／ＣＡＳがＨレベルの時、第２のトランジスタ５３が導通状態になるので、ノードＮはＨレベルとなっており、不良メモリを予備のメモリビットに切換える場合、第１のトランジスタ４７〜５２がオン状態となってもヒューズ４１〜４６がアドレスに対応して切断されているため、ノードＮの電位Ｎ（ａ）はＨレベルのままである。
【００６４】
また、予備のメモリビットに切換えないアドレスの場合、ヒューズ４１〜４６の中で切断されていないヒューズが接続された第１のトランジスタ４７〜５２の何れかがオン状態となるため、ノードＮの電位Ｎ（ａ）はＬレベルとなる。
【００６５】
したがって、フリップフロップ回路５７により、アドレスバッファ回路からの出力信号Ａ０〜Ａｎ，／Ａ０〜／ＡｎがＨレベルとなった後に、セットクロック信号ＳＣＫによりノードＮのレベルが取込まれて、安定に保持される。この後、行アドレス取込み信号／ＲＡＳがＬレベルになってからある時間が経過した後、第３，第４のトランジスタ５４，５５のクロック信号ＣＫ１がＨレベルとなり、フリップフロップ回路５７に保持されたノードＮの電位状態により、トランジスタ５４，５５から切換え信号ＳＣＬまたはＣＬのいずれかがＨレベルとなり出力される。
【００６６】
すなわち、予備のメモリビットに切換える場合、ノードＮの電位はＨレベルであり、フリップフロップ回路５７の出力端子ＱからもＨレベルの信号が出力されており、第３のトランジスタ５４はオン状態となり、切換え信号ＳＣＬはＨレベルで出力され、予備のメモリビットが選択される。この場合、出力端子／ＱはＬレベルが出力され、第４のトランジスタ５５はオフ状態となり、切換え信号ＣＬはＬレベルのままで通常のメモリビットは選択されない。
【００６７】
また、予備のメモリビットを選択しない場合は、ノードＮがＬレベルとなるため、切換え信号ＳＣＬはＬレベルのままで選択されず、切換え信号ＣＬはＨレベルとなり、通常のメモリビットが選択される。
【００６８】
なお、本発明が適用される冗長救済切り換え回路の構成は、図３に示す構成に限定されないことはいうまでもない。
【００６９】
（第２の実施形態）
次に、第２の実施形態に係る銅配線とアルミニウム合金からなる外部接続パッド電極とを有する半導体集積回路装置で形成されるアライメントマークについて説明する。
【００７０】
図４（ａ），（ｂ）は、それぞれ順に、本実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図，及びIVb−IVb線における断面図である。本実施形態においても、ターゲットマーク２８，検査加工用アライメントマーク３５の構造を除く半導体集積回路装置全体の構造は、第１の実施形態と同じであり、図１に示す通りである。
【００７１】
図４（ａ），（ｂ）に示すように、ターゲットマーク２８は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されており、コーナー部の欠けた概略Ｌ字型の平面形状を有している。また、検査・加工用アライメントマーク３５は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共にアルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されており、コーナー部の欠けた概略型の平面形状を有している。そして、有機バッファーコート膜１５のうちターゲットマーク２８及び検査・加工用アライメントマーク３５の上方に位置する領域には開口１５ａが設けられている。
【００７２】
この第２の実施形態では、ターゲットマーク２８と検査・加工用アライメントマーク３５とが重なるＬ字型のコーナー部に、銅膜及びアルミニウム合金膜が形成されていない点で第１の実施形態とは異なる。
【００７３】
ターゲットマーク２８は、Ｙ方向に延びる帯状体の第１Ｙ方向マーク２８ａとＸ方向に延びる帯状体の第１Ｘ方向マーク２８ｂとからなる概略Ｌ字型の平面形状を有している。概略Ｌ字型のコーナー部には銅膜が形成されていない。
【００７４】
また、検査・加工用アライメントマーク３５は、Ｙ方向に延びる第２Ｙ方向マーク３５ａとＸ方向に延びる第２Ｘ方向マーク３５ｂとからなる概略Ｌ字型の平面形状を有している。
【００７５】
この第２の実施形態の構成によれば、第１の実施形態と同様な効果を得ることができる。さらに、このような形状にすることによって、検査・加工用アライメントマーク３５によるチップ認識の際に、より特徴のある画像認識が可能となり、さらにアライメントが容易になる。
【００７６】
なお、図４（ｂ）に示す構造においては、有機バッファーコート膜１５の開口部１５ａ内に無機パッシベーション膜１４が残存しているが、無機パッシベーション膜１４のうち有機バッファーコート膜１５の開口部１５ａ内に位置する部分を全体的に薄くしてもよいし、完全に除去してもよい。
【００７７】
本実施形態においても、ターゲットマーク２８とヒューズ配線２３とは、同じ配線層に含まれていることは必要であるが、両者が必ずしも最上の配線層１２ａに含まれている必要はなく、多層配線層１２のいずれかの配線層に含まれていればよい。ただし、ヒューズ配線２３が最上の配線層１２ａに含まれていることにより、レーザ加工時にレーザ光が通過する層間絶縁膜の厚さを薄くすることができるので、加工の際のミスをより低減することができる。
【００７８】
また、ターゲットマーク２８，ステッパ用アライメントマーク２４，検査・加工用アライメントマーク３５及びステッパ用アライメントマーク３３は、半導体集積回路チップのコーナー部の少なくとも１箇所に配置してあればよいが、さらに位置合わせ精度を向上するためには、半導体集積回路チップの全てのコーナー部に配置することが望ましい。
【００７９】
また、第２の実施形態に係るアライメントマークを用いたアライメント方法は、第１の実施形態と同様である。
【００８０】
（第３の実施形態）
次に、第３の実施形態に係る銅配線とアルミニウム合金からなる外部接続パッド電極とを有する半導体集積回路装置で形成されるアライメントマークについて説明する。
【００８１】
図５は、本実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図である。本実施形態においても、ターゲットマーク２９，検査加工用アライメントマーク３６の構造を除く半導体集積回路装置全体の構造は、第１の実施形態と同じであり、図１に示す通りである。
【００８２】
図５に示すように、ターゲットマーク２９は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されている。また、検査・加工用アライメントマーク３６は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共に、アルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されている。そして、有機バッファーコート膜１５のうちターゲットマーク２９及び検査・加工用アライメントマーク３６の上方に位置する領域には開口１５ａが設けられている。
【００８３】
この第３の実施形態では、ターゲットマーク２９及び検査・加工用アライメントマーク３６はそれぞれ概略Ｔ字型をしており、アライメントマークの形状が概略Ｌ字型の第２の実施形態とはこの点で異なる。アライメントマークの形状が異なっている点以外は、第２の実施形態と同様な構成を有している。
【００８４】
ターゲットマーク２９は、Ｙ方向に延びる帯状体の第１Ｙ方向マーク２９ａと、マーク２９ａとは間隙を隔ててＸ方向に延びる帯状体の第１Ｘ方向マーク２９ｂとからなる概略Ｔ字型の平面形状を有している。
【００８５】
また、検査・加工用アライメントマーク３６は、Ｙ方向に延びる第２Ｙ方向マーク３６ａと、第２Ｙ方向マーク３６ａとは間隙を隔ててＸ方向に延びる第２Ｘ方向マーク３６ｂとからなる概略Ｔ字型の平面形状を有している。
【００８６】
この第３の実施形態の構成によれば、第２の実施形態と同様な効果を得ることができる。さらに、このような概略Ｔ字型にすることによって、ターゲットマークと検査・加工用アライメントマークとを長手方向に並べて配置することにより、アライメント用のマークの配置領域の一方の幅を狭くすることができるので、チップコーナーのスクライブライン上に配置することができる。したがって、専用のアライメントマーク形成領域が不要となる。
【００８７】
また、この第３の実施形態においては、ターゲットマークと検査・加工用アライメントマークとは、平面的にみて互いにオーバーラップしない位置に設けられているので、アライメントの際に、例えば検査・加工用アライメントマークからの反射光をターゲットマークからの反射光と間違うような誤認識を効果的に防止することができる。
【００８８】
ただし、ターゲットマークと検査・加工用アライメントマークとが、平面的にみて全く重なっているような場合でも、例えば上方にある検査・加工用アライメントマークの幅をターゲットマークの幅の１／２である場合など、両者を識別して検知できる場合には、両者がオーバーラップしていてもよい。
【００８９】
また、アライメントマーク３６のみが、上述した概略L字型の平面形状を有しつつチップコーナー部に配置され、ターゲットマーク２９が概略Ｔ字型の平面形状を有していてもよい。
【００９０】
（その他の実施形態）
上記各実施形態においては、本発明をＤＲＡＭやＳＲＡＭが内蔵されたシステムＬＳＩの冗長救済切り換え回路に配置されるヒューズ配線を加工するためのアライメントマークであるターゲットマークに適用した例について説明したが、本発明は上記各実施形態に限定されるものではない。本発明が適用されるアライメントマークは、レーザ加工装置を用いて加工（トリミング）される部材と、レーザ光の照射部位との位置合わせを行なうためのものであればよい。
【００９１】
図６は、その他の実施形態に係る可変容量を備えた複合半導体回路の構成を概略的に示す回路図である。同図に示すように、この複合半導体回路は、サファイア基板（図示せず）上のシリコン薄膜６１に形成された半導体素子６２と、これと電気的に接続されるポリシリコンヒューズ付きコンデンサ６３と、サファイア基板上のＺｎＯ薄膜に形成された弾性表面波型圧力振動素子６６とを備えている。振動素子６６は、それぞれアルミニウム１層配線の表面波励振用電極６８及び反射器６９により構成され、コンデンサ６３は、ポリシリコンヒューズ６４と２層ポリシリコン構造のコンデンサ６５とにより構成されている。この複合半導体回路は、１チップ発振器として機能するものであり、振動素子６６の共振周波数を変化させることによっては、±５ｐｐｍ程度の発振周波数の調整が可能である。一方、直列に接続された各コンデンサ６５の接続状態を、ポリシリコンヒューズ６４のトリミングによって切り換えることにより、±１ｐｐｍ程度の微細な周波数調整が可能となる。この例では、ポリシリコンヒューズ付きコンデンサ６３は、単位容量の１倍から１６倍までの値が設定されており、ポリシリコンヒューズのトリミングにより単位容量のステップで３１倍の容量値まで可変である。
【００９２】
このポリシリコンヒューズ６４は、第１の実施形態で説明したヒューズ配線２３（図１参照）のように、多層配線層中のいずれかの配線層中に配置することができ、また、ポリシリコンヒューズ６４と同じポリシリコン膜からパターニングしたアライメントマーク（ターゲットマーク）を同じ配線層に形成することができる。これにより、ポリシリコンからなるターゲットマークを用いて、ポリシリコンヒューズと加工用のレーザ光の照射位置とのアライメントを高精度で行なうことができる。
【００９３】
図７は、その他の実施形態に係る電圧生成回路の出力電圧の補正を行なう電圧補正回路の構成を示すブロック図である。同図に示すように、電圧補正回路は、入力電圧と基準電圧との比較を行なうためのレベル比較回路７１と、補正された電圧を生成するための電圧調整回路７２と、レベル比較回路７１と電圧調整回路７２との間に介在するヒューズ選択回路７３とを備えている。レベル比較回路７１は、入力電圧Ｖｎと基準電圧との比較に基づいて、ヒューズ選択信号ＳＬを出力する。レーザ加工装置は、ヒューズ選択信号ＳＬに基づいて複数のヒューズのうちいずれかのヒューズを切断する。ヒューズ選択回路７３は、一定電圧の信号Ｖｃを受けて複数のヒューズのうちいずれが切断されたかを示す補正用信号Ｓｃを出力する。電圧調整回路７２は、複数のヒューズＦのうちいずれが切断されたかを示す補正用信号Ｓｃに基づいて、入力電圧Ｖｎの補正値を選択し、その補正値に基づいて入力電圧Ｖｎを補正した出力電圧Ｖｏを生成する。
【００９４】
このヒューズＦは、第１の実施形態で説明したヒューズ配線２３（図１参照）のように、多層配線層中のいずれかの配線層中に配置することができ、また、ヒューズＦと同じ導体膜（例えば銅膜，ポリシリコン膜，アルミニウム合金膜など）からパターニングしたアライメントマーク（ターゲットマーク）を同じ配線層に形成することができる。これにより、ターゲットマークを用いて、ヒューズと加工用のレーザ光の照射位置とのアライメントを高精度で行なうことができる。
【００９５】
また、本発明の半導体集積回路装置は、ユーザがヒューズ加工によってゲートアレイをプログラムするように構成されたＰＬＧＡ（プログラマブルゲートアレイ）にも適用することができる。
【００９６】
【発明の効果】
本発明の半導体集積回路装置又はその製造方法によれば、ヒューズ配線と同じ配線層に形成されたターゲットマークを用いてアライメントすることができるため、レーザー加工装置でのヒューズ配線に対する位置合わせ精度を向上することができ、レーザ加工のミスに起因する不良の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の冗長救済機能を備えたＤＲＡＭ（半導体集積回路装置）やＳＲＡＭが内蔵されたシステムＬＳＩの配線層の構成を示す断面図である。
【図２】（ａ），（ｂ）は、それぞれ順に、図１に示すアライメントマーク付近の構造を示す平面図，及びIIb−IIb線における断面図である。
【図３】本発明の第１の実施形態における冗長救済切り換え回路の例を示す電気回路図である。
【図４】（ａ），（ｂ）は、それぞれ順に、第２の実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図，及びIVb−IVb線における断面図である。
【図５】第３の実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図である。
【図６】その他の実施形態に係る可変容量を備えた複合半導体回路の構成を概略的に示す回路図である。
【図７】その他の実施形態に係る電圧生成回路の出力電圧の補正を行なう電圧補正回路の構成を示すブロック図である。
【図８】従来の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【符号の説明】
１１ Ｓｉ基板
１２ 多層配線層
１２ａ〜１２ｎ 層間絶縁膜
１３ 絶縁膜
１４ 無機パッシベーション膜
１５ 有機バッファコート膜
２１ 接続用配線
２２ 通常配線
２３ ヒューズ配線
２４ ステッパ用アライメントマーク
２５ ターゲットマーク
２５ａ 第１Ｙ方向マーク
２５ｂ 第１Ｘ方向マーク
３１ 外部接続パッド電極
３２ 検査・加工用アライメントマーク
３２ａ 第２Ｙ方向マーク
３２ｂ 第２Ｘ方向マーク
３３ ステッパ用アライメントマーク
【発明の属する技術分野】
本発明は、半導体集積回路装置及びその製造方法に関し、特に冗長救済回路や機能調整回路等に使用するヒューズ加工を行なう際のアライメント精度の向上対策に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスにおける微細加工技術の進展により、半導体集積回路装置として、大容量ダイナミック・ランダム・アクセス・メモリー（以下、ＤＲＡＭと記す）や大容量スタティック・ランダム・アクセス・メモリー（以下、ＳＲＡＭと記す）等の半導体記憶装置（以下、メモリ回路と記す）が内蔵されたシステムＬＳＩが開発されている。また、半導体集積回路装置の高集積化を図るために、回路素子間を接続する配線には多層配線技術が使用されてきている。
【０００３】
一方、微細加工技術の進展によってメモリ回路の記憶容量が大容量化されるに従い、製造工程中に発生する微細なダスト等によりメモリ回路の機能不良となる欠陥ビットが発生しやすくなっている。そして、この欠陥ビットが存在することによって半導体集積回路装置全体が不良になってしまい、製造歩留まりが低下するという問題がある。
【０００４】
そこで、この欠陥ビットによる歩留まり低下を改善するための１つの解決方法として冗長救済技術がある。この冗長救済技術では、メモリ回路と同一チップ内に予備のメモリービットを同時に形成しておき、不良メモリービットが発生した場合、不良メモリビットと予備メモリービットとを切り換えてメモリ回路として必要なメモリー容量分を全て良品ビットにすると言う不良ビット救済技術である。このとき、不良メモリービットと予備メモリービットとへのアクセス信号の接続切り換えは、レーザー加工技術を用いて、チップ上の冗長救済切り換え回路のヒューズ部分にレーザービーム光を照射し熔断・切断をすることによって行なわれている。
【０００５】
従来、多層配線構造を有する半導体集積回路装置では、ポリシリコンとタングステンシリサイドとが積層されたポリサイド膜からなるビット線と同時にヒューズ配線を形成し、また、３層以上の多層配線になるとアルミニウムを主成分とするＡｌＣｕ膜（アルミニウム−銅の合金膜）からなるアルミニウム合金配線が用いられており、最上層に形成されるアルミニウム合金配線と同時にレーザ加工されるヒューズ配線を形成してきた。
【０００６】
一方、配線の微細化に伴い、配線抵抗の上昇による回路動作の遅延や、電流による発熱の増大を抑制するために、配線材料としてアルミニウム合金膜に代えて微細化が可能で比抵抗の小さい銅膜を使用するようになってきた。ところが、製品組立時に、パッケージのリードと金属細線によって接続されるパッド部が銅膜である場合、銅膜の表面が酸化されやすい。そして、通常のワイヤボンディングでは銅表面に形成された酸化膜によって金属細線との接続が不可能なため、銅配線の引出電極部の上のみに外部接続用パッド電極となるアルミニウム合金パッド電極を形成している。
【０００７】
このように、銅配線の引出電極上に形成されたアルミニウム合金パッド電極を備えている半導体集積回路装置では、従来のアルミニウム合金配線からなる多層配線構造を有する半導体集積回路装置と同様に、電気特性を評価するためのプローブ検査工程や、チップダイシング及びワイヤー接続などの組立工程におけるアライメントマークは、アルミニウム合金パッド電極と同じアルミニウム合金膜により、アルミニウム合金パッド電極の形成と同時に形成される。
【０００８】
以下、従来の銅配線とアルミニウム合金パッド電極とを有する半導体集積回路装置において用いられるアライメント用マークについて説明する。
【０００９】
図８は、従来の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【００１０】
図８に示すように、従来の半導体集積回路装置は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に、デュアルダマシン法やシングルダマシン法などによって形成された多層配線層１０２と、多層配線層１０２の上に形成された絶縁膜（最上の層間絶縁膜）１０３とを備えている。多層配線層１０２のうち最上の配線層１０２ａには、接続用配線１１１、通常配線１１２、ヒューズ配線１１３、ステッパ用アライメントマーク１１４などが含まれている。また、絶縁膜１０３のうち接続用配線１１１の上方に位置する部分は開口されていて、絶縁膜１０３の上から開口部の側壁を経て接続用配線１１１の上まで延びる外部接続用パッド電極１２１が設けられている。また、絶縁膜１０３の上には、シリコン窒化膜などからなる無機パッシベーション膜１０４と、有機バッファコート膜１０５とが順に積層されている。
【００１１】
そして、絶縁膜１０３の上には、プローブ検査，ワイヤボンディング，ヒューズ配線の加工などを行なう際に位置合わせを行なうための検査・加工用アライメントマーク１２２と、無機パッシベーション膜１０４に開口を形成する際に位置合わせを行なうためのステッパ用アライメントマーク１２３とが設けられている。これらのアライメントマーク１２２，１２３は、外部接続パッド電極１２１と共に、アルミニウム合金膜から形成されている。そして、有機バッファコート膜１０５のうちヒューズ配線１１３の上方に位置する部分と、検査・加工用アライメントマーク１２２の上方に位置する部分と、外部接続パッド電極１２１の上方に位置する部分とは開口されている。
【００１２】
また、絶縁膜１０３の下方に位置するステッパ用アライメントマーク１１４は、接続用配線１１１，通常配線１１２及びヒューズ配線１１３と共に、ダマシン法を用いて銅膜から形成されている。
【００１３】
なお、検査・加工用アライメント用マーク１２２は、一般的には、チップのコーナー部付近に形成されている。また、シリコン窒化膜からなるパッシベーション膜１０４は、信頼性を保つことができれば必ずしも必要ではない。
【００１４】
【発明が解決しようとする課題】
ここで、上記従来の半導体集積回路装置においては、検査・加工用アライメントマーク１２２は、ヒューズ配線１１３をレーザにより切断又は溶断する際の位置合わせを行なうための位置合わせと、外部接続パッド電極１２１にプローブを押し当てて検査を行なう際の位置合わせと、ワイヤボンディングを行なう際の位置合わせと、ダイシングを行なう際の位置合わせとを行なうためのアライメントマークとして兼用されている。
【００１５】
ところが、冗長救済切り換え回路などのヒューズ配線のレーザー加工を行った場合、アライメントの誤差が生じて加工部などの位置ズレが発生するという不具合があった。その原因は、検査・加工用アライメントマーク１２２が外部接続パッド電極１２１と同じアルミニウム合金膜で形成されているのに対して、ヒューズ配線１１３は接続用配線１１１等と同じ銅膜で形成されているため、接続用配線１１１等に対する外部接続パッド電極１２１の位置合わせ誤差が、そのままレーザー加工時のアライメント誤差に反映され、レーザー加工装置のアライメント位置合わせ誤差に加算されてしまうことによると考えられる。
【００１６】
本発明の目的は、銅配線の引出電極上にパッド電極を有する半導体集積回路装置において、ヒューズ配線のレーザー加工時のアライメント精度の向上が図れる半導体集積回路装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体集積回路装置は、基板と、上記基板上に積層された複数の配線層と、上記複数の配線層のうち最上の配線層の上に形成された絶縁膜と、上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなる接続用配線と、上記絶縁膜の上に形成され、上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、上記複数の配線層のうちいずれかの配線層に含まれ、上記第１の金属膜からなるヒューズ配線と、上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるターゲットマークとを備え、上記ターゲットマークは、上記ヒューズ配線を切断するためのレーザー加工工程において、レーザー光を用いてアライメントする際のアライメントマークである。
【００１８】
これにより、ヒューズ配線と同じ配線層に形成されたターゲットマークを用いてレーザー加工のアライメントをすることができるため、レーザー加工時におけるヒューズ配線とレーザ光の照射位置とのアライメント精度を向上することができる。
【００１９】
上記絶縁膜の上に形成され、上記第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークをさらに備えることにより、このアライメントマークを用いてプローブ検査工程あるいはダイシング工程のアライメントをすることができるため、外部接続用パッド電極あるいはスクライブラインに対する位置合わせ誤差を低減することができる。
【００２０】
上記絶縁膜の上に形成され、上記第２の金属膜からなるステッパ用アライメントマークをさらに備えることができる。
【００２１】
上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるステッパ用アライメントマークをさらに備えることができる。
【００２２】
上記ターゲットマーク及び上記パッド電極に対する位置合わせ用アライメントマークは、それぞれ概略Ｌ字型の平面形状を有していることにより、アライメント用のマークを設けるための領域を小さくすることができる。
【００２３】
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークの各概略Ｌ字型のコーナ部が平面的にみてオーバーラップし、かつ、上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとが各コーナ部を中心に点対称の位置に配置されていることにより、アライメント用のマークを設けるための領域をさらに小さくすることができる。
【００２４】
上記ターゲットマークは、Ｙ方向に延びる帯状体の第１Ｙ方向マークとＸ方向に延びる帯状体の第１Ｘ方向マークとを有しており、上記パッド電極に対する位置合わせ用アライメントマークは、Ｙ方向に延びる帯状体の第２Ｙ方向マークとＸ方向に延びる帯状体の第２Ｘ方向マークとを有しており、上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとの各概略Ｌ字型の各コーナ部は平面的にみて互いにオーバーラップし、かつ、上記各コーナー部において上記第１の金属膜及び第２の金属膜が形成されていないことにより、パッド電極に対する位置合わせ用アライメントマークによるチップ認識の際に、より特徴のある画像認識が可能となり、さらにアライメントが容易になる。
【００２５】
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとは、平面的にみて互いにオーバーラップしないように配置されていることにより、アライメントの際のアライメントマークの誤認識を効果的に防止することができる。
【００２６】
上記接続用配線は、上記最上の配線層に含まれていることが好ましい。
【００２７】
上記絶縁膜の上方に形成され、上記ターゲットマーク，上記ヒューズ配線及び上記パッド電極の上に開口部を有するバッファーコート膜をさらに備えていることができる。
【００２８】
上記絶縁膜及び上記外部接続パッド電極の一部を覆う無機パッシベーション膜をさらに備えていることにより、半導体集積回路装置への異物や水分の侵入を効果的に抑制しうる。
【００２９】
上記第１の金属膜は、銅膜からなり、上記第２の金属膜は、アルミニウムを主成分とするアルミニウム合金膜からなることができる。
【００３０】
本発明の半導体装置集積回路の製造方法は、基板上に、複数の配線層と、上記複数の配線層のうち最上の配線層に含まれ第１の金属膜からなる接続用配線と、上記最上の配線層の上に形成された絶縁膜と、上記絶縁膜の上に形成され上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなるヒューズ配線と、上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、第１の金属膜からなるターゲットマークとを形成する工程（ａ）と、上記ヒューズ配線をレーザー加工によって切断する工程（ｂ）とを備え、上記工程（ｂ）では、上記ターゲットマークをアライメントマークとして、レーザー光を用いてアライメントを行なった後、上記レーザー加工を行なうことを特徴とする。
【００３１】
これにより、レーザー加工を行なう際のレーザ光の照射位置とヒューズ配線との位置合わせを高精度で行なうことができるので、やり直しのできないヒューズ配線のレーザ加工のミスに起因する不良の発生を抑制することができる。
【００３２】
上記絶縁膜の上に、上記接続用配線に接続される第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークを形成する工程をさらに含み、上記パッド電極に対する位置合わせ用アライメントマークを用いて、プローブ検査及び半導体集積回路チップ形成用ダイシングのうちの少なくとも一方のためのアライメントを行う工程（ｃ）をさらに含むことが好ましい。
【００３３】
上記工程（ａ）では、上記第１の金属膜として銅膜を用い、上記第２の金属膜としてアルミニウムを主成分とするアルミニウム合金膜を用いることができる。
【００３４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【００３５】
図１に示すように、第１の実施形態の半導体集積回路装置は、トランジスタ素子やメモリ素子及びこれらの素子を接続する銅配線（図示せず）が形成されているＳｉ基板１１と、Ｓｉ基板１１の上に、多層配線層１２と、多層配線層１２の上に形成された絶縁層（最上の層間絶縁膜）１３とを備えている。多層配線層１２は、デュアルダマシン法によって層間絶縁膜１６ａ〜１６ｎにそれぞれ埋め込まれたｎ個（例えば６層）の配線層１２ａ〜１２ｎからなり、多層配線層１２のうち最上の配線層１２ａには、接続用配線２１，通常配線２２，ヒューズ配線２３，ステッパ用アライメントマーク２４及びターゲットマーク２５などが含まれている。また、絶縁膜１３のうち接続用配線２１の上方に位置する部分は開口されていて、絶縁膜１３の上から開口部の側壁を経て接続用配線２１の上まで延びる外部接続用パッド電極３１が設けられている。また、絶縁膜１３の上には、シリコン窒化膜などからなる無機パッシベーション膜１４と、有機バッファコート膜１５とが順に積層されている。
【００３６】
そして、絶縁膜１３の上には、プローブ検査，ワイヤボンディング，ダイシングなどを行なう際に位置合わせを行なうための検査・加工用アライメントマーク３２と、無機パッシベーション膜１４に開口を形成する際に位置合わせを行なうためのステッパ用アライメントマーク３３とが設けられている。これらのアライメントマーク３２，３３は、外部接続パッド電極３１と共に、アルミニウム合金膜から形成されている。そして、有機バッファコート膜１５のうちヒューズ配線２３の上方に位置する部分（開口部１５ｂ）と、ターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に位置する部分（開口部１５ａ）と、外部接続パッド電極３１の上方に位置する部分（開口部１４ａ）とは開口されている。
【００３７】
ここで、本実施形態においては、絶縁膜１３の下方に位置するターゲットマーク２５及びステッパ用アライメントマーク２４は、デュアルダマシン法により、接続用配線２１，通常配線２２及びヒューズ配線２３と共に、銅膜から形成されている。このターゲットマーク２５及びアライメントマーク２４は、必要がなければビア部分のないトレンチ配線のみでも構わない。
【００３８】
なお、これらのアライメント用マークは、一般的には、チップのコーナー部付近に形成されている。また、シリコン窒化膜（プラズマ窒化膜）からなるパッシベーション膜１４は、信頼性を保つことができれば必ずしも必要ではない。
【００３９】
図２（ａ），（ｂ）は、それぞれ順に、図１に示すアライメントマーク付近の構造を示す平面図，及びIIb−IIb線における断面図である。図２（ａ），（ｂ）に示すように、ターゲットマーク２５は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されており、概略Ｌ字型の平面形状を有している。また、検査・加工用アライメントマーク３２は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共に、アルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されており、概略Ｌ字型の平面形状を有している。そして、有機バッファーコート膜１５のうちターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に位置する領域には開口１５ａが設けられている。
【００４０】
ターゲットマーク２５は、Ｙ方向に延びる第１Ｙ方向マーク２５ａとＸ方向に延びる第１Ｘ方向マーク２５ｂとからなる概略Ｌ字型の平面形状を有している。そして、第１Ｙ方向マーク２５ａ，第１Ｘ方向マーク２５ｂ共に、幅Ｗ１は１０μｍで、長さＬ１は４５μｍである。なお、ターゲットマーク２５の幅Ｗ１，長さＬ１は、必ずしもこの値である必要はない。
【００４１】
また、検査・加工用アライメントマーク３２は、Ｙ方向に延びる第２Ｙ方向マーク３２ａとＸ方向に延びる第２Ｘ方向マーク３２ｂとからなる概略Ｌ字型の平面形状を有している。そして、第２Ｙ方向マーク３２ａ，第２Ｘ方向マーク３２ｂ共に、幅Ｗ２は１０μｍで、長さＬ２は４５μｍである。検査・加工用アライメントマーク３２は、特徴のある形状でチップ認識のために基板とのコントラストが大きいことが望ましい。なお、検査・加工用アライメントマーク３２の幅Ｗ２，長さＬ２は、必ずしもこの値である必要はなく、また、その幅Ｗ２，長さＬ２をターゲットマーク２５の幅Ｗ１，長さＬ１とそれぞれ一致させなくてもよい。
【００４２】
なお、ステッパ用アライメントマーク３３は、検査・加工用アライメントマーク３２とは異なり、各ステッパ装置メーカ特有の平面形状を有しているが、その詳細な寸法は、本発明の本質的な特徴ではないので、説明を省略する。
【００４３】
そして、検査・加工用アライメントマーク３２は、ターゲットマーク２５に対して１８０度回転して配置されている。しかも、ターゲットマーク２５及び検査・加工用アライメントマーク３２は、各マーク２５，３２のＬ字パターンのコーナー部の中心座標０（Ｘ0，Ｙ0）が一致するように、つまり、各コーナー部が重なるように形成されている（図２（ａ）参照）。なお、Ｘ座標とＹ座標の両方が必ずしも完全に一致する必要はなく、数十μｍ離れていてもよい。このとき、ターゲットマーク２５と検査・加工用アライメントマーク３２とが互いに同一開口内に形成されていれば、位置読みとり時のレーザースキャン領域を共用することができる。
【００４４】
また、有機バッファーコート膜１５は、半導体集積回路チップの表面を保護するために形成されており、通常ポリイミド膜やポリベンゾオキサゾール膜が用いられ、その仕上がり膜厚は、数μｍ程度となる。従って、ターゲットマーク２５及び検査・加工用アライメントマーク３２の上方に有機バッファーコート膜１５がそのまま存在すると位置読みとりのためのレーザ光の各マーク２５，３２からの反射量が小さくなり、有機バッファーコート膜１５の膜厚が厚くなるほどコントラストが小さくなるため、有機バッファーコート膜１５に開口１５ａを形成することによって、ターゲットマーク２５及び検査・加工用アライメントマーク３２と下地とのコントラストを上げている。
【００４５】
なお、図２（ｂ）に示す構造においては、有機バッファーコート膜１５の開口部１５ａ内に無機パッシベーション膜１４が残存しているが、無機パッシベーション膜１４のうち有機バッファーコート膜１５の開口部１５ａ内に位置する部分を全体的に薄くしてもよいし、完全に除去してもよい。
【００４６】
次に、第１の実施形態に係るアライメントマークを用いたアライメント方法について説明する。
【００４７】
ターゲットマーク２５は、冗長救済切り換え回路のヒューズ配線を切断するためのレーザー加工工程におけるアライメントマークとして用い、検査・加工用アライメントマーク３２はプローブ検査工程，ワイヤボンディング工程や半導体集積回路チップのダイシング工程におけるアライメントマークとして用いる。
【００４８】
レーザー加工工程では、ターゲットマーク２５を用いて、まず、第１Ｙ方向マーク２５ａを横断するように、ヒューズ加工用レーザー光をＸ方向に走査し（Ｘ−Ｘ’間）、その反射レーザー光をモニターして、ターゲットマーク２５の第１Ｙ方向マーク２５ａの中心のＸ座標を確定する。次に、第１Ｘ方向マーク２５ｂを横断するように、ヒューズ加工用レーザー光をＹ方向に走査し（Ｙ−Ｙ’間）、その反射レーザー光をモニターしてターゲットマーク２５の第１Ｘ方向マーク２５ｂの中心のＹ座標を確定する。このとき、第１Ｘ方向マーク２５ｂのＹ座標を先に確定してもよい。このアライメントを行なう際には、レーザ光の強度は、加工時の強度の１／１０以下に弱め、ターゲットマークの損傷を避ける。その後、加工が必要なヒューズ配線２３に通常は１パルスのレーザ光を照射してヒューズ配線２３を切断する。あるいは、レーザ光を照射しながら、レーザ光をＸ方向及びＹ方向に必要に応じて走査することにより、ヒューズ配線２３を切断する。このときの加工位置ずれに対しては、やり直しが不可能である。なお、ターゲットマーク２５は、チップのコーナー部に配置され、少なくとも対角位置に２箇所に設けられていることが望ましい。これにより、チップローテーションや収縮の補正が可能になる。
【００４９】
また、プローブ検査工程またはダイシング工程では、検査・加工用アライメントマーク３２を用い、通常画像認識方法により、Ｘ座標及びＹ座標の両方を確定する。
【００５０】
また、露光工程では、ステッパ用アライメントマーク２４，３３を用い、レジスト膜を露光する光源とは別のレーザ光源を照射して得られる反射回折光から位置の計測を行なう。ただし、いったんレチクルパターンを形成したレジスト膜と下地回路パターンとの重ね合わせ誤差を計測した結果を露光装置にフィードバックして重ね合わせ誤差をちいさくする手段を採っている。このときの重ね合わせずれに対しては、レジスト膜を再生することにより、再度パターン形成が可能なので、やり直しが可能である。
【００５１】
本実施形態の半導体集積回路装置の構造上の特徴は、ターゲットマーク２５が、不良メモリービットを救済するために使用する冗長救済切り換え回路の銅膜からなるヒューズ配線２３と同じ配線層に含まれていることにある。つまり、ターゲットマーク２５とヒューズ配線２３とは、同じマスクを用いて形成された溝に埋め込まれていることから、ヒューズ配線２３のレーザ加工の際に、ターゲットマーク２５を用いて、ヒューズ配線２３の切断のためのアライメントを行なうことにより、従来のようなヒューズ配線２３の切断時の位置ずれを低減することができ、ヒューズ配線２３のレーザ加工の際の不良の低減を図ることができる。つまり、従来のようにヒューズ配線とターゲットマークとで形成工程が互いに異なることに起因する位置合わせ誤差が生じない。
【００５２】
しかも、レーザー光によるヒューズ配線２３の加工工程では、銅膜からなる概略Ｌ字型のターゲットマーク２５を加工レーザーで走査して反射レーザー光を計測しマーク位置の情報を求めることで高精度のチップのアライメントを行い、位置合わせ補正をすればヒューズ配線の切断のミスに起因する不良の発生を抑制することができる。
【００５３】
さらに、プローブ検査工程，ワイヤボンディング工程あるいはダイシング工程では、外部接続パッド電極３１と同じアルミニウム合金膜を用いて同層に形成した検査・加工用アライメントマーク３２を用いるため、外部接続パッド電極３１あるいはスクライブライン（図示せず）に対して、プローブ検査，ワイヤボンディングあるいはダイシングのための位置合わせを、周知の機構を用いて高精度に行なうことができる。
【００５４】
ターゲットマーク２５とヒューズ配線２３とは、同じ配線層に含まれていることは必要であるが、両者が必ずしも最上の配線層１２ａに含まれている必要はなく、多層配線層１２のいずれかの配線層に含まれていればよい。ただし、ヒューズ配線２３が最上の配線層１２ａに含まれていることにより、レーザ加工時にレーザ光が通過する層間絶縁膜の膜厚を薄くすることできるので、レーザ加工のミスをより低減することができる。
【００５５】
なお、最上の配線層１２ａよりも１層下方にある配線層にヒューズ配線を配置する場合には、ヒューズ配線上の層間絶縁膜の厚さが厚くなるため、ヒューズ溶断時に大きなレーザエネルギーが必要で、しかも、ヒューズ下方の層間絶縁膜にダメージを与えてしまう。したがって、ヒューズ配線の上方の層間絶縁膜の厚さを薄くするためのエッチング工程を設けることが望ましい。
【００５６】
また、ターゲットマーク２５及び検査・加工用アライメントマーク３２は、半導体集積回路チップのコーナー部の少なくとも１箇所に配置してあればよいが、さらに位置合わせ精度を向上するためには、半導体集積回路チップの全てのコーナー部に配置することが望ましい。
【００５７】
また、ステッパ用アライメントマーク２４，３３は、レチクルに少なくとも一箇所以上配置することが必要である。
【００５８】
なお、本実施形態においては、ターゲットマーク２５の幅Ｗ１と検査・加工用アライメントマーク３２の幅Ｗ２とが同一の場合を例示したが、ターゲットマーク２５の幅Ｗ１に対して検査・加工用アライメントマーク３２の幅Ｗ２を２倍以上に大きくして、プローブテスト時，ワイヤボンディング時やダイシング時に光学顕微鏡での確認を容易にしてもよいことはいうまでもない。
【００５９】
また、ターゲットマーク２５，ステッパ用アライメントマーク２４，検査・加工用アライメントマーク３２及びステッパ用アライメントマーク３３との間の電気的な接続の有無は、アライメントの精度には影響がない。本実施形態では、４者の間に電気的接続が無い場合を示したが、電気的な接続が有ってもよい。
【００６０】
図３は、冗長救済切り換え回路の一例を示す電気回路図である。このようなダイナミック・ランダム・アクセス・メモリでは、アドレスマルチプレクスにより、行アドレス、列アドレスを決めることにより内部のメモリが選択される。
【００６１】
まず、行アドレス取込み信号／ＲＡＳがＬレベルになった後、列アドレス取込み信号／ＣＡＳが取込まれ、アドレスバッファ回路によりアドレスに対応したＡ０〜Ａｎおよび／Ａ０〜／Ａｎの出力信号が生成される。
【００６２】
予備のメモリビットに切換える場合、出力信号Ａ０〜Ａｎおよび／Ａ０〜／ＡｎのうちＨレベルとなる信号がゲートに加わったトランジスタのドレインに接続されたヒューズがレーザ光により切断されている。例えば、Ａ０がＨレベルの場合、ヒューズ４１が切断され、ヒューズ４２は切断されていない。逆に、Ａ０がＬレベルの場合はヒューズ４１は切断されず／Ａ０がＨレベルとなるためヒューズ４２は切断される。以下、同様にＡ１，ＡｎがＨレベルの場合、ヒューズ４３，４５が切断され、／Ａ１，／ＡｎがＬレベルのためヒューズ４４，４６は切断されない。Ａ１，ＡｎがＬレベルの場合、ヒューズ４３，４５が切断されないが、／Ａ１，／ＡｎがＨレベルのため、ヒューズ４４，４６は切断される。
【００６３】
そこで、列アドレス取込み信号／ＣＡＳがＨレベルの時、第２のトランジスタ５３が導通状態になるので、ノードＮはＨレベルとなっており、不良メモリを予備のメモリビットに切換える場合、第１のトランジスタ４７〜５２がオン状態となってもヒューズ４１〜４６がアドレスに対応して切断されているため、ノードＮの電位Ｎ（ａ）はＨレベルのままである。
【００６４】
また、予備のメモリビットに切換えないアドレスの場合、ヒューズ４１〜４６の中で切断されていないヒューズが接続された第１のトランジスタ４７〜５２の何れかがオン状態となるため、ノードＮの電位Ｎ（ａ）はＬレベルとなる。
【００６５】
したがって、フリップフロップ回路５７により、アドレスバッファ回路からの出力信号Ａ０〜Ａｎ，／Ａ０〜／ＡｎがＨレベルとなった後に、セットクロック信号ＳＣＫによりノードＮのレベルが取込まれて、安定に保持される。この後、行アドレス取込み信号／ＲＡＳがＬレベルになってからある時間が経過した後、第３，第４のトランジスタ５４，５５のクロック信号ＣＫ１がＨレベルとなり、フリップフロップ回路５７に保持されたノードＮの電位状態により、トランジスタ５４，５５から切換え信号ＳＣＬまたはＣＬのいずれかがＨレベルとなり出力される。
【００６６】
すなわち、予備のメモリビットに切換える場合、ノードＮの電位はＨレベルであり、フリップフロップ回路５７の出力端子ＱからもＨレベルの信号が出力されており、第３のトランジスタ５４はオン状態となり、切換え信号ＳＣＬはＨレベルで出力され、予備のメモリビットが選択される。この場合、出力端子／ＱはＬレベルが出力され、第４のトランジスタ５５はオフ状態となり、切換え信号ＣＬはＬレベルのままで通常のメモリビットは選択されない。
【００６７】
また、予備のメモリビットを選択しない場合は、ノードＮがＬレベルとなるため、切換え信号ＳＣＬはＬレベルのままで選択されず、切換え信号ＣＬはＨレベルとなり、通常のメモリビットが選択される。
【００６８】
なお、本発明が適用される冗長救済切り換え回路の構成は、図３に示す構成に限定されないことはいうまでもない。
【００６９】
（第２の実施形態）
次に、第２の実施形態に係る銅配線とアルミニウム合金からなる外部接続パッド電極とを有する半導体集積回路装置で形成されるアライメントマークについて説明する。
【００７０】
図４（ａ），（ｂ）は、それぞれ順に、本実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図，及びIVb−IVb線における断面図である。本実施形態においても、ターゲットマーク２８，検査加工用アライメントマーク３５の構造を除く半導体集積回路装置全体の構造は、第１の実施形態と同じであり、図１に示す通りである。
【００７１】
図４（ａ），（ｂ）に示すように、ターゲットマーク２８は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されており、コーナー部の欠けた概略Ｌ字型の平面形状を有している。また、検査・加工用アライメントマーク３５は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共にアルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されており、コーナー部の欠けた概略型の平面形状を有している。そして、有機バッファーコート膜１５のうちターゲットマーク２８及び検査・加工用アライメントマーク３５の上方に位置する領域には開口１５ａが設けられている。
【００７２】
この第２の実施形態では、ターゲットマーク２８と検査・加工用アライメントマーク３５とが重なるＬ字型のコーナー部に、銅膜及びアルミニウム合金膜が形成されていない点で第１の実施形態とは異なる。
【００７３】
ターゲットマーク２８は、Ｙ方向に延びる帯状体の第１Ｙ方向マーク２８ａとＸ方向に延びる帯状体の第１Ｘ方向マーク２８ｂとからなる概略Ｌ字型の平面形状を有している。概略Ｌ字型のコーナー部には銅膜が形成されていない。
【００７４】
また、検査・加工用アライメントマーク３５は、Ｙ方向に延びる第２Ｙ方向マーク３５ａとＸ方向に延びる第２Ｘ方向マーク３５ｂとからなる概略Ｌ字型の平面形状を有している。
【００７５】
この第２の実施形態の構成によれば、第１の実施形態と同様な効果を得ることができる。さらに、このような形状にすることによって、検査・加工用アライメントマーク３５によるチップ認識の際に、より特徴のある画像認識が可能となり、さらにアライメントが容易になる。
【００７６】
なお、図４（ｂ）に示す構造においては、有機バッファーコート膜１５の開口部１５ａ内に無機パッシベーション膜１４が残存しているが、無機パッシベーション膜１４のうち有機バッファーコート膜１５の開口部１５ａ内に位置する部分を全体的に薄くしてもよいし、完全に除去してもよい。
【００７７】
本実施形態においても、ターゲットマーク２８とヒューズ配線２３とは、同じ配線層に含まれていることは必要であるが、両者が必ずしも最上の配線層１２ａに含まれている必要はなく、多層配線層１２のいずれかの配線層に含まれていればよい。ただし、ヒューズ配線２３が最上の配線層１２ａに含まれていることにより、レーザ加工時にレーザ光が通過する層間絶縁膜の厚さを薄くすることができるので、加工の際のミスをより低減することができる。
【００７８】
また、ターゲットマーク２８，ステッパ用アライメントマーク２４，検査・加工用アライメントマーク３５及びステッパ用アライメントマーク３３は、半導体集積回路チップのコーナー部の少なくとも１箇所に配置してあればよいが、さらに位置合わせ精度を向上するためには、半導体集積回路チップの全てのコーナー部に配置することが望ましい。
【００７９】
また、第２の実施形態に係るアライメントマークを用いたアライメント方法は、第１の実施形態と同様である。
【００８０】
（第３の実施形態）
次に、第３の実施形態に係る銅配線とアルミニウム合金からなる外部接続パッド電極とを有する半導体集積回路装置で形成されるアライメントマークについて説明する。
【００８１】
図５は、本実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図である。本実施形態においても、ターゲットマーク２９，検査加工用アライメントマーク３６の構造を除く半導体集積回路装置全体の構造は、第１の実施形態と同じであり、図１に示す通りである。
【００８２】
図５に示すように、ターゲットマーク２９は、多層配線層中の最上層の通常配線２２，不良メモリービットを救済するために使用する冗長救済切り換え回路のヒューズ配線２３及びステッパ用アライメントマーク２４（図１参照）と共に、層間絶縁膜１６ａに形成された溝内に銅膜を埋め込んで形成されている。また、検査・加工用アライメントマーク３６は、外部接続パッド電極３１及びステッパ用アライメントマーク３３（図１参照）と共に、アルミニウムを主成分とするアルミニウム合金膜（例えば、銅を数％含むＡｌＣｕ膜）をパターニングして形成されている。そして、有機バッファーコート膜１５のうちターゲットマーク２９及び検査・加工用アライメントマーク３６の上方に位置する領域には開口１５ａが設けられている。
【００８３】
この第３の実施形態では、ターゲットマーク２９及び検査・加工用アライメントマーク３６はそれぞれ概略Ｔ字型をしており、アライメントマークの形状が概略Ｌ字型の第２の実施形態とはこの点で異なる。アライメントマークの形状が異なっている点以外は、第２の実施形態と同様な構成を有している。
【００８４】
ターゲットマーク２９は、Ｙ方向に延びる帯状体の第１Ｙ方向マーク２９ａと、マーク２９ａとは間隙を隔ててＸ方向に延びる帯状体の第１Ｘ方向マーク２９ｂとからなる概略Ｔ字型の平面形状を有している。
【００８５】
また、検査・加工用アライメントマーク３６は、Ｙ方向に延びる第２Ｙ方向マーク３６ａと、第２Ｙ方向マーク３６ａとは間隙を隔ててＸ方向に延びる第２Ｘ方向マーク３６ｂとからなる概略Ｔ字型の平面形状を有している。
【００８６】
この第３の実施形態の構成によれば、第２の実施形態と同様な効果を得ることができる。さらに、このような概略Ｔ字型にすることによって、ターゲットマークと検査・加工用アライメントマークとを長手方向に並べて配置することにより、アライメント用のマークの配置領域の一方の幅を狭くすることができるので、チップコーナーのスクライブライン上に配置することができる。したがって、専用のアライメントマーク形成領域が不要となる。
【００８７】
また、この第３の実施形態においては、ターゲットマークと検査・加工用アライメントマークとは、平面的にみて互いにオーバーラップしない位置に設けられているので、アライメントの際に、例えば検査・加工用アライメントマークからの反射光をターゲットマークからの反射光と間違うような誤認識を効果的に防止することができる。
【００８８】
ただし、ターゲットマークと検査・加工用アライメントマークとが、平面的にみて全く重なっているような場合でも、例えば上方にある検査・加工用アライメントマークの幅をターゲットマークの幅の１／２である場合など、両者を識別して検知できる場合には、両者がオーバーラップしていてもよい。
【００８９】
また、アライメントマーク３６のみが、上述した概略L字型の平面形状を有しつつチップコーナー部に配置され、ターゲットマーク２９が概略Ｔ字型の平面形状を有していてもよい。
【００９０】
（その他の実施形態）
上記各実施形態においては、本発明をＤＲＡＭやＳＲＡＭが内蔵されたシステムＬＳＩの冗長救済切り換え回路に配置されるヒューズ配線を加工するためのアライメントマークであるターゲットマークに適用した例について説明したが、本発明は上記各実施形態に限定されるものではない。本発明が適用されるアライメントマークは、レーザ加工装置を用いて加工（トリミング）される部材と、レーザ光の照射部位との位置合わせを行なうためのものであればよい。
【００９１】
図６は、その他の実施形態に係る可変容量を備えた複合半導体回路の構成を概略的に示す回路図である。同図に示すように、この複合半導体回路は、サファイア基板（図示せず）上のシリコン薄膜６１に形成された半導体素子６２と、これと電気的に接続されるポリシリコンヒューズ付きコンデンサ６３と、サファイア基板上のＺｎＯ薄膜に形成された弾性表面波型圧力振動素子６６とを備えている。振動素子６６は、それぞれアルミニウム１層配線の表面波励振用電極６８及び反射器６９により構成され、コンデンサ６３は、ポリシリコンヒューズ６４と２層ポリシリコン構造のコンデンサ６５とにより構成されている。この複合半導体回路は、１チップ発振器として機能するものであり、振動素子６６の共振周波数を変化させることによっては、±５ｐｐｍ程度の発振周波数の調整が可能である。一方、直列に接続された各コンデンサ６５の接続状態を、ポリシリコンヒューズ６４のトリミングによって切り換えることにより、±１ｐｐｍ程度の微細な周波数調整が可能となる。この例では、ポリシリコンヒューズ付きコンデンサ６３は、単位容量の１倍から１６倍までの値が設定されており、ポリシリコンヒューズのトリミングにより単位容量のステップで３１倍の容量値まで可変である。
【００９２】
このポリシリコンヒューズ６４は、第１の実施形態で説明したヒューズ配線２３（図１参照）のように、多層配線層中のいずれかの配線層中に配置することができ、また、ポリシリコンヒューズ６４と同じポリシリコン膜からパターニングしたアライメントマーク（ターゲットマーク）を同じ配線層に形成することができる。これにより、ポリシリコンからなるターゲットマークを用いて、ポリシリコンヒューズと加工用のレーザ光の照射位置とのアライメントを高精度で行なうことができる。
【００９３】
図７は、その他の実施形態に係る電圧生成回路の出力電圧の補正を行なう電圧補正回路の構成を示すブロック図である。同図に示すように、電圧補正回路は、入力電圧と基準電圧との比較を行なうためのレベル比較回路７１と、補正された電圧を生成するための電圧調整回路７２と、レベル比較回路７１と電圧調整回路７２との間に介在するヒューズ選択回路７３とを備えている。レベル比較回路７１は、入力電圧Ｖｎと基準電圧との比較に基づいて、ヒューズ選択信号ＳＬを出力する。レーザ加工装置は、ヒューズ選択信号ＳＬに基づいて複数のヒューズのうちいずれかのヒューズを切断する。ヒューズ選択回路７３は、一定電圧の信号Ｖｃを受けて複数のヒューズのうちいずれが切断されたかを示す補正用信号Ｓｃを出力する。電圧調整回路７２は、複数のヒューズＦのうちいずれが切断されたかを示す補正用信号Ｓｃに基づいて、入力電圧Ｖｎの補正値を選択し、その補正値に基づいて入力電圧Ｖｎを補正した出力電圧Ｖｏを生成する。
【００９４】
このヒューズＦは、第１の実施形態で説明したヒューズ配線２３（図１参照）のように、多層配線層中のいずれかの配線層中に配置することができ、また、ヒューズＦと同じ導体膜（例えば銅膜，ポリシリコン膜，アルミニウム合金膜など）からパターニングしたアライメントマーク（ターゲットマーク）を同じ配線層に形成することができる。これにより、ターゲットマークを用いて、ヒューズと加工用のレーザ光の照射位置とのアライメントを高精度で行なうことができる。
【００９５】
また、本発明の半導体集積回路装置は、ユーザがヒューズ加工によってゲートアレイをプログラムするように構成されたＰＬＧＡ（プログラマブルゲートアレイ）にも適用することができる。
【００９６】
【発明の効果】
本発明の半導体集積回路装置又はその製造方法によれば、ヒューズ配線と同じ配線層に形成されたターゲットマークを用いてアライメントすることができるため、レーザー加工装置でのヒューズ配線に対する位置合わせ精度を向上することができ、レーザ加工のミスに起因する不良の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の冗長救済機能を備えたＤＲＡＭ（半導体集積回路装置）やＳＲＡＭが内蔵されたシステムＬＳＩの配線層の構成を示す断面図である。
【図２】（ａ），（ｂ）は、それぞれ順に、図１に示すアライメントマーク付近の構造を示す平面図，及びIIb−IIb線における断面図である。
【図３】本発明の第１の実施形態における冗長救済切り換え回路の例を示す電気回路図である。
【図４】（ａ），（ｂ）は、それぞれ順に、第２の実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図，及びIVb−IVb線における断面図である。
【図５】第３の実施形態の半導体集積回路装置のアライメントマーク付近の構造を示す平面図である。
【図６】その他の実施形態に係る可変容量を備えた複合半導体回路の構成を概略的に示す回路図である。
【図７】その他の実施形態に係る電圧生成回路の出力電圧の補正を行なう電圧補正回路の構成を示すブロック図である。
【図８】従来の冗長救済機能を備えたＤＲＡＭやＳＲＡＭ等が内蔵されたシステムＬＳＩ（半導体集積回路装置）の配線層の構成を示す断面図である。
【符号の説明】
１１ Ｓｉ基板
１２ 多層配線層
１２ａ〜１２ｎ 層間絶縁膜
１３ 絶縁膜
１４ 無機パッシベーション膜
１５ 有機バッファコート膜
２１ 接続用配線
２２ 通常配線
２３ ヒューズ配線
２４ ステッパ用アライメントマーク
２５ ターゲットマーク
２５ａ 第１Ｙ方向マーク
２５ｂ 第１Ｘ方向マーク
３１ 外部接続パッド電極
３２ 検査・加工用アライメントマーク
３２ａ 第２Ｙ方向マーク
３２ｂ 第２Ｘ方向マーク
３３ ステッパ用アライメントマーク
Claims (12)
- 基板と、
上記基板上に積層された複数の配線層と、
上記複数の配線層のうち最上の配線層の上に形成された絶縁膜と、
上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなる接続用配線と、
上記絶縁膜の上に形成され、上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、
上記複数の配線層のうちいずれかの配線層に含まれ、上記第１の金属膜からなるヒューズ配線と、
上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるターゲットマークと、
上記絶縁膜の上に形成され、上記第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークとを備え、
上記ターゲットマーク及び上記パッド電極に対する位置合わせ用アライメントマークは、それぞれ概略Ｌ字型の平面形状を有し、且つ、上記各概略Ｌ字型のコーナー部は平面的にみて互いにオーバーラップするように配置されており、
上記ターゲットマークは、上記ヒューズ配線を切断するためのレーザー加工工程において、レーザー光を用いてアライメントする際のアライメントマークであることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記絶縁膜の上に形成され、上記第２の金属膜からなるステッパ用アライメントマークをさらに備えていることを特徴とする半導体集積回路装置。 - 請求項１又は２記載の半導体集積回路装置において、
上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、上記第１の金属膜からなるステッパ用アライメントマークをさらに備えていることを特徴とする半導体集積回路装置。 - 請求項１〜３のうちいずれか１つに記載の半導体集積回路装置において、
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークとが各コーナー部を中心に点対称の位置に配置されていることを特徴とする半導体集積回路装置。 - 請求項１〜３のうちいずれか１つに記載の半導体集積回路装置において、
上記ターゲットマークは、Ｙ方向に延びる帯状体の第１Ｙ方向マークとＸ方向に延びる帯状体の第１Ｘ方向マークとを有しており、
上記パッド電極に対する位置合わせ用アライメントマークは、Ｙ方向に延びる帯状体の第２Ｙ方向マークとＸ方向に延びる帯状体の第２Ｘ方向マークとを有しており、
上記ターゲットマークと上記パッド電極に対する位置合わせ用アライメントマークの上記各コーナー部において上記第１の金属膜及び第２の金属膜が形成されていないことを特徴とする半導体集積回路装置。 - 請求項１〜５のうちいずれか１つに記載の半導体集積回路装置において、
上記接続用配線は、上記最上の配線層に含まれていることを特徴とする半導体集積回路装置。 - 請求項１〜６のうちいずれか１つに記載の半導体集積回路装置において、
上記絶縁膜の上方に形成され、上記ターゲットマーク，上記ヒューズ配線及び上記パッド電極の上に開口部を有するバッファーコート膜をさらに備えていることを特徴とする半導体集積回路装置。 - 請求項１〜７のうちいずれか１つに記載の半導体集積回路装置において、
上記絶縁膜及び上記外部接続パッド電極の一部を覆う無機パッシベーション膜をさらに備えていることを特徴とする半導体集積回路装置。 - 請求項１〜８のうちいずれか１つに記載の半導体集積回路装置において、
上記第１の金属膜は、銅膜からなり、
上記第２の金属膜は、アルミニウムを主成分とするアルミニウム合金膜からなることを特徴とする半導体集積回路装置。 - 基板上に、複数の配線層と、上記複数の配線層のうち最上の配線層に含まれ第１の金属膜からなる接続用配線と、上記最上の配線層の上に形成された絶縁膜と、上記絶縁膜の上に形成され上記接続用配線に接続される第２の金属膜からなる外部接続用パッド電極と、
上記複数の配線層のうちいずれかの配線層に含まれ、第１の金属膜からなるヒューズ配線と、上記複数の配線層のうち上記ヒューズ配線と同じ配線層に含まれ、第１の金属膜からなるターゲットマークとを形成する工程（ａ）と、
上記ヒューズ配線をレーザー加工によって切断する工程（ｂ）とを備え、
上記工程（ａ）は、上記絶縁膜の上に、上記接続用配線に接続される第２の金属膜からなる上記パッド電極に対する位置合わせ用アライメントマークを形成する工程をさらに含み、
上記ターゲットマーク及び上記パッド電極に対する位置合わせ用アライメントマークは、それぞれ概略Ｌ字型の平面形状を有し、且つ、上記各概略Ｌ字型のコーナー部は平面的にみて互いにオーバーラップするように配置されており、
上記工程（ｂ）では、上記ターゲットマークをアライメントマークとして、レーザー光を用いてアライメントを行なった後、上記レーザー加工を行なうことを特徴とする半導体集積回路装置の製造方法。 - 請求項１０記載の半導体集積回路装置の製造方法において、
上記パッド電極に対する位置合わせ用アライメントマークを用いて、プローブ検査及び半導体集積回路チップ形成用ダイシングのうちの少なくとも一方のためのアライメントを行う工程（ｃ）をさらに含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項１０又は１１記載の半導体集積回路装置の製造方法において、
上記工程（ａ）では、上記第１の金属膜として銅膜を用い、上記第２の金属膜としてアルミニウムを主成分とするアルミニウム合金膜を用いることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002248677A JP3670634B2 (ja) | 2001-09-17 | 2002-08-28 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281431 | 2001-09-17 | ||
| JP2001-281431 | 2001-09-17 | ||
| JP2002248677A JP3670634B2 (ja) | 2001-09-17 | 2002-08-28 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163268A JP2003163268A (ja) | 2003-06-06 |
| JP3670634B2 true JP3670634B2 (ja) | 2005-07-13 |
Family
ID=26622327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002248677A Expired - Fee Related JP3670634B2 (ja) | 2001-09-17 | 2002-08-28 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3670634B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9508696B2 (en) | 2014-02-27 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser marking in packages |
| US9589900B2 (en) | 2014-02-27 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad for laser marking |
| US9666522B2 (en) | 2014-05-29 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark design for packages |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548998B1 (ko) * | 2003-09-25 | 2006-02-02 | 삼성전자주식회사 | 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
| JP2006173218A (ja) * | 2004-12-14 | 2006-06-29 | Ricoh Co Ltd | 半導体ウェハ並びに半導体ウェハの位置決め方法及びレーザートリミング方法 |
| KR100790974B1 (ko) | 2005-12-01 | 2008-01-02 | 삼성전자주식회사 | 퓨즈 포커스 디텍터를 구비한 반도체 소자 및 그 제조방법과 이를 이용한 레이저 리페어 방법 |
| WO2007116503A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | 集積回路装置，製造装置および製造方法 |
| JP4966719B2 (ja) | 2007-04-11 | 2012-07-04 | 株式会社日立ハイテクノロジーズ | 校正用標準部材及びその作製方法、並びにそれを用いた電子ビーム装置 |
| CN113394193B (zh) * | 2020-03-13 | 2022-03-22 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、激光熔丝的熔断方法 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9508696B2 (en) | 2014-02-27 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser marking in packages |
| US9589900B2 (en) | 2014-02-27 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad for laser marking |
| US9721933B2 (en) | 2014-02-27 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser marking in packages |
| US10096553B2 (en) | 2014-02-27 | 2018-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad for laser marking |
| US9666522B2 (en) | 2014-05-29 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark design for packages |
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| US11742298B2 (en) | 2014-05-29 | 2023-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark design for packages |
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| Publication number | Publication date |
|---|---|
| JP2003163268A (ja) | 2003-06-06 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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