KR20080000836A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 프로브 테스트 이후 실시하는 리페어 공정에서 퓨즈 상부에 일정한 두께의 절연막을 남기기 위해, 퓨즈 상부에 버퍼층으로 사용하기 위한 제 1 금속배선을 형성함으로써 리페어 공정시 퓨즈 페일(fail)을 방지할 수 있고, 웨이퍼 및 칩 내의 편차를 감소시킬 수 있는 기술이다.
리페어, 퓨즈
Description
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3b는 종래 기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 사진도.
도 4는 본 발명에 따른 반도체 소자를 도시한 평면도.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플레이트 전극층을 퓨즈로 사용하는 반도체 소자의 제조방법에 관한 기술이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제 조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다. 이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도이며, 퓨즈박스 부분을 도시한 것이다.
도 1을 참조하면, 반도체 기판(11)의 소정 영역에 페일이 발생된 라인의 리페어를 위한 퓨즈박스인 가드 링(13) 내에 다수의 퓨즈(15)가 형성되어 있고, 상기 가드 링(13) 외곽에 보호막(17)이 형성되어 있다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 1의 A-A' 절단면을 따라 도시한 것이다.
도 2a를 참조하면, 소정의 하부구조물이 구비된 반도체 기판(11) 상에 제 1 층간절연막(19)을 형성하고, 상기 제 1 층간절연막(19) 상에 다수의 퓨즈(15)를 형성한다.
이때, 상기 퓨즈(15)는 셀 영역에서 캐패시터 형성 공정시 형성된 플레이트 전극을 형성하는 도전막을 이용하여 형성한다.
도 2b를 참조하면, 상기 퓨즈(15) 상부에 제 2 층간절연막(21)을 형성한다.
도 2c를 참조하면, 상기 퓨즈(15) 외곽의 상기 제 2 층간절연막(21) 상부에 제 1 금속배선(13a)을 형성한다.
도 2d를 참조하면, 상기 제 1 금속배선(13a) 상부에 제 3 층간절연막(23), 제 4 층간절연막(25)을 형성한다.
그 다음, 상기 제 4 층간절연막(25) 상부에 제 5 층간절연막(27)을 형성하고, 상기 제 5 층간절연막(27)을 선택적으로 식각하여 제 2 금속배선용 콘택 플러그(13b)를 형성한다.
그 다음, 상기 제 2 금속배선용 콘택 플러그(13b)와 접속되는 제 2 금속배선(13c)을 형성하여, 상기 제 1 금속배선(13a), 제 2 금속배선용 콘택 플러그(13b) 및 제 2 금속배선(13c)으로 이루어진 가드 링(13)을 완성한다.
도 2e를 참조하면, 상기 제 2 금속배선(13c) 상부에 제 1 보호막(17a), 제 2 보호막(17b)을 형성한다.
이때, 상기 제 1 보호막(17a)은 질화막과 HDP(High Density Plasma)층으로 형성하고, 상기 제 2 보호막(17b)은 폴리이미드층(PIQ)으로 형성한다.
그 다음, 상기 제 2 보호막(17b) 상부에 퓨즈 오픈 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 마스크로 상기 제 2 보호막(17b), 제 1 보호막(17a), 제 5 층간절연막(27), 제 4 층간절연막(25), 제 3 층간절연막(23) 및 제 2 층간절연막(21)을 식각하여 상기 퓨즈(15) 상부에 소정두께의 제 2 층간절연막(21)이 남도록 한다.
도 3a 내지 도 3b는 종래 기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 사진도이다.
도 3a를 참조하면, 상기 퓨즈(15) 상부에 남겨진 상기 제 2 층간절연막(21)의 두께가 목표치인 500~3500Å 보다 두껍게 남겨지는 경우 프로브 테스트(probe) 이후 실시하는 리페어 공정시 레이저 스팟(spot)이 옆으로 퍼져 컷팅하지 않은 퓨즈에 손상을 입힌다. 이로 인해 불량 라인에 해당하는 어드레스 신호가 리페어되지 못해 불량이 유발된다.
도 3b를 참조하면, 상기 퓨즈(15) 상부에 남겨진 상기 제 2 층간절연막(21)의 두께가 목표치인 500~3500Å 보다 얇게 남겨지거나, 과도 식각되어 상기 퓨즈(15)가 노출되는 경우에는 리페어 공정시 상기 퓨즈(15)가 동그랗게 뭉치거나, 또는 퓨즈(15)가 컷팅될 때의 잔류물(residue)이 남아 인접한 퓨즈와 브릿지(bridge)가 발생되어 불량 라인에 해당하는 어드레스 신호가 리페어되지 못해 불량이 유발된다.
상술한 종래기술에 따른 반도체 소자의 제조방법은, 상기 퓨즈(15) 상부에 상기 제 2 층간절연막(21)을 일정한 두께로 남길 수 없어 리페어 공정시 인접한 퓨즈에 손상을 입히거나 잔류물이 남아 전원전압 VDD의 변화에 연동하여 모든 데이터 출력이 페일(fail)되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 퓨즈 상부에 버퍼층으로 사용하기 위한 제 1 금속배선을 형성하여 퓨즈 오픈을 위한 식각공정시 퓨즈 상부에 일정한 두께의 절연막을 남길 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소정의 하부구조물이 구비된 반도체 기판 상부에 다수의 퓨즈를 형성하는 단계; 다수의 퓨즈 상부에 제 1 층간절연막, 버퍼용 제 1 금속배선을 형성하는 단계; 및 퓨즈 오픈 마스크를 이용한 사진 식각 공정으로 버퍼용 제 1 금속배선을 식각하여 제 1 층간절연막을 노출시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 반도체 소자를 도시한 평면도이며, 퓨즈박스 부분을 도시한 것이다.
도 4를 참조하면, 반도체 기판(111)의 소정 영역에 페일이 발생된 라인의 리 페어를 위한 퓨즈박스인 가드 링(113) 내에 다수의 퓨즈(115)가 형성되어 있고, 상기 가드 링(113) 외곽에는 보호막(119)이 형성되어 있다. 이때, 상기 가드 링(113) 안쪽의 상기 퓨즈(115) 상부에는 종래와 달리 제 1 금속배선(113a)이 형성되어 있는 것을 볼 수 있다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 4의 B-B' 절단면을 따라 도시한 것이다.
도 5a를 참조하면, 소정의 하부 구조물이 구비된 반도체 기판(111) 상에 제 1 층간절연막(121)을 형성하고, 상기 제 1 층간절연막(121) 상부에 다수의 퓨즈(115)를 형성한다.
이때, 상기 퓨즈(115)는 셀 영역에서 캐패시터 형성 공정시 형성된 플레이트전극을 형성하는 도전막을 이용하여 형성하는 것이 바람직하다.
그 다음, 상기 퓨즈(115) 상부에 제 2 층간절연막(123)을 형성하고, 상기 퓨즈(115) 외곽 부분에 상기 제 2 층간절연막(123)을 통해 하부 구조물과 접속되는 제 1 금속배선(113a)을 형성한다.
이때, 상기 제 1 금속배선(113a)은 후속 퓨즈 오픈 공정에서 버퍼층으로 사용되어 상기 퓨즈(115) 상부에 남겨지는 상기 제 2 층간절연막(123)의 두께가 일정하도록 하기 위해 상기 퓨즈(115) 상부에도 형성되는 것이 바람직하다.
도 5b를 참조하면, 상기 퓨즈(115) 외곽의 상기 제 1 금속배선(113a) 상부에 제 3 층간절연막(125), 제 4 층간절연막(127)을 형성한다.
그 다음, 상기 제 4 층간절연막(127) 상부에 제 5 층간절연막(129)을 형성하 고, 상기 제 5 층간절연막(129)을 선택적으로 식각하여 제 2 금속배선용 콘택 플러그(113b)를 형성한다.
그 다음, 상기 제 2 금속배선용 콘택 플러그(113b)와 접속되는 제 2 금속배선(113c)을 형성함으로써 상기 제 1 금속배선(113a), 제 2 금속배선용 콘택 플러그(113b) 및 제 2 금속배선(113c)으로 이루어진 가드 링(113)을 완성한다.
이때, 상기 제 2 금속배선용 콘택 플러그(113b)는 상기 제 1 금속배선(113a)과 상기 제 2 금속배선(113c)를 전기적으로 연결하기 위해 형성하는 것이 바람직하다.
도 5c를 참조하면, 상기 제 2 금속배선(113c) 상부에 제 1 보호막(119a), 제 2 보호막(119b)을 순차적으로 형성한다.
이때, 상기 제 1 보호막(119a)은 질화막과 HDP(High Density Plasma)층으로 형성하고, 상기 제 2 보호막(119b)은 폴리이미드층(PIQ)으로 형성하는 것이 바람직하다.
그 다음, 상기 제 2 보호막(119b) 상부에 퓨즈 오픈 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 마스크로 상기 제 2 보호막(119b), 제 1 보호막(119a), 제 5 층간절연막(129)을 식각하여 상기 퓨즈(115) 상부의 상기 제 1 금속배선(113a)을 노출시킨다.
도 5d를 참조하면, 상기 감광막 패턴을 마스크로 상기 퓨즈(115) 상부에 예정된 두께만큼 상기 제 2 층간절연막(123)이 남을때까지 상기 제 1 금속배선(113a)을 식각한다.
이에 따라, 프로브 테스트(probe test) 이후 실시하는 리페어 공정시 레이저가 퓨즈에 조사되어 컷팅될 때 주변의 퓨즈가 손상을 입지 않게 되고, 잔류물에 의한 불량이 발생하지 않는다. 또한, 2차 식각공정을 진행하여 상기 퓨즈(115) 상부의 상기 제 1 금속배선(113a)만 식각할 수 있어 웨이퍼 및 칩 내의 편차를 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 퓨즈 상부에 버퍼층으로 사용하기 위한 제 1 금속배선을 형성함으로써 퓨즈 오픈 공정시 퓨즈 상부에 일정한 두께의 절연막을 남겨 프로브 테스트 이후 실시하는 리페어 공정에서 퓨즈 페일(fail)을 방지할 수 있고, 웨이퍼 및 칩 내의 편차를 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 소정의 하부구조물이 구비된 반도체 기판 상부에 다수의 퓨즈를 형성하는 단계;상기 다수의 퓨즈 상부에 제 1 층간절연막, 버퍼용 제 1 금속배선을 형성하는 단계; 및퓨즈 오픈 마스크를 이용한 사진 식각 공정으로 상기 버퍼용 제 1 금속배선을 식각하여 상기 제 1 층간절연막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼용 제 1 금속배선을 형성하는 단계 진행시 상기 퓨즈 외곽의 상기 제 1 층간절연막 상부에 제 1 금속배선을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 버퍼용 제 1 금속배선을 형성하는 단계는상기 제 1 금속배선 상부에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막 상부에 제 3 층간절연막, 제 4 층간절연막을 순차적으로 형성하는 단계;상기 제 4 층간절연막을 선택적으로 식각하여 제 2 금속배선용 콘택 플러그를 형성하는 단계;상기 제 2 금속배선용 콘택 플러그와 접속하는 제 2 금속배선을 형성하는 단계; 및상기 제 2 금속배선 상부에 제 1 보호막, 제 2 보호막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제 2 보호막 상부에 감광막을 형성하는 단계;상기 퓨즈 오픈 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 제 2 보호막, 상기 제 1 보호막, 상기 제 4 층간절연막 및 상기 제 3 층간절연막을 선택적으로 식각하여 상기 버퍼용 제 1 금속배선을 노출시키는 단계; 및상기 감광막 패턴을 마스크로 상기 버퍼용 제 1 금속배선을 식각하여 상기 제 1 층간절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 보호막은 질화막과 HDP(High Density Plasma)층으로 형성하고, 상기 제 2 보호막은 폴리이미드층(PIQ)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2006
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