JP2013175786A - スルーチップ接続を有するフロントエンドプロセス済ウェハ - Google Patents

Abstract

【課題】デバイス搭載チップに関連したスルーチップ電気接続の使用に伴うリスクおよびコストを最小化する。
【解決手段】方法には、デバイス搭載半導体ウェハにバイアを形成する工程と、デバイス搭載半導体ウェハのバイアのうち少なくともいくつかを導電性にする工程と、導電性バイアとメタライズ層との間に電気接続を作成するために、デバイス搭載半導体ウェハにバックエンドプロセスを実行する工程が含まれる。代替方法には、デバイス搭載半導体ウェハにバイアを形成する工程と、デバイス搭載半導体ウェハのバイアのうち少なくともいくつかを導電性にする工程と、導電性バイアと導電性半導体層との間に電気接続を作成するために、デバイス搭載半導体ウェハを処理する工程が含まれる。
【選択図】図９Ｄ

Description

本発明は半導体に関し、より詳細には、半導体デバイスの電気接続に関する。
［関連出願の相互参照］

本願は、２００６年１２月２９日に出願された米国仮出願第６０／８８２，６７１号の３５Ｕ.Ｓ.Ｃ.１１９（ｅ）に基づく優先権の利益を請求するものであり、また本願は、２００６年６月６日に出願された米国特許出願第１１／４２２，５５１号の一部継続出願であり、本明細書に完全に記載されているかのように、本明細書に引用してそれらの全てを組み込む。

効率的な方法でチップを介して電気接続を形成して別の要素にチップを接続し易くすることが望ましい場合がある。多くの場合、これはバイアの使用を意味し、従来方法で行われているようにチップの周囲または近傍で接続を形成するのとは対照的に、チップのデバイスの近傍に形成する接続を含む。

フルプロセス済（すなわちデバイス搭載の）チップでのスルーチップバイア（ｔｈｒｏｕｇｈ−ｃｈｉｐ ｖｉａｓ）の使用に対する１つの障害は、完全に形成されたチップが比較するブランクウェハ（ｂｌａｎｋ ｗａｆｅｒ）片または部分プロセス済チップのコストに比べて著しく高価なことである。電気接続のためのバイアをどこに配置するかというアライメント作業でエラーが生じると、チップ上のデバイスつまり１つ以上のメタライズ層が損傷を受けるか、所望の接続が得られないおそれがある。

いずれにしても、スクラップにする以外、役に立たないチップを生じるおそれがある。

本発明者は、デバイス搭載チップに関連したスルーチップ電気接続の使用に伴うリスクおよびコストを最小化する方法を発明した。

ブランクウェハ上にスルーチップ接続を形成することを含む一実施の形態により、デバイスに損傷を与えるリスクは好都合に解消される（損傷を与えるデバイスが存在しないため）。更に、ウェハを使用不能にしてしまう問題が生じても、ウェハにはデバイスが生成されていないか、または、バックエンドプロセス（ｂａｃｋ−ｅｎｄ ｐｒｏｃｅｓｓｉｎｇ）手順を全く受けていないので費用への影響は軽減される。

別の実施の形態では、デバイスが形成されたウェハにスルーチップ接続を形成することを含むが、金属相互接続層を追加するバックエンドプロセスは完了していない。この実施アプローチにより、処理に対して非常に敏感で、平坦で極度に無欠陥の領域を必要とするトランジスタを、汚染リスクなしに形成することができ、それにより、依然としてルーティング（ｒｏｕｔｉｎｇ）の利点を確保しつつトランジスタの歩留まりを改善できる。なぜなら、バックエンドプロセス間に第１金属層を堆積する前に、または第１金属層を堆積した後であるが第２金属層を堆積する前に、より一般的には、バックエンドプロセスの一部として堆積させる任意の「ｎ」層の堆積の前に、バイアを形成できるからである。

本明細書で説明する利点および特長は、代表的な実施例から得られる多くの利点および特長の内の僅かでしかなく、本発明の理解を助けるために提示するに過ぎない。言うまでもなく、それらは特許請求の範囲によって定義される本発明を制限したり、特許請求の範囲の均等物を制限したりするものと解釈すべきではない。例えば、これら利点のいくつかが相互に矛盾し、単一の実施例に同時にあてはまらないことがある。同様に、いくつかの利点が本発明の一の態様にあてはまるものの、他の態様にはあてはまらない場合がある。従って、特長および利点についてこの概要が、均等を判定する際の手掛かりになると考えるべきではない。本発明の更なる特長および利点は、以下の説明、図面、および特許請求の範囲から明らかになろう。

プロセスの説明に使用するブランクウェハの一部分を略図で示している。 バイア形成後の図１のウェハの一部分を略図で示している。 単純バイアと、環状バイアのうちの１つを金属で充填した後の図２のバイアを略図で示している。 フロントエンドプロセス（ｆｒｏｎｔ ｅｎｄ ｐｒｏｃｅｓｓｉｎｇ）完了後の図１のウェハの一部分を略図で示している。 代替プロセスの説明に用いるフロントエンドプロセス済ウェハの一部分を略図で示している。 バイア形成後のフロントエンドプロセス済ウェハの一部分を略図で示している。 所望の導電性充填材料で充填した後の図６のバイアを略図で示している。 バックエンドプロセス（ｂａｃｋ−ｅｎｄ ｐｒｏｃｅｓｓｉｎｇ）中に金属−１層を追加した後の図７の構成を略図で示している。 変形例における連続ステップを示している。 変形例における連続ステップを示している。 変形例における連続ステップを示している。 変形例における連続ステップを示している。

引用して本明細書に組み込む米国特許出願第１１／３２９，４８１号、１１／３２９，５０６号、１１／３２９，５３９号、１１／３２９，５４０号、１１／３２９，５５６号、１１／３２９，５５７号、１１／３２９，５５８号、１１／３２９，５７４号、１１／３２９，５７５号、１１／３２９，５７６号、１１／３２９，８７３号、１１／３２９，８７４号、１１／３２９，８７５号、１１／３２９，８８３号、１１／３２９，８８５号、１１／３２９，８８６号、１１／３２９，８８７号、１１／３２９，９５２号、１１／３２９，９５３号、１１／３２９，９５５号、１１／３３０，０１１号、１１／５５６，７４７号および１１／４２２，５５１号は、半導体ウェハにおける小さくて深いバイアと、半導体ウェハのための電気接点とを形成する様々な技術を記載している。本発明の技法は、かつて成し得なかったバイア密度および配置を可能にし、チップ上で、つまりウェハ規模で実行できる。

スルーチップ電気接続を生成しつつも、フルプロセス済ウェハ（すなわちデバイス搭載ウェハ）に伴うリスクを最小化したい場合、次のアプローチをとることができる。

概要を述べると、このアプローチは端的には、フロントエンドプロセスが完了するとウェハ上に存在することになるデバイスに関連した、ブランクウェハ内のバイアが置かれるべき位置にバイアを形成すること、バイアを導電性にすること、その後ウェハ上にデバイスを製作することを含み、それによりデバイス製造プロセスの長所を生かしてデバイスとスルーチップ接続との間を接続する。

具体的には、プロセスは、ブランクウェハから始まる。例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、または他のウェハである。

図１は、プロセスの説明に使用するブランクウェハ１０２の一部分１００の断面を略図で示す。なお、単純明快にするため縮尺を大幅に歪めている。

続いて、デバイスが既に形成済みであった場合に想定される形成位置に対応した、ウェハ上の予め選択された位置においてウェハ内にバイアを形成する。特定の実施の形態によっては、これには、例えば上記の組み込んだ出願に記載された技法の一つを用いたバイアの形成を含めることができる。代替または追加として、例えばレーザー穿孔を含む他のプロセスによってバイアを形成することもできる。

図２は、バイア２０２、２０４、２０６形成後のブランクウェハ１０２の一部分１００を略図で示す。図示のように、上記一部分のバイアは１つの単純バイア２０２および２つの環状バイア２０４、２０６を含む。環状バイアが使用されるため、バイアはウェハを完全に貫通せずに、ウェハの底面１０４から短い距離に留まって、中央ポストの脱落を防止していることに留意されたい。

バイアは、一旦形成されて、特定のフロントエンドプロセスステップ、特にデバイス作成、に伴う温度および応力に耐えることができる導体で充填されると導電性となる。例えば、ＣＭＯＳプロセスを実行する場合、導体をＡｕ、Ｃｕ、Ｎｉ、Ｗ、Ｔｉのいずれか、または、ＣＭＯＳプロセスに伴う温度に耐えることができる任意の他の金属や合金とすることができる。オプションとして、導体が基板と短絡しないよう防止または保証するために、バイアを導体で充填する前に誘電体または絶縁体の層でコーティングすることも可能である。

特定の実施の形態によっては、これには、蒸着プロセス、メッキプロセス、またはバイアの充填を実現する任意の他のプロセスを用いたバイア充填を含めることができる。代替として、環状バイアプロセスを使用する場合、環状バイアは好適に強力な絶縁体で充填でき、中央ポストは手付かずの（すなわち除去されない）ままにできるので、フロントエンドプロセスの間、中央ポストは適切にドープでき、それによってそれ自体が導体として働いて、かかるバイアにおける如何なる金属の必要性も排除できる。

図３は、図２のバイア２０２、２０４，２０６を略図で示し、単純バイア２０２は金属２０８で充填され、環状バイア２０４、２０６のうちの（その中央ポストが除去された）一方および除去で残った空間も金属２０８で充填されている。環状バイア２０４、２０６は両方とも、適切な絶縁体２１０で充填されていることに留意されたい。しかし、第２の環状バイア２０６内の中央ポスト２１２は除去されていないので、それはフロントエンドプロセスの間、導体になることが可能である。

環状バイアを使用した場合、ウェハの底面１０４を薄くして導体金属２０８または中央ポスト２１２の底を露出させることができる。当然ながら、絶縁体２１０が中央ポスト２１２を所定位置に保つので、中央ポスト２１２が保持されていたバイア２０６は薄くしたことによる影響を受けない。勿論、環状バイアを使用しなければ、バイアはウェハを貫通してもしなくてもよく、後者の場合、例えば容量性接続を考慮する場合を除いて、薄くすることが必要になりそうなことを踏まえていれば、必要に応じてバイアはウェハを貫通しなくてもよい。

別の代替の変形例では、バイアはウェハを完全に貫通せずに、ウェハの底とバイアとの間の領域は、フロントエンドプロセスの間、デバイス領域になれるだけの十分な寸法に保たれる。

この時点で即時アプローチの処理は終了し、ウェハはここで導電性バイアのフルセットを含むことになる。

その後ウェハは、通常のフロントエンドプロセスおよびバックエンドプロセス並びに従来手法によるダイシング処理を受けることができる。この処理が完了すると、最終チップは、フルプロセス済チップに上記の組み込んだ方法の一つが実施されることによって遥かに低いリスクと高い歩留まりの可能性をもって得られたであろうスルーチップ接続と同じ種類のスルーチップ接続を有することになる。

図４は、フロントエンドプロセス完了後の図１のウェハの一部分を略図で示す。こうして図４に示すように、ウェハはフロントエンドプロセス済ウェハ４００となり、デバイスが存在可能なドープ領域４０２を含む。好都合にも、バイアは、デバイスに対するその位置のおかげで、デバイスの好適な部分へ電気的に接続される。

処理に対して非常に敏感であって、平坦で極度に無欠陥の領域を必要とし、それによりバイア形成時に生じるかもしれない汚染リスクなしに形成しなければならないトランジスタを形成する場合、次のアプローチをとることができる。

概要すると、アプローチは端的には、フロントエンドプロセスが完了するまでウェハ上にデバイスを形成すること、バックエンドプロセスの１つ以上の段階が始まる前に、フロントエンドプロセス済ウェハにバイアを形成すること、バイアを導電性にすること、次いで、１つ以上の更なるバックエンドプロセスの段階を実行することを含む。

図５は、代替プロセスの説明に用いるフロントエンドプロセス済ウェハ５０２の一部分５００を略図で示す。図示のように、ウェハ５０２はドープ領域５０４に形成されたデバイスを含む。しかしこの時点では、金属相互接続層を追加するバックエンドプロセスは行われていない。

次に、デバイスに接続するか、またはデバイスを回避するか、のいずれかに適切なウェハ内の位置にバイアを形成する。特定の実施の形態によっては、これには、例えば上記の組み込んだ出願に記載する技法の一つを用いたバイアの形成を含めることができる。代替または追加として、例えばレーザー穿孔を含む他のプロセスによってバイアを形成することもできる。

図６は、バイア６０２、６０４、６０６形成後のフロントエンドプロセス済ウェハ５０２の一部分５００を略図で示す。図示のように、一部分５００のバイアは１つの単純バイア６０２（オプションの誘電体または絶縁体コーティングを含んでいても、いなくてもよい）および２つの環状バイア６０４、６０６を含む。環状バイアが採用されているので、バイアはウェハ５０２を完全に貫通せずに、ウェハ５０２の底面５０６から短い距離に留まって、中央ポストが脱落するのを防止していることに留意されたい。

一旦バイアが形成されると、それらを導電性充填材料で充填することにより導電性とする。特定の実施の形態によっては、蒸着プロセス、メッキプロセス、またはバイアの充填を実現する任意の他のプロセスを用いるバイア充填を含めることができる。特定の実施の形態によっては、バイア充填材料は、例えばアルミニウム、タングステンまたは銅等、形成される金属層に使用される材料と同じにすることができ、またバイア充填材料は、金属層形成に使用される材料とは異なる材料、例えば金、銀、ニッケルとすることができ、接続がデバイスに直接的になされる場合は、バイアが到達して取り付けられるデバイスの特定部分に適合する材料、例えば電界効果トランジスタのゲート材料に適するポリシリコン、を使用できる。

図７は、所望の導電性充填材料６０８で充填された後の図６のバイア６０２、６０４、６０６を略図で示す。図示のように、導体を充填する前に、環状バイアは好適な絶縁材料６１０で充填され、環状バイア６０４、６０６の各中央ポストは除去されていることに留意されたい。

環状バイアを使用する場合、ウェハ５０２の底面５０６をここで薄くして導電性充填材料６０８を露出させることができる。代替として、（必要に応じて）その後のある時点で薄くすることもできる。

次に、バックエンドプロセスは、第１のバックエンド接続層（本明細書では「金属−１」層と称する）を設けることにより開始できる。

図８は、バックエンドプロセス中に金属−１層８００が追加された後の図７の構成を略図で示す。

好都合にも、このアプローチを用いることにより、所与のバイアの導電性充填材料６０８は金属−１層８００に直接接続することができ、それを望まない場合はそうしなくてもよく、前者の場合、金属−１層８００の部分が図８に示すようなバイアの導電性充填材料６０８に直接接触し、重なり合うように金属−１層８００を堆積させることによって、直接接続を簡単に行うことができる。

代替として、また好都合に、実施の形態の一例では、金属−１層の形成は、例えばメッキプロセスを用いる場合、バイア充填プロセスの一部として行うことができる。このアプローチでは、ウェハは金属−１層８００のルーティング（ｒｏｕｔｉｎｇ）および充填されて露出するバイアの双方とともにパターン形成される。その後、メッキを促進するためにシード層を塗布してからメッキが行われる。このように、シードが存在する場所のどこにでも形成されるメッキ「表層」は、本質的に金属−１層８００を形成する。更に、選択的パターン形成により、必要に応じて特定のバイアは、メタライズ層を介して「上側に」延びて１つ以上のメタライズ層（例えば、「Ｎ」を最外層とした場合の金属−２から金属−Ｎまでの任意の層）に接続することができる。

１つ以上の、金属−２から金属−Ｎまでの層に接続する必要がある場合、更に好都合の代替の変形アプローチを用いることができる。この変形アプローチは、表層をパターン形成するためにフォトレジストを使用できることを除けば、直ぐ前のアプローチに類似している。使用できるフォトレジストの１つの種類は、全てのバイアがウェハ内に形成されても、金属−１層に接続するものだけが初回のメッキのために露出したまま残るように、特定のバイアを選択的に覆うように使用することができる「固体（ｓｏｌｉｄ）」フォトレジストである。好適な「固体」フォトレジスト材料としては、限定されない例として、Ｅ．Ｉ．ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ＆ Ｃｏから市販されているＲｉｓｔｏｎ（登録商標、以下同様）ドライフィルムフォトレジスト商品シリーズ、または適切な厚さのシートで入手可能な同等の他のフォトレジストが含まれる。詳細には、Ｒｉｓｔｏｎドライフィルムフォトレジスト商品シリーズに関しては、ＲｉｓｔｏｎＰｌａｔｅＭａｓｔｅｒ、ＥｔｃｈＭａｓｔｅｒ、ＴｅｎｔＭａｓｔｅｒ商品シリーズのフォトレジストを使用できる。Ｒｉｓｔｏｎのようなフォトレジスト製品の利点は、それをシートとして表面に配置でき、剛性を有する点である。この剛性とは、後のある時点でバイアを容易に再露出できるように、フォトレジスト製品がバイアを覆うことができるようにパターン形成できることを意味する。代替として、意図しないバイア充填が、数ある原因のいずれについても問題にならない場合、従来の非固体（ｎｏｎ‐ｓｏｌｉｄ）フォトレジストつまり粘性フォトレジストを使用できる。図９Ａ〜図９Ｄは、変形アプローチにおける連続手順を示し、デバイス領域９０４に既にデバイスを有し、本明細書に記載されるようにバイア９０６、９０８、９１０、９１２が既に形成されているウェハ９０２の実例部９００に施される固体フォトレジストの使用を含んでいる。

固体フォトレジスト９０５の使用およびパターン形成を通じて、導電性充填材によって金属−１層に接続するバイア９０６の充填、および金属−１層の形成は、固体フォトレジスト９０５が他のバイア９０８、９１０、９１２の導電性充填材料６０８またはフォトレジスト自体による充填を防ぐ一方で、メッキ「表層」により金属−１層が形成されるように、導電性充填材料６０８でメッキすることにより同時に行われる（図９Ａ）。

メタライズ層のどの部分も後のメタライズ層に接続するバイアを覆わないようにするために、ある程度の設計が必要であることに注目されたい。これが回避できない場合、バイアをメタライゼーションする前に充填し、１つ以上のメタライズ層内で再ルーティング（ｒｏｕｔｉｎｇ）する必要がある。好都合にも、最初にメタライゼーションが層内で行われる理由のひとつは、再ルーティング（ｒｏｕｔｉｎｇ）であるため、それは大した問題にはならない。

アプローチに戻ると、最初の「固体」フォトレジスト９０５層が除去され、新しい「固体」フォトレジスト９０５層が塗布されて金属−１層および他の層に接続するバイア９１０、９１２を保護するとともに、パターン形成されて金属−２層の形成と同時に充填されるバイア９０８を露出させ、シード層が塗布され、メッキを施してバイアを充填するとともに、メッキ「表層」を金属−２層として使用する（図９Ｂ）。

全てのバイアが必要に応じて接続されるまで、一連のメタライズ層（図９Ｃ、図９Ｄ）のためにこのアプローチが繰り返され、従来のバックエンドプロセスを用いて残りのメタライズ層（すなわち金属−Ｎまで）を形成できる。特に、現行のバックエンドプロセスは１０〜１２層以上（すなわちＮ＝１０、１１、１２またはそれ以上）を含むが、このアプローチは好都合にも、最終的に必要なバックエンド層数に関係なく同じにすることができる。

オプションとして、フロントエンドプロセスの完了直後のエッチングおよびバイアの製作に代えて、２つの代替方法のいずれかを用いることができる。一つの代替方法として、フロントエンドプロセスをデバイスの構成要素を付加する段階まで続行し、次いでバイアの作成と充填とを構成要素の作成と同時に行うことができる。例えば、ゲート導体（トランジスタのゲート用）の堆積と同時にバイアをエッチングおよび充填することができる。別の代替方法では、フロントエンドプロセスは上述のように完了できるが、金属−「Ｘ」層（Ｎを完成ＩＣチップの最終的な全層数とし、１＜Ｘ＜Ｎとする）および次にバイアをその層に達するまでにエッチングし、充填して初めてバックエンドプロセスを完了させることができる。その後、バックエンドプロセスを継続し、オプションとして、金属−Ｎ層以前の何層かを追加して完了した後に、このプロセスを繰り返すこともできる。

なお、本明細書におけるアプローチでは、デバイス検査のため中間でバックエンドプロセスを中止することもでき、例えば、単一機能に対して、任意のダイが非機能的であるか、またはウェハ全体が不十分な歩留まりを有する場合、プロセスを中断するか、またはこの中間検査に合格したダイのみプロセスを継続できる。

このように、ここでの記載（図含む）は、説明に役立つ代表的な実施例にすぎないと解されるべきである。読み手の便宜のため、上記記載は、あらゆる可能な実施例のうちの代表的な例に専心したものである。例は、本発明の原理を教授するものである。上記記載は、包括的にあらゆる可能な変形例を列挙しているわけではない。このような代替の実施例は、本発明の特定の部分のためには提示されていないかもしれない、もしくは、さらに不記載の代替の実施例が、（本発明の特定の）部分のためには有用であるかもしれないが、これらの代替の実施例についての権利の放棄とみなされるものではない。当業者は、こうした不記載の実施例の多くが、本発明および他の均等物の原理と同一の原理を包含していることを認識するであろう。

Claims (26)

1. デバイス搭載半導体ウェハに複数のバイアを形成する工程と；
   前記デバイス搭載半導体ウェハの前記バイアのうちの少なくとも幾つかを導電性にする工程と；
   導電性バイアとメタライズ層との間に電気接続を作成するために前記デバイス搭載半導体ウェハにバックエンドプロセスを実行する工程とを備える：
   方法。
2. 前記バイアを形成する工程は、複数の環状バイアを形成する工程を備える：
   請求項１の方法。
3. 前記環状バイアを形成する工程は、少なくとも１つの中央ポストを除去する工程を備える：
   請求項２の方法。
4. ブランク半導体ウェハの前記バイアのうちの少なくとも幾つかを導電性にする工程は、前記バイアに金属、金属合金、ポリシリコンのうちの１つを充填する工程を備える：
   請求項１の方法。
5. 前記バイアを充填する工程は、メタライズ層の形成と同時に前記バイアを充填する工程を備える：
   請求項１の方法。
6. 前記メタライズ層は、第１金属層である、
   請求項５の方法。
7. 前記メタライズ層は、第Ｎ金属層である、
   請求項５の方法。
8. 前記メタライズ層は、第１金属層と第Ｎ金属層間の金属層である、
   請求項５の方法。
9. 前記メタライズ層の形成と同時に前記バイアを充填する工程は、
   固体フォトレジストを塗布する工程と；
   前記固体フォトレジストにパターン形成する工程と；
   前記パターン形成によって露出した領域にシード層を塗布する工程と；
   前記シード層をメッキする工程とを備える：
   請求項５の方法。
10. 前記バイアを充填する工程は、少なくとも１つのメタライズ層の形成の後で前記バイアを充填する工程を備える：
    請求項１の方法。
11. 前記デバイス搭載半導体ウェハに前記バックエンドプロセスを実行する工程は、前記デバイス搭載半導体ウェハ内の少なくとも幾つかの前記バイアを導電性にする工程の後で行われる、
    請求項１の方法。
12. 前記デバイス搭載半導体ウェハに前記バックエンドプロセスを実行する工程は、メッキプロセスを経て、Ｘを１からＮとする金属−Ｘ層を作成する工程を備える：
    請求項１の方法。
13. Ｘが１，２，３，４，５，６，７，８，９，１０，１１または１２のうちのひとつに等しい、
    請求項１２の方法。
14. Ｘが１０よりも大きい、
    請求項１２の方法。
15. 前記バックエンドプロセスの実行の開始後であって、完了の前に前記半導体ウェハのデバイスの機能検査を実行する工程を更に備える：
    請求項１の方法。
16. 固体フォトレジストのパターン形成、メッキプロセスの実行、および前記固体フォトレジストの除去の後で、少なくとも１つの前記バイアがメッキ金属で充填されないように、少なくとも１つのバイア上に前記固体フォトレジストを塗布する工程を更に備える：
    請求項１の方法。
17. デバイス搭載半導体ウェハに複数のバイアを形成する工程と；
    前記デバイス搭載半導体ウェハの前記バイアのうちの少なくとも幾つかを導電性にする工程と；
    導電性バイアと導電性半導体層との間に電気接続を作成するために、前記デバイス搭載半導体ウェハを処理する工程とを備える：
    方法。
18. ブランク半導体ウェハに複数のバイアを形成する工程と；
    前記ブランク半導体ウェハの前記バイアのうちの少なくとも幾つかを導電性にする工程と；
    前記ウェハ上に前記導電性バイアに接続されるデバイスを作成するために前記ブランク半導体ウェハにフロントエンドプロセスを実行する工程とを備える：
    方法。
19. 前記バイアを形成する工程は、複数の環状バイアを形成する工程を備える：
    請求項１８の方法。
20. 前記環状バイアを形成する工程は、少なくとも１つの中央ポストを除去する工程を備える：
    請求項１９の方法。
21. 前記環状バイアを形成する工程は、少なくとも１つの中央ポストを、前記ブランク半導体ウェハのフロントエンドプロセスの間、導電性にすることができるように手付かずのまま保つ工程を備える：
    請求項１９の方法。
22. 前記ブランク半導体ウェハの前記バイアのうちの少なくとも幾つかを導電性にする工程は、前記バイアを金属または金属合金のうちの１つで充填する工程を備える：
    請求項１８の方法。
23. 前記バイアを形成する工程は、前記ウェハを貫く深さよりも浅い深さまで前記バイアを形成する工程を備える：
    請求項１８の方法。
24. 前記フロントエンドプロセスを実行する工程は、少なくとも１つのバイアの底近傍に位置する領域にデバイスを形成する工程を備える：
    請求項２３の方法。
25. 前記フロントエンドプロセスを実行する工程は、少なくとも１つのバイアの外端近傍に位置する領域にデバイスを形成する工程を備える：
    請求項１８の方法。
26. 少なくとも１つのバイアの底に最も近接した前記ウェハの面を薄くする工程を更に備える：
    請求項１８の方法。

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