JP2005203752A - 半導体装置の製造方法、半導体装置、回路基板、電子機器 - Google Patents
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Abstract
【課題】 能動面上に再配置配線等の導電パターンを備えた半導体装置を容易に形成することのできる半導体装置の製造方法を提供する。
【解決手段】 まず、電子回路の形成された基板１０の能動面側に、この電子回路の接続端子２４を埋め込むための孔部Ｈ３を形成する。次に、前記孔部Ｈ３及びこの孔部Ｈ３に連なる能動面上の位置に、接続端子２４及び導電パターン（再配置配線４２等）となる導電膜Ｍを一括で形成し、続いて、この導電膜Ｍの表面を研磨して該導電膜Ｍの膜厚を均一化する。その後、エッチング等により基板１０の厚みを減じて基板１０の裏面側に接続端子２４の一部を露出させる。
【選択図】 図２
【解決手段】 まず、電子回路の形成された基板１０の能動面側に、この電子回路の接続端子２４を埋め込むための孔部Ｈ３を形成する。次に、前記孔部Ｈ３及びこの孔部Ｈ３に連なる能動面上の位置に、接続端子２４及び導電パターン（再配置配線４２等）となる導電膜Ｍを一括で形成し、続いて、この導電膜Ｍの表面を研磨して該導電膜Ｍの膜厚を均一化する。その後、エッチング等により基板１０の厚みを減じて基板１０の裏面側に接続端子２４の一部を露出させる。
【選択図】 図２
Description
本発明は、半導体装置の製造方法、半導体装置、回路基板、電子機器に関する。
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。
このため、近年においては、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を用いて超小型の半導体チップを製造するための研究・開発が盛んに行われている。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離しているため、チップ面積と同程度の面積を有する半導体装置を製造することができる。
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献１，２を参照されたい。
特開２０００−９１４９６号公報
特開２０００−２７７６８９号公報
このため、近年においては、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を用いて超小型の半導体チップを製造するための研究・開発が盛んに行われている。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離しているため、チップ面積と同程度の面積を有する半導体装置を製造することができる。
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献１，２を参照されたい。
ところで、従来の３次元実装技術では、積層されたチップ同士の導通をとるために、各チップに、そのチップを厚み方向に貫通するような接続端子を設けている。また、異なる端子配列を持ったチップ同士の導通をとる場合には、チップの表面に再配置配線を形成し、この再配置配線と上部に積層されるチップの接続端子との間で導通をとっている。
しかし、接続端子の形成工程はそれ自体複雑なものであり、これに更に再配置配線を形成する工程を加えると、チップの製造にはかなりのエネルギーと時間が必要となる。
本発明はこのような事情に鑑みてなされたもので、高性能な３次元実装型の半導体装置を容易に製造できるようにした半導体装置の製造方法と、その半導体装置、並びに、この半導体装置を備えた回路基板、電子機器を提供することを目的とする。
しかし、接続端子の形成工程はそれ自体複雑なものであり、これに更に再配置配線を形成する工程を加えると、チップの製造にはかなりのエネルギーと時間が必要となる。
本発明はこのような事情に鑑みてなされたもので、高性能な３次元実装型の半導体装置を容易に製造できるようにした半導体装置の製造方法と、その半導体装置、並びに、この半導体装置を備えた回路基板、電子機器を提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置の製造方法は、電子回路が形成された基板の能動面側から該基板の裏面側に貫通する接続端子を有し、上記能動面上に上記接続端子と電気的に接続される導電パターンが設けられた半導体装置の製造方法であって、上記基板の能動面側に、上記接続端子を埋め込むための孔部を形成する工程と、上記孔部及びこの孔部に連なる能動面上の位置に、上記接続端子及び導電パターンとなる導電膜を一括で形成する工程と、上記導電膜の表面を研磨して平坦化する工程と、上記基板の厚みを減じて上記基板の裏面側に上記接続端子の一部を露出させる工程（例えば、上記基板の裏面をエッチングして上記接続端子の一部を露出させる工程と、上記接続端子の裏面を研磨する工程）とを備えたことを特徴とする。
本発明は、貫通電極となる接続端子と、これに電気的に接続される再配置配線等とをメッキ法等の方法により一括で形成するようにしたものである。このため、本方法によれば製造プロセスを簡略化することができる。
また本方法では、接続端子及び導電パターンとなる導電膜を形成した後、この導電膜を研磨して膜厚を均一化しているため、所望の電気的特性を有する半導体装置を安定して生産することができる。つまり、同一の成膜工程によって孔部の埋め込みと導電パターンの形成を行なうと、その孔部の深さや孔径等に応じてパターンの膜厚が変化してしまい、均一な電気的特性が得られなくなる。特に３次元実装技術では、通常の半導体実装技術に比べて、孔径等のサイズが１桁以上違ってくるため、電気的特性のばらつきもそれに応じて大きなものとなる。また、孔径が数十μｍにもなる孔部の内側に導電膜をメッキ形成した場合、導電パターンもそれに応じて数十μｍの膜厚に形成されるため、このような厚膜の導電パターンを有するチップ（半導体装置）を複数積層すると、チップ間の間隔が狭くなり、封止用の樹脂がチップの間に充填されにくくなる。これに対して、本方法では研磨により導電パターンの膜厚を制御できるため、電気的特性にばらつきが生じることはない。また、導電パターンの膜厚を導電性を損なわない範囲で十分に薄くすることで、チップ間の間隔が広がり、封止用の樹脂が入り込み易くなる。
なお、本方法では、導電パターンは再配置配線に限らず、インダクタのような所定の機能を有するパターンであってもよい。本方法ではこのような機能性パターンを接続端子と一括で形成することができる。また、上記導電膜の研磨工程は、ウェットエッチング，化学的機械研磨（ＣＭＰ），機械研磨等の種々の方法を用いて行なうことができる。
また、本方法では更に、上記再配置配線の先端部にランドを形成する工程を設けることができる。この際、上記ランドの外径を、そのランドが配置される上記再配置配線の配線幅よりも大きく形成することが望ましい。こうすることで、複数の半導体装置（チップ）を３次元実装したときに、チップ間での接続が容易となる。
また、本発明の半導体装置の製造方法は、上述の方法により製造された半導体装置を複数用い、各半導体装置をその接続端子を介して積層する工程を備えたことを特徴とする。これにより、所望の電気的特性を有する３次元実装型の半導体装置を安定して生産することができる。
また、本発明の半導体装置は、上述の方法により製造されたことを特徴とする。また、本発明の回路基板又は電子機器は上述の半導体装置を備えたことを特徴とする。これにより、電気的特性の安定したデバイスを製造することができる。
以下、図面を参照しながら、本発明の半導体装置の製造方法について説明する。
図１〜図３は本方法の全体的な流れを説明するための工程図であり、図５〜図１０はその電極の形成方法を詳細に示す工程図である。
図１（ａ）は、本方法が適用される基板の一部を示す概略断面図である。処理対象となる基板１０は例えばＳｉ（シリコン）基板であり、その能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
図１〜図３は本方法の全体的な流れを説明するための工程図であり、図５〜図１０はその電極の形成方法を詳細に示す工程図である。
図１（ａ）は、本方法が適用される基板の一部を示す概略断面図である。処理対象となる基板１０は例えばＳｉ（シリコン）基板であり、その能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。
図５（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図５（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
図５（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図５（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良い。また、電極パッド１６は電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子（図８（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
以上の構成の基板１０に対して、まず図１（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる。図１（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続部としての接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図５（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図５〜図７を参照して詳細に説明する。
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図５（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図５（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図５（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図５（ａ）〜図５（ｃ）の図中においてレジストは省略してある。図５（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図６（ａ）に示すように基板１０を露出させる。図６（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図６（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図６（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図６（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
図６（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
また、図６（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図５（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図７（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
図７（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図７（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
以上説明した工程を経て図１（ｂ）に示す孔部Ｈ３、及び図１（ｃ）に示す絶縁膜２０が形成される。このように基板１０に孔部Ｈ３及び絶縁膜２０を形成すると、図１（ｄ）に示すように、基板１０に下地膜２２を形成する工程が行われる。図８（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法を用いて形成される。
図８（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図８（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線４２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
下地膜２２の形成が終了すると、図２（ａ）に示すように、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４及び再配置配線４２を形成する部分のみが開口した状態にパターニングしてメッキレジストパターンＲ１を形成する。その後、Ｃｕ電解メッキを行って図２（ｂ）に示す通り基板１０の開口部Ｈ３及び再配置配線４２の形成位置に、Ｃｕ（銅）等の導電膜Ｍをメッキする。この際、孔部Ｈ３の孔径は数十μｍにもなるため、孔内に導電膜Ｍを完全に充填しようとすると、再配置配線領域に形成される導電膜Ｍもそれに応じて厚い膜となる。このため、膜表面の平坦性が十分に得られなくなり、これをそのまま再配置配線とした場合、その電気的特性にばらつきが生じてしまう。また、再配置配線領域の導電膜Ｍの厚みは孔部Ｈ３の孔径によって変わるため、配線の厚みを一定に制御できなくなる。さらに、能動面上にこのような厚膜の再配置配線が形成されると、チップ同士を積層した際にチップ間の間隔が狭くなり、この間に封止用の樹脂が入り込みにくくなる可能性もある。そこで本方法では、基板１０に導電膜Ｍを形成した後、能動面１０ａをウェットエッチング，化学的機械研磨（ＣＭＰ），機械研磨等の方法により研磨し、導電膜Ｍの膜厚を均一化（即ち平坦化）する。図１（ｃ）は研磨工程を行なった後の状態を示す断面図である。この工程により、孔部Ｈ３内及びこれに連なる能動面上の位置に、それぞれ接続端子２４と再配置配線４２とが一括して形成される。
なお、上述の工程では、再配置配線４２の先端部にパッド３４（図９参照）を形成する（即ち、再配置配線４２の外径を、接続端子２４からこの先端部に到るまでの配線の幅よりも大きく形成する）ことが望ましい。こうすることで、複数の半導体装置（チップ）を積層したときに、チップ間での導通がとり易くなる。
接続端子２４及び再配置配線４２が形成されると、図２（ｄ）に示す通り、基板１０上に形成されているメッキレジストパターンＲ１を剥離する。図２（ｄ）は、メッキレジストパターンＲ１を剥離した状態を示す断面図である。また、図８（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２（ｄ）に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図８（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
再配置配線４２の形成が終了すると、図３（ａ）に示すように、基板１０の能動面１０ａ上にレジストを塗布し、再配置配線４２の先端部のみが開口した状態にパターニングしてレジストパターンＲ２を形成する。その後、電界メッキ等の方法を用いて、再配置配線４２の先端部（パッド３４）にハンダ等のロウ材３６を形成する。図３（ｂ）はロウ材形成後の状態を示す断面図である。なお、ロウ材３６としてはスズ・銀や鉛フリーハンダ、さらには金属ペーストや溶融ペーストなどを用いることができる。なお、本明細書でいうハンダは鉛フリーハンダをも含むものである。
ロウ材３６を形成すると、基板１０上に形成されているレジストパターンＲ２を剥離する。その後、再配置配線４２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線４２の膜厚はシード層の膜厚に比べて厚いため、エッチバックにより再配置配線４２が完全にエッチングされることはない。
次に、不要部のバリア層をＲＩＥによりエッチング除去する。この際、Ｃｕ（銅）からなる再配置配線４２はＲＩＥによりエッチングされないため、再配置配線４２がマスクとなって、再配置配線４２の直下にあるバリア層以外のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線４２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線４２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線４２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
図３（ｃ）は、再配置配線４２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図３（ｃ）に示した例では、再配置配線４２間における下地膜２２がエッチングされていることが分かる。図９は、再配置配線４２及びロウ材３６が形成された基板１０の上面図である。尚、基板１０の能動面１０ａ側には複数の区画領域（ショット領域）が設定され、各々の区画領域内に同様の電子回路が形成されることが多いが、図９ではこれらの内の１つの区画領域ＳＡのみを図示している。
図９に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線４２が形成されている。また、再配置配線４２各々の先端部には、ロウ材３６によって配線幅よりも大きな外径を有するランドが形成されている。
以上の工程が完了すると、図３（ｄ）に示すように、基板１０の能動面１０ａ上にソルダレジストを形成し、ランド３６の一部が開口した状態にパターニングしてソルダレジストパターン３７を形成する。その後、基板１０の能動面１０ａを支持材Ｆによって支持し、基板１０の厚みを減じて接続端子２４の一部を基板１０の裏面側に露出させる工程が行われる。具体的には、基板１０の裏面１０ｂをエッチングして接続端子２４の一部を露出させ、接続端子２４の裏面を研磨する。図３（ｅ）は、基板１０の裏面を研磨した後の状態を示す断面図である。基板１０の裏面をエッチング及び研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の裏面から接続端子２４の一部が２０μｍ程度突出した形状となる。
以上の工程を経て製造された半導体装置は、基板１０の表面及び裏面に共に接続端子２４が露出した状態になる。このため、図４に示すように、本方法によって得られた半導体装置１を複数用い、各半導体装置１をその接続端子２４を介して積層することにより、高密度実装が可能な三次元実装型（スタックド型）の半導体装置を製造することができる。
図１０は、三次元実装型の半導体装置の概略構成例を示す断面図である。図１０において、符号４４は回路基板であり、符号４５〜符号４８は半導体チップである。半導体チップ４５〜４８は順に積層されており、各々は電極５０によって電気的に接続されている。この電極５０は半導体チップ４５〜４８各々に形成された接続端子２４が電気的に接続されたものである。積層された半導体チップ４５〜４８は回路基板４４上に搭載される。
回路基板４４はガラスエポキシ基板等の有機系基板であり、例えば銅等からなる配線パターンが所望の回路となるように形成されている。積層された半導体チップ４５〜４８は回路基板４４に対して位置決めして搭載されており、回路基板４４に形成された配線パターンと電極５０とが電気的に接続されている。また、回路基板４４上に搭載された半導体チップ４５〜４８は封止樹脂５２により封止されている。回路基板４４の裏面には、回路基板４４に形成された配線パターンと電気的に接続された電極パッド５４が形成されている。この電極パッド５４にハンダボール５６が形成されている。かかる構成を有する半導体チップは、小型・堅牢・軽量化・多機能化を図ることができる。
以上説明したように本発明の半導体装置の製造方法では、電子回路の外部電極となる接続端子２４と、これに電気的に接続される再配置配線４２とをメッキ法により一括で形成しているため、製造プロセスを簡略化することができる。また本方法では、再配置配線４２と接続端子２４となる導電膜Ｍを形成した後、基板１０の能動面１０ａを研磨してこの導電膜（即ち、再配置配線４２）の膜厚を均一化しているため、所望の電気的特性を有する半導体装置を安定して生産することができる。
なお、本実施形態では、接続端子２４と再配置配線４２とを一括で形成する方法について説明したが、接続端子２４と一括で形成可能なものとしてはこのような再配置配線に限らない。例えば能動面１０ａ上にインダクタ等の機能性の導電パターンを接続端子２４と一体に形成することも可能である。こうすることで、それぞれを別工程で形成する場合に比べて工程を簡略化することができる。勿論この場合でも、接続端子及び機能性パターン（インダクタ等）となる導電膜を形成した後に、必要に応じて、この導電膜の表面を研磨して膜厚を均一化する。
〔電気光学装置及び回路基板〕
図１１は、本発明の一実施形態に係るデバイス（例えば電気光学装置）の外観を示す斜視図である。尚、図１１に示した電気光学装置は、液晶表示装置を一例として図示している。この電気光学装置は６０は、液晶表示パネル６１と中継基板６２とから構成される。液晶表示パネル６１は、図示せぬシール材によって接着された一対の基板６３ａ，６３ｂを有し、これらの基板６３ａと基板６３ｂとの間に形成される間隙、所謂セルギャップに液晶が封入される。換言すると、液晶は基板６３ａと基板６３ｂとによって挟持されている。
図１１は、本発明の一実施形態に係るデバイス（例えば電気光学装置）の外観を示す斜視図である。尚、図１１に示した電気光学装置は、液晶表示装置を一例として図示している。この電気光学装置は６０は、液晶表示パネル６１と中継基板６２とから構成される。液晶表示パネル６１は、図示せぬシール材によって接着された一対の基板６３ａ，６３ｂを有し、これらの基板６３ａと基板６３ｂとの間に形成される間隙、所謂セルギャップに液晶が封入される。換言すると、液晶は基板６３ａと基板６３ｂとによって挟持されている。
中継基板６２は、ポリイミド等からなる可撓性を有する樹脂基板６４に複数の配線パターン６５が形成されており、樹脂基板６４の一部に半導体チップ６６が搭載されている。尚、上記の半導体チップ６６は、例えば液晶表示パネル６１に形成されているＴＦＴ（Thin Film Transistor）等のスイッチング素子を駆動する駆動回路が形成されている。
半導体チップ６６は、例えば異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を用いて樹脂基板６４に形成された配線パターン６５と電気的に接続された状態で樹脂基板６４上に搭載される。この異方性導電膜は、例えば熱可塑性又は熱硬化性の接着用樹脂の中に多数の導電粒子を分散させることによって形成されるものである。尚、液晶パネル６１及び中継基板６１も異方性導電膜によって接続されることが好ましい。尚、中継基板６２上に搭載される半導体チップ６６は、前述した方法を用いて製造された半導体装置である。
［電子機器］
図１２は本発明の電子機器の一実施形態としての携帯電話の概略構成を示す斜視図である。図１２に示すようにこの携帯電話３００は、前記の半導体装置又は前記回路基板を、その筐体内部に備えている。
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
図１２は本発明の電子機器の一実施形態としての携帯電話の概略構成を示す斜視図である。図１２に示すようにこの携帯電話３００は、前記の半導体装置又は前記回路基板を、その筐体内部に備えている。
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
１０・・・基板、１０ａ・・・基板の能動面、１０ｂ・・・基板の裏面、２４・・・接続端子、３６・・・ランド、４２・・・再配置配線（導電パターン）、４４・・・回路基板、６０・・・電気光学装置、３００・・・電子機器、Ｈ３・・・孔部、Ｍ・・・導電膜
Claims (12)
- 電子回路が形成された基板の能動面側から該基板の裏面側に貫通する接続端子を有し、上記能動面上に上記接続端子と電気的に接続される導電パターンが設けられた半導体装置の製造方法であって、
上記基板の能動面側に、上記接続端子を埋め込むための孔部を形成する工程と、
上記孔部及びこの孔部に連なる能動面上の位置に、上記接続端子及び導電パターンとなる導電膜を一括で形成する工程と、
上記導電膜の表面を研磨して平坦化する工程と、
上記基板の厚みを減じて上記基板の裏面側に上記接続端子の一部を露出させる工程とを備えたことを特徴とする、半導体装置の製造方法。 - 上記導電膜がメッキ法により形成されることを特徴とする、請求項１記載の半導体装置の製造方法。
- 上記導電パターンが再配置配線であることを特徴とする、請求項１又は２記載の半導体装置の製造方法。
- 上記再配置配線の先端部にランドを形成する工程を備えたことを特徴とする、請求項３記載の半導体装置の製造方法。
- 上記ランドの外径を、そのランドが配置される上記再配置配線の配線幅よりも大きく形成することを特徴とする、請求項４記載の半導体装置の製造方法。
- 上記導電膜の研磨をウェットエッチングにより行なうことを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
- 上記導電膜の研磨を化学的機械研磨により行なうことを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
- 上記導電膜の研磨を機械研磨により行なうことを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
- 請求項１〜８のいずれかの項に記載の方法により製造された半導体装置を複数用い、各半導体装置をその接続端子を介して積層する工程を備えたことを特徴とする、半導体装置の製造方法。
- 請求項１〜９のいずれかの項に記載の方法により製造されたことを特徴とする、半導体装置。
- 請求項１０記載の半導体装置を備えたことを特徴とする、回路基板。
- 請求項１０記載の半導体装置を備えたことを特徴とする、電子機器。
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