JP2003273107A - 半導体装置の製造方法及び半導体装置並びに回路基板及び電子機器 - Google Patents
半導体装置の製造方法及び半導体装置並びに回路基板及び電子機器Info
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- JP2003273107A JP2003273107A JP2002069164A JP2002069164A JP2003273107A JP 2003273107 A JP2003273107 A JP 2003273107A JP 2002069164 A JP2002069164 A JP 2002069164A JP 2002069164 A JP2002069164 A JP 2002069164A JP 2003273107 A JP2003273107 A JP 2003273107A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 微細化及び狭ピッチ化した場合であっても、
高さが高い（厚みのある）導電材を所望の形状に形成す
ることができる半導体装置の製造方法及び半導体装置並
びに回路基板及び電子機器を提供する。 【解決手段】 形成すべき導電性部材の外形形状の少な
くとも一部に沿ってレジストを基板３０上に形成し、レ
ジストが形成された部位以外の部位に導電材３６，３８
を形成し、形成すべき導電性部材とほぼ同一の形状のレ
ジスト４０を、レジストを除去した開口部Ｈ４及び導電
材３６上に形成し、導電材３８をエッチングにより除去
する。
高さが高い（厚みのある）導電材を所望の形状に形成す
ることができる半導体装置の製造方法及び半導体装置並
びに回路基板及び電子機器を提供する。 【解決手段】 形成すべき導電性部材の外形形状の少な
くとも一部に沿ってレジストを基板３０上に形成し、レ
ジストが形成された部位以外の部位に導電材３６，３８
を形成し、形成すべき導電性部材とほぼ同一の形状のレ
ジスト４０を、レジストを除去した開口部Ｈ４及び導電
材３６上に形成し、導電材３８をエッチングにより除去
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置並びに回路基板及び電子機器に関す
る
方法及び半導体装置並びに回路基板及び電子機器に関す
る
【０００２】
【従来の技術】現在、主として携帯電話機、ノート型パ
ーソナルコンピュータ、ＰＤＡ（Personal data assist
ance）等の携帯性を有する電子機器は、小型・軽量化の
ため、内部に設けられる半導体チップ等の各種の電子部
品の小型化が図られており、更にその電子部品を実装す
るスペースも極めて制限されている。このため、例えば
半導体チップにおいては、そのパッケージング方法が工
夫され、現在ではＣＳＰ（Chip Scale Package）といわ
れる超小型のパッケージングが案出されている。このＣ
ＳＰ技術を用いて製造された半導体チップは、実装面積
が半導体チップの面積と同程度で良いため、高密度実装
を図ることができる。
ーソナルコンピュータ、ＰＤＡ（Personal data assist
ance）等の携帯性を有する電子機器は、小型・軽量化の
ため、内部に設けられる半導体チップ等の各種の電子部
品の小型化が図られており、更にその電子部品を実装す
るスペースも極めて制限されている。このため、例えば
半導体チップにおいては、そのパッケージング方法が工
夫され、現在ではＣＳＰ（Chip Scale Package）といわ
れる超小型のパッケージングが案出されている。このＣ
ＳＰ技術を用いて製造された半導体チップは、実装面積
が半導体チップの面積と同程度で良いため、高密度実装
を図ることができる。
【０００３】上記の電子機器は、今後益々小型化及び多
機能化が求められることが予想されており、半導体チッ
プの実装密度を更に高める必要が出てきた。かかる背景
の下、三次元実装技術が案出されてきた。この三次元実
装技術は、同様の機能を有する半導体チップ同士又は異
なる機能を有する半導体チップ同士を積層し、各半導体
チップ間を配線接続することで、半導体チップの高密度
実装を図る技術である。
機能化が求められることが予想されており、半導体チッ
プの実装密度を更に高める必要が出てきた。かかる背景
の下、三次元実装技術が案出されてきた。この三次元実
装技術は、同様の機能を有する半導体チップ同士又は異
なる機能を有する半導体チップ同士を積層し、各半導体
チップ間を配線接続することで、半導体チップの高密度
実装を図る技術である。
【０００４】この三次元実装技術で用いられる半導体チ
ップは、例えばその表面と裏面とに形成された外部接続
用の接続端子と、内部に導電材が形成され、半導体チッ
プの表面と裏面とを貫通する貫通穴とを有し、この貫通
穴内に形成された導電材を介してそれらの接続端子同士
が電気的に接続された電極構造を有する。そして、この
ような電極構造を有する半導体チップを積層すると、あ
る半導体チップの裏面に形成された接続端子が、他の半
導体チップの表面に形成された接続端子と接続され、こ
れにより各半導体チップ間で配線接続される。
ップは、例えばその表面と裏面とに形成された外部接続
用の接続端子と、内部に導電材が形成され、半導体チッ
プの表面と裏面とを貫通する貫通穴とを有し、この貫通
穴内に形成された導電材を介してそれらの接続端子同士
が電気的に接続された電極構造を有する。そして、この
ような電極構造を有する半導体チップを積層すると、あ
る半導体チップの裏面に形成された接続端子が、他の半
導体チップの表面に形成された接続端子と接続され、こ
れにより各半導体チップ間で配線接続される。
【０００５】三次元実装技術で用いられる半導体チップ
は多くの工程を経て製造される。よって、主として工程
数を極力低減して製造効率を上昇させるために、外部接
続用の接続端子と貫通穴内の導電材は、以下の工程を経
て形成される。つまり、まずメッキ処理を施して貫通穴
内に導電材を埋め込むとともに、半導体チップの表面全
体に導電材を形成する。次に、半導体チップの表面に形
成された導電材上にレジストを塗布し、接続端子となる
べき部位のみを覆うようにレジストをパターニングし
て、接続端子となるべき部位以外の部位にある導電材を
ウェットエッチングにより除去して接続端子を形成す
る。
は多くの工程を経て製造される。よって、主として工程
数を極力低減して製造効率を上昇させるために、外部接
続用の接続端子と貫通穴内の導電材は、以下の工程を経
て形成される。つまり、まずメッキ処理を施して貫通穴
内に導電材を埋め込むとともに、半導体チップの表面全
体に導電材を形成する。次に、半導体チップの表面に形
成された導電材上にレジストを塗布し、接続端子となる
べき部位のみを覆うようにレジストをパターニングし
て、接続端子となるべき部位以外の部位にある導電材を
ウェットエッチングにより除去して接続端子を形成す
る。
【０００６】
【発明が解決しようとする課題】ところで、三次元実装
技術で用いられる半導体チップの表面又は裏面の接続端
子は突起形状に形成されることが多く、半導体チップの
表面全体に形成する導電材は、形成すべき接続端子の高
さと同程度に形成する必要がある。よって、上記の接続
端子を形成する工程においては、ウェットエッチングに
より接続端子となるべき部位以外の部位にある導電材を
除去する際のエッチング量が多くなる。
技術で用いられる半導体チップの表面又は裏面の接続端
子は突起形状に形成されることが多く、半導体チップの
表面全体に形成する導電材は、形成すべき接続端子の高
さと同程度に形成する必要がある。よって、上記の接続
端子を形成する工程においては、ウェットエッチングに
より接続端子となるべき部位以外の部位にある導電材を
除去する際のエッチング量が多くなる。
【０００７】エッチング量が多くなると、接続端子とな
るべき部位に形成されている導電材に対してサイドエッ
チング量が極めて大きくなり、所望の形状（レジストの
形状通り）に接続端子を形成することができないという
問題がある。この問題を解決するために、サイドエッチ
ング量を予め見積もっておき、サイドエッチングにより
除去される分だけレジストを大きめに形成してエッチン
グを行う方法が考えられる。
るべき部位に形成されている導電材に対してサイドエッ
チング量が極めて大きくなり、所望の形状（レジストの
形状通り）に接続端子を形成することができないという
問題がある。この問題を解決するために、サイドエッチ
ング量を予め見積もっておき、サイドエッチングにより
除去される分だけレジストを大きめに形成してエッチン
グを行う方法が考えられる。
【０００８】しかしながら、半導体チップの微細化及び
高密度化に伴って接続端子間の間隔（ピッチ）も狭ピッ
チ化しているため、上記の方法により大きめにレジスト
を形成すると、隣接する接続端子を形成するためのレジ
ストと重なってしまい、接続端子間をエッチングするこ
と自体ができなくなるという問題が生ずる。これらの問
題は、半導体チップの微細化及び高密度化を図る上で必
然的に生ずる問題であるため、その解決が極めて重要と
なる。また、以上の問題は、半導体チップの表面又は裏
面に接続端子を形成する場合のみならず、例えば再配線
（再配置配線）等の配線を形成する場合において、高さ
が高い（厚みのある）配線を形成するときにも生ずる問
題である。
高密度化に伴って接続端子間の間隔（ピッチ）も狭ピッ
チ化しているため、上記の方法により大きめにレジスト
を形成すると、隣接する接続端子を形成するためのレジ
ストと重なってしまい、接続端子間をエッチングするこ
と自体ができなくなるという問題が生ずる。これらの問
題は、半導体チップの微細化及び高密度化を図る上で必
然的に生ずる問題であるため、その解決が極めて重要と
なる。また、以上の問題は、半導体チップの表面又は裏
面に接続端子を形成する場合のみならず、例えば再配線
（再配置配線）等の配線を形成する場合において、高さ
が高い（厚みのある）配線を形成するときにも生ずる問
題である。
【０００９】本発明は、上記事情に鑑みてなされたもの
であり、微細化及び狭ピッチ化した場合であっても、高
さが高い（厚みのある）導電材を所望の形状に形成する
ことができる半導体装置の製造方法及び半導体装置並び
に回路基板及び電子機器を提供することを目的とする。
であり、微細化及び狭ピッチ化した場合であっても、高
さが高い（厚みのある）導電材を所望の形状に形成する
ことができる半導体装置の製造方法及び半導体装置並び
に回路基板及び電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、形成すべき導電
性部材の外形形状の少なくとも一部に沿ってレジストを
基板上に形成する第１工程と、前記レジストが形成され
た部位以外の部位に導電材を形成する第２工程と、形成
すべき導電性部材とほぼ同一の形状のレジストを、前記
第１工程で形成されたレジストを覆うように、前記第２
工程で形成された導電材上に形成する第３工程と、前記
レジストをマスクとして前記導電材をエッチングして前
記導電性部材を形成する第４工程とを含むことを特徴と
している。また、本発明の半導体装置の製造方法は、形
成すべき導電性部材の外形形状の少なくとも一部に沿っ
てレジストを基板上に形成する第１工程と、前記レジス
トが形成された部位以外の部位に導電材を形成する第２
工程と、前記第１工程で形成したレジストを除去し、形
成すべき導電性部材とほぼ同一の形状のレジストを、前
記レジストを除去した部位及び前記第２工程で形成され
た導電材上に形成する第３工程と、前記レジストをマス
クとして前記導電材をエッチングして前記導電性部材を
形成する第４工程とを含むことを特徴としている。これ
らの発明によれば、形成すべき導電性部材となる導電材
の上部及び側壁の少なくとも一部をレジストで覆った状
態で不要な導電材をエッチングしているため、微細化及
び狭ピッチ化した場合であっても、高さが高い（厚みの
ある）導電材を所望の形状に形成することができる。ま
た、本発明の半導体装置の製造方法は、前記第２工程で
形成される導電材が、前記第１工程で形成されたレジス
トと同程度の高さに形成されることを特徴としている。
あるいは、本発明の半導体装置の製造方法は、前記第２
工程で形成される導電材は、前記第１工程で形成された
レジストを覆うように形成され、前記第２工程と前記第
３工程の間に、前記導電材の上部を除去して前記第１工
程で形成されたレジストを露出させる除去工程を含むこ
とを特徴としている。この発明によれば、レジストを覆
うように導電材を形成し、レジストが露出するまで導電
材の上部を除去しているため、形成された導電材が平坦
性を有していなくとも、導電材の上部を除去すること
で、導電材の平坦性を確保することができる。また、本
発明の半導体装置の製造方法は、前記除去工程が、化学
機械的研磨により前記導電材の上部を除去する工程であ
ることを特徴としている。この発明によれば、導電材の
上部の除去を化学機械的研磨により行っているため、導
電材の平坦性を確保する上で極めて好適である。また、
本発明の半導体装置の製造方法は、前記第４工程の後に
設けられ、少なくとも前記導電材上に形成されたレジス
トを除去する第５工程を含むことを特徴としている。ま
た、本発明の半導体装置の製造方法は、前記第１工程
が、前記レジストをドライフィルム又は印刷により形成
することを特徴としている。この発明によれば、第１工
程においてレジストをドライフィルム又は印刷により形
成しているため、後述のような前記導電材を形成する位
置の下方に開口部を有する基板の場合、基板表面全体に
レジストを塗布した後でパターニングしてレジストを形
成する際に、レジストのパターニングにおけるレジスト
の残渣が基板に穿孔した開口孔に残り、第３の工程で形
成する導電材の形成を阻害することがない。この結果と
して製造歩留まりの向上を期待することができる。ま
た、本発明の半導体装置の製造方法は、前記第１工程で
形成されるレジストと前記第２工程で形成されるレジス
トとは異なるレジストであることを特徴としている。ま
た、本発明の半導体装置の製造方法は、前記第１工程で
形成されるレジストが、絶縁性を有する感光性樹脂であ
ることを特徴としている。この発明によれば、第１工程
で形成されるレジストとして絶縁性を有する感光性樹脂
を用いているため、第１工程で形成される感光性樹脂を
除去せずに絶縁部材として用いるといった使い方が可能
である。これにより、別工程で絶縁層を形成する工程を
省略することが可能となり、工程数を低減させることが
できる。また、本発明の半導体装置の製造方法は、前記
基板が、電極と当該電極上の少なくとも一部を開口する
開口部が形成された絶縁層とが前記導電性部材を形成す
べき位置の下方に形成された基板であることを特徴とし
ている。また、本発明の半導体装置の製造方法は、前記
第２工程が、前記開口部内に前記導電材が充填されるよ
うに前記導電材を形成する工程であることを特徴として
いる。また、本発明の半導体装置の製造方法は、前記導
電性部材が、前記電極と電気的に接続された再配線であ
ることを特徴としている。あるいは、本発明の半導体装
置の製造方法は、前記基板が、開口部が形成された電極
と当該電極に形成された開口部に連通する孔とが前記導
電性部材を形成すべき位置の下方に形成された基板であ
ることを特徴としている。また、本発明の半導体装置の
製造方法は、前記第２工程が、前記電極に形成された開
口部内及び前記孔内に前記導電材が充填されるように前
記導電材を形成する工程であることを特徴としている。
また、本発明の半導体装置の製造方法は、前記導電性部
材が、前記電極と電気的に接続された外部接続用の接続
端子であることを特徴としている。また、本発明の半導
体装置の製造方法は、上記の何れかに記載の半導体装置
の製造方法を用いて製造された半導体装置を少なくとも
１つ含む半導体装置を積層し、上下の半導体装置に形成
されている前記接続端子を電気的に接続する工程を含む
ことを特徴としている。本発明の半導体装置は、上記の
何れかに記載の半導体装置の製造方法を用いて製造され
たことを特徴としている。本発明の回路基板は、上記の
半導体装置を実装することを特徴としている。本発明の
電子機器は、上記の半導体装置を有することを特徴とし
ている。
に、本発明の半導体装置の製造方法は、形成すべき導電
性部材の外形形状の少なくとも一部に沿ってレジストを
基板上に形成する第１工程と、前記レジストが形成され
た部位以外の部位に導電材を形成する第２工程と、形成
すべき導電性部材とほぼ同一の形状のレジストを、前記
第１工程で形成されたレジストを覆うように、前記第２
工程で形成された導電材上に形成する第３工程と、前記
レジストをマスクとして前記導電材をエッチングして前
記導電性部材を形成する第４工程とを含むことを特徴と
している。また、本発明の半導体装置の製造方法は、形
成すべき導電性部材の外形形状の少なくとも一部に沿っ
てレジストを基板上に形成する第１工程と、前記レジス
トが形成された部位以外の部位に導電材を形成する第２
工程と、前記第１工程で形成したレジストを除去し、形
成すべき導電性部材とほぼ同一の形状のレジストを、前
記レジストを除去した部位及び前記第２工程で形成され
た導電材上に形成する第３工程と、前記レジストをマス
クとして前記導電材をエッチングして前記導電性部材を
形成する第４工程とを含むことを特徴としている。これ
らの発明によれば、形成すべき導電性部材となる導電材
の上部及び側壁の少なくとも一部をレジストで覆った状
態で不要な導電材をエッチングしているため、微細化及
び狭ピッチ化した場合であっても、高さが高い（厚みの
ある）導電材を所望の形状に形成することができる。ま
た、本発明の半導体装置の製造方法は、前記第２工程で
形成される導電材が、前記第１工程で形成されたレジス
トと同程度の高さに形成されることを特徴としている。
あるいは、本発明の半導体装置の製造方法は、前記第２
工程で形成される導電材は、前記第１工程で形成された
レジストを覆うように形成され、前記第２工程と前記第
３工程の間に、前記導電材の上部を除去して前記第１工
程で形成されたレジストを露出させる除去工程を含むこ
とを特徴としている。この発明によれば、レジストを覆
うように導電材を形成し、レジストが露出するまで導電
材の上部を除去しているため、形成された導電材が平坦
性を有していなくとも、導電材の上部を除去すること
で、導電材の平坦性を確保することができる。また、本
発明の半導体装置の製造方法は、前記除去工程が、化学
機械的研磨により前記導電材の上部を除去する工程であ
ることを特徴としている。この発明によれば、導電材の
上部の除去を化学機械的研磨により行っているため、導
電材の平坦性を確保する上で極めて好適である。また、
本発明の半導体装置の製造方法は、前記第４工程の後に
設けられ、少なくとも前記導電材上に形成されたレジス
トを除去する第５工程を含むことを特徴としている。ま
た、本発明の半導体装置の製造方法は、前記第１工程
が、前記レジストをドライフィルム又は印刷により形成
することを特徴としている。この発明によれば、第１工
程においてレジストをドライフィルム又は印刷により形
成しているため、後述のような前記導電材を形成する位
置の下方に開口部を有する基板の場合、基板表面全体に
レジストを塗布した後でパターニングしてレジストを形
成する際に、レジストのパターニングにおけるレジスト
の残渣が基板に穿孔した開口孔に残り、第３の工程で形
成する導電材の形成を阻害することがない。この結果と
して製造歩留まりの向上を期待することができる。ま
た、本発明の半導体装置の製造方法は、前記第１工程で
形成されるレジストと前記第２工程で形成されるレジス
トとは異なるレジストであることを特徴としている。ま
た、本発明の半導体装置の製造方法は、前記第１工程で
形成されるレジストが、絶縁性を有する感光性樹脂であ
ることを特徴としている。この発明によれば、第１工程
で形成されるレジストとして絶縁性を有する感光性樹脂
を用いているため、第１工程で形成される感光性樹脂を
除去せずに絶縁部材として用いるといった使い方が可能
である。これにより、別工程で絶縁層を形成する工程を
省略することが可能となり、工程数を低減させることが
できる。また、本発明の半導体装置の製造方法は、前記
基板が、電極と当該電極上の少なくとも一部を開口する
開口部が形成された絶縁層とが前記導電性部材を形成す
べき位置の下方に形成された基板であることを特徴とし
ている。また、本発明の半導体装置の製造方法は、前記
第２工程が、前記開口部内に前記導電材が充填されるよ
うに前記導電材を形成する工程であることを特徴として
いる。また、本発明の半導体装置の製造方法は、前記導
電性部材が、前記電極と電気的に接続された再配線であ
ることを特徴としている。あるいは、本発明の半導体装
置の製造方法は、前記基板が、開口部が形成された電極
と当該電極に形成された開口部に連通する孔とが前記導
電性部材を形成すべき位置の下方に形成された基板であ
ることを特徴としている。また、本発明の半導体装置の
製造方法は、前記第２工程が、前記電極に形成された開
口部内及び前記孔内に前記導電材が充填されるように前
記導電材を形成する工程であることを特徴としている。
また、本発明の半導体装置の製造方法は、前記導電性部
材が、前記電極と電気的に接続された外部接続用の接続
端子であることを特徴としている。また、本発明の半導
体装置の製造方法は、上記の何れかに記載の半導体装置
の製造方法を用いて製造された半導体装置を少なくとも
１つ含む半導体装置を積層し、上下の半導体装置に形成
されている前記接続端子を電気的に接続する工程を含む
ことを特徴としている。本発明の半導体装置は、上記の
何れかに記載の半導体装置の製造方法を用いて製造され
たことを特徴としている。本発明の回路基板は、上記の
半導体装置を実装することを特徴としている。本発明の
電子機器は、上記の半導体装置を有することを特徴とし
ている。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態による半導体装置の製造方法及び半導体装置並び
に回路基板及び電子機器について詳細に説明する。ま
ず、本発明の特徴的な工程を説明する前に、本発明の製
造方法で用いられる半導体基板の構造及びその製造工程
の一例について説明する。
施形態による半導体装置の製造方法及び半導体装置並び
に回路基板及び電子機器について詳細に説明する。ま
ず、本発明の特徴的な工程を説明する前に、本発明の製
造方法で用いられる半導体基板の構造及びその製造工程
の一例について説明する。
【００１２】図１〜図５は、本発明の実施形態で用いら
れる半導体基板の製造工程の一例を示す工程図である。
尚、本実施形態においては、シリコンウェハ等の半導体
基板に対して各種処理を行う場合を例に挙げて説明する
が、多数の半導体チップが形成されている状態の半導体
基板そのものに対して処理を行うのではなく、個々の半
導体チップに対して以下に示す処理を行っても良い。
尚、半導体チップの場合には、一般的には直方体（立方
体を含む）であるが、その形状は限定されず、球状であ
ってもよい。
れる半導体基板の製造工程の一例を示す工程図である。
尚、本実施形態においては、シリコンウェハ等の半導体
基板に対して各種処理を行う場合を例に挙げて説明する
が、多数の半導体チップが形成されている状態の半導体
基板そのものに対して処理を行うのではなく、個々の半
導体チップに対して以下に示す処理を行っても良い。
尚、半導体チップの場合には、一般的には直方体（立方
体を含む）であるが、その形状は限定されず、球状であ
ってもよい。
【００１３】まず、処理対処の半導体基板の構成につい
て説明する。図１（ａ）は、処理対処の半導体基板の構
成を示す断面図である。図１（ａ）において、図示しな
いトランジスタ、メモリ素子、その他の電子素子からな
る集積回路が形成されたＳｉ等の基板１０の表面には、
絶縁膜１２が形成されている。この絶縁膜１２は、例え
ば基板１０の基本的な材料であるＳｉ（シリコン）の酸
化膜（ＳｉＯ2）で形成されている。
て説明する。図１（ａ）は、処理対処の半導体基板の構
成を示す断面図である。図１（ａ）において、図示しな
いトランジスタ、メモリ素子、その他の電子素子からな
る集積回路が形成されたＳｉ等の基板１０の表面には、
絶縁膜１２が形成されている。この絶縁膜１２は、例え
ば基板１０の基本的な材料であるＳｉ（シリコン）の酸
化膜（ＳｉＯ2）で形成されている。
【００１４】絶縁膜１２上には、硼燐珪酸ガラス（以
下、ＢＰＳＧという）からなる層間絶縁膜１４が形成さ
れている。層間絶縁膜１４上には、図示しない箇所で基
板１０に形成された集積回路と電気的に接続された本発
明にいう電極としての電極パッド１６が形成されてい
る。この電極パッド１６は、Ｔｉ（チタン）からなる第
１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６
ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６
ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを
順に積層して形成されている。
下、ＢＰＳＧという）からなる層間絶縁膜１４が形成さ
れている。層間絶縁膜１４上には、図示しない箇所で基
板１０に形成された集積回路と電気的に接続された本発
明にいう電極としての電極パッド１６が形成されてい
る。この電極パッド１６は、Ｔｉ（チタン）からなる第
１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６
ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６
ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを
順に積層して形成されている。
【００１５】電極パッド１６は、例えばスパッタリング
により第１層１６ａ〜第４層１６ｄからなる積層構造を
層間絶縁膜１４上の全面に形成し、レジスト等を用いて
所定の形状（例えば、矩形形状）にパターニングするこ
とにより形成される。尚、本実施形態では、電極パッド
１６が上記の積層構造により形成されている場合を例に
挙げて説明する。しかしながら、電極パッド１６はこの
構造に制限される訳ではなく、集積回路の電極として一
般に用いられるＡｌのみで形成されていても良いが、電
気抵抗の低い銅を用いて形成することが好ましい。ま
た、電極パッド１６は、上記の構成に限られず、必要と
される電気的特性、物理的特性、及び化学的特性に応じ
て適宜変更しても良い。
により第１層１６ａ〜第４層１６ｄからなる積層構造を
層間絶縁膜１４上の全面に形成し、レジスト等を用いて
所定の形状（例えば、矩形形状）にパターニングするこ
とにより形成される。尚、本実施形態では、電極パッド
１６が上記の積層構造により形成されている場合を例に
挙げて説明する。しかしながら、電極パッド１６はこの
構造に制限される訳ではなく、集積回路の電極として一
般に用いられるＡｌのみで形成されていても良いが、電
気抵抗の低い銅を用いて形成することが好ましい。ま
た、電極パッド１６は、上記の構成に限られず、必要と
される電気的特性、物理的特性、及び化学的特性に応じ
て適宜変更しても良い。
【００１６】また、電極パッド１６は、基板１０に複数
形成された半導体チップの面の少なくとも１辺（多くの
場合、２辺又は４辺）に沿って並んで形成される。ま
た、この電極パッド１６は、各半導体チップの面の辺に
沿って形成される場合と、中央部に並んで形成される場
合がある。尚、電極パッド１６の下方には電子回路が形
成されていない点に注意されたい。上記層間絶縁膜１４
上には電極パッド１６を覆うように、パッシベーション
膜１８が形成されている。このパッシベーション膜１８
は、ＳｉＯ2（酸化珪素）、ＳｉＮ（窒化珪素）、ポリ
イミド樹脂等により形成することができる。尚、パッシ
ベーション膜１８の厚みは、例えば１μｍ程度である。
形成された半導体チップの面の少なくとも１辺（多くの
場合、２辺又は４辺）に沿って並んで形成される。ま
た、この電極パッド１６は、各半導体チップの面の辺に
沿って形成される場合と、中央部に並んで形成される場
合がある。尚、電極パッド１６の下方には電子回路が形
成されていない点に注意されたい。上記層間絶縁膜１４
上には電極パッド１６を覆うように、パッシベーション
膜１８が形成されている。このパッシベーション膜１８
は、ＳｉＯ2（酸化珪素）、ＳｉＮ（窒化珪素）、ポリ
イミド樹脂等により形成することができる。尚、パッシ
ベーション膜１８の厚みは、例えば１μｍ程度である。
【００１７】次に、以上の構成の半導体基板に対して行
う各工程を順次説明する。まず、スピンコート法、ディ
ッピング法、スプレーコート法等の方法によりレジスト
（図示省略）をパッシベーション膜１８上の全面に塗布
する。尚、このレジストは、電極パッド１６上を覆って
いるパッシベーション膜１８を開口するために用いるも
のであり、フォトレジスト、電子線レジスト、Ｘ線レジ
ストの何れであってもよく、ポジ型又はネガ型の何れで
あってもよい。
う各工程を順次説明する。まず、スピンコート法、ディ
ッピング法、スプレーコート法等の方法によりレジスト
（図示省略）をパッシベーション膜１８上の全面に塗布
する。尚、このレジストは、電極パッド１６上を覆って
いるパッシベーション膜１８を開口するために用いるも
のであり、フォトレジスト、電子線レジスト、Ｘ線レジ
ストの何れであってもよく、ポジ型又はネガ型の何れで
あってもよい。
【００１８】パッシベーション膜１８上にレジストを塗
布すると、プリベークを行った後で、所定のパターンが
形成されたマスクを用いて露光処理及び現像処理を行
い、レジストを所定形状にパターニングする。尚、レジ
ストの形状は、電極パッド１６の開口形状及び基板１０
に形成する孔（詳細は後述する）の断面形状に応じて設
定される。
布すると、プリベークを行った後で、所定のパターンが
形成されたマスクを用いて露光処理及び現像処理を行
い、レジストを所定形状にパターニングする。尚、レジ
ストの形状は、電極パッド１６の開口形状及び基板１０
に形成する孔（詳細は後述する）の断面形状に応じて設
定される。
【００１９】レジストのパターニングが終了すると、ポ
ストベークを行った後で、図１（ｂ）に示すように、電
極パッド１６を覆うパッシベーション膜１８の一部をエ
ッチングして開口部Ｈ１を形成する。尚、本実施形態で
は、パッシベーション膜１８とともに電極パッド１６の
一部をなす第４層１６ｄもエッチングしている。開口部
Ｈ１は、例えば１００μｍ程度の径に形成される。図１
（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ
１を形成した状態を示す断面図である。
ストベークを行った後で、図１（ｂ）に示すように、電
極パッド１６を覆うパッシベーション膜１８の一部をエ
ッチングして開口部Ｈ１を形成する。尚、本実施形態で
は、パッシベーション膜１８とともに電極パッド１６の
一部をなす第４層１６ｄもエッチングしている。開口部
Ｈ１は、例えば１００μｍ程度の径に形成される。図１
（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ
１を形成した状態を示す断面図である。
【００２０】尚、エッチングにはドライエッチングを適
用することが好ましい。ドライエッチングは、反応性イ
オンエッチング（ＲＩＥ：Reactive Ion Etching）であ
ってもよい。また、エッチングとしてウェットエッチン
グを適用してもよい。パッシベーション膜１８に開口部
Ｈ１を形成した後で、パッシベーション膜１８上のレジ
ストを剥離液により剥離する。
用することが好ましい。ドライエッチングは、反応性イ
オンエッチング（ＲＩＥ：Reactive Ion Etching）であ
ってもよい。また、エッチングとしてウェットエッチン
グを適用してもよい。パッシベーション膜１８に開口部
Ｈ１を形成した後で、パッシベーション膜１８上のレジ
ストを剥離液により剥離する。
【００２１】以上の工程が終了すると、開口部Ｈ１が形
成されたパッシベーション膜１８上の全面にレジスト
（図示省略）を塗布して、開口部Ｈ１に露出している電
極パッド１６上を開口した形状にレジストをパターニン
グしてポストベークを行った後、ドライエッチングによ
り電極パッド１６を開口する。図２（ａ）は、電極パッ
ド１６を開口して本発明にいう開口部としての開口部Ｈ
２を形成した状態を示す断面図である。
成されたパッシベーション膜１８上の全面にレジスト
（図示省略）を塗布して、開口部Ｈ１に露出している電
極パッド１６上を開口した形状にレジストをパターニン
グしてポストベークを行った後、ドライエッチングによ
り電極パッド１６を開口する。図２（ａ）は、電極パッ
ド１６を開口して本発明にいう開口部としての開口部Ｈ
２を形成した状態を示す断面図である。
【００２２】図２（ａ）に示すように、本実施形態で
は、電極パッド１６に形成される開口部Ｈ２の径は、パ
ッシベーション膜１８に形成された開口部Ｈ１の径より
も小さい径（例えば６０μｍ程度）に設定されている。
尚、電極パッド１６を開口するときに用いるドライエッ
チングとしてはＲＩＥを用いることができる。電極パッ
ド１６に開口部Ｈ２を形成すると、剥離液によりレジス
トを剥離して、次工程に進む。
は、電極パッド１６に形成される開口部Ｈ２の径は、パ
ッシベーション膜１８に形成された開口部Ｈ１の径より
も小さい径（例えば６０μｍ程度）に設定されている。
尚、電極パッド１６を開口するときに用いるドライエッ
チングとしてはＲＩＥを用いることができる。電極パッ
ド１６に開口部Ｈ２を形成すると、剥離液によりレジス
トを剥離して、次工程に進む。
【００２３】以上の工程が終了すると、開口部Ｈ２に露
出している層間絶縁膜１４、電極パッド１６、及び電極
パッド１６の上方のパッシベーション膜１８上に絶縁膜
２０を形成する。図２（ｂ）は、層間絶縁膜１４、電極
パッド１６、及び電極パッド１６の上方のパッシベーシ
ョン膜１８上に絶縁膜２０を形成した状態を示す断面図
である。
出している層間絶縁膜１４、電極パッド１６、及び電極
パッド１６の上方のパッシベーション膜１８上に絶縁膜
２０を形成する。図２（ｂ）は、層間絶縁膜１４、電極
パッド１６、及び電極パッド１６の上方のパッシベーシ
ョン膜１８上に絶縁膜２０を形成した状態を示す断面図
である。
【００２４】この絶縁膜２０は、後述する基板１０を穿
孔する際のドライエッチングのためのマスクの役割りを
しており、本例ではＳｉＯ2を用いたが、Ｓｉとの選択
比が取れればフォトレジストを用いても良い。更に、そ
の膜厚は、穿孔する深さにより任意に設定すれば良い。
尚、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma
Enhanced Chemical Vapor Deposition）を用いて形成
した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓ
ｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ
−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥ
ＯＳ、即ちＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成し
た酸化シリコンを用いることができる。尚、絶縁膜２０
の厚みは、例えば２μｍ程度である。
孔する際のドライエッチングのためのマスクの役割りを
しており、本例ではＳｉＯ2を用いたが、Ｓｉとの選択
比が取れればフォトレジストを用いても良い。更に、そ
の膜厚は、穿孔する深さにより任意に設定すれば良い。
尚、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma
Enhanced Chemical Vapor Deposition）を用いて形成
した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓ
ｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ
−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥ
ＯＳ、即ちＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成し
た酸化シリコンを用いることができる。尚、絶縁膜２０
の厚みは、例えば２μｍ程度である。
【００２５】続いて、図２（ｂ）に示した半導体基板の
表面の全面にレジスト（図示省略）を塗布し、層間絶縁
膜１４上に形成された絶縁膜２０の上方を開口した形状
にレジストをパターニングしてポストベークを行った
後、ドライエッチングにより絶縁膜２０、層間絶縁膜１
４、及び絶縁膜１２の一部をエッチングして、図３
（ａ）に示すように、基板１０を露出させる。図３
（ａ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１
２の一部をエッチングして、基板１０の一部を露出させ
た状態を示す断面図である。
表面の全面にレジスト（図示省略）を塗布し、層間絶縁
膜１４上に形成された絶縁膜２０の上方を開口した形状
にレジストをパターニングしてポストベークを行った
後、ドライエッチングにより絶縁膜２０、層間絶縁膜１
４、及び絶縁膜１２の一部をエッチングして、図３
（ａ）に示すように、基板１０を露出させる。図３
（ａ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１
２の一部をエッチングして、基板１０の一部を露出させ
た状態を示す断面図である。
【００２６】以上の工程が終了すると、図３（ｂ）に示
すように基板１０を穿孔する。尚、ここでは、ドライエ
ッチングとしてＲＩＥやＩＣＰ（Inductively Coupled
Plasma）を用いることができる。この際、先の後工程で
形成した絶縁膜２０がマスクとなるが、絶縁膜２０の代
わりにレジストを用いても良い。
すように基板１０を穿孔する。尚、ここでは、ドライエ
ッチングとしてＲＩＥやＩＣＰ（Inductively Coupled
Plasma）を用いることができる。この際、先の後工程で
形成した絶縁膜２０がマスクとなるが、絶縁膜２０の代
わりにレジストを用いても良い。
【００２７】図３（ｂ）は、基板１０を穿孔して、本発
明にいう電極に形成された開口部に連通する孔としての
孔部Ｈ３を形成した状態を示す断面図である。図３
（ｂ）に示すように、基板１０に形成される孔部Ｈ３の
径は、電極パッド１６に形成される開口部１６の径より
も小さい径（例えば５０μｍ程度）に形成される。尚、
孔部Ｈ３の深さは、最終的に形成する半導体チップの厚
みに応じて適宜設定される。
明にいう電極に形成された開口部に連通する孔としての
孔部Ｈ３を形成した状態を示す断面図である。図３
（ｂ）に示すように、基板１０に形成される孔部Ｈ３の
径は、電極パッド１６に形成される開口部１６の径より
も小さい径（例えば５０μｍ程度）に形成される。尚、
孔部Ｈ３の深さは、最終的に形成する半導体チップの厚
みに応じて適宜設定される。
【００２８】孔部Ｈ３の形成が終了すると、絶縁膜２０
上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶
縁膜２２を形成する。図４（ａ）は、絶縁膜２０上（電
極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２
２を形成した状態を示す断面図である。この絶縁膜２２
は、電流リークの発生、酸素及び水分等による浸食等を
防止するために設けられる。絶縁膜２２は、ＰＥ−ＣＶ
Ｅ又はオゾンプラズマを用いたオゾンＣＶＤ等の化学気
層成長法を用いて形成される。
上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶
縁膜２２を形成する。図４（ａ）は、絶縁膜２０上（電
極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２
２を形成した状態を示す断面図である。この絶縁膜２２
は、電流リークの発生、酸素及び水分等による浸食等を
防止するために設けられる。絶縁膜２２は、ＰＥ−ＣＶ
Ｅ又はオゾンプラズマを用いたオゾンＣＶＤ等の化学気
層成長法を用いて形成される。
【００２９】続いて、上記の工程で形成した絶縁層２２
に対して異方性エッチングを施す工程が行われる。この
工程は、電極パッド１６の上方に形成されている絶縁膜
２０及び絶縁膜２２を除去して電極パッド１６の一部を
露出させるために設けられる。尚、ここで、絶縁層２２
に対して施す異方性エッチングは、ＲＩＥ等のドライエ
ッチングを用いることが好適である。
に対して異方性エッチングを施す工程が行われる。この
工程は、電極パッド１６の上方に形成されている絶縁膜
２０及び絶縁膜２２を除去して電極パッド１６の一部を
露出させるために設けられる。尚、ここで、絶縁層２２
に対して施す異方性エッチングは、ＲＩＥ等のドライエ
ッチングを用いることが好適である。
【００３０】図４（ｂ）は、絶縁層２２に対して異方性
エッチングを施す工程を示す図である。図４（ｂ）に示
すように、ＲＩＥ等によるドライエッチングはレジスト
が塗布されていない半導体基板の全面に対して行われ
る。尚、図４（ｂ）において、符号Ｇは、ドライエッチ
ングにより半導体基板に入射する反応性ガスを示してい
る。
エッチングを施す工程を示す図である。図４（ｂ）に示
すように、ＲＩＥ等によるドライエッチングはレジスト
が塗布されていない半導体基板の全面に対して行われ
る。尚、図４（ｂ）において、符号Ｇは、ドライエッチ
ングにより半導体基板に入射する反応性ガスを示してい
る。
【００３１】この反応性ガスＧは基板１０の表面（又
は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜
１８等の接合面）に対してほぼ垂直に入射するため、反
応性ガスＧの入射方向におけるエッチングが促進され
る。よって、基板１０の表面（又は、絶縁膜１２、層間
絶縁膜１４、パッシベーション膜１８等の接合面）に対
してほぼ平行な面に形成された絶縁層２０及び絶縁層２
２が多くエッチングされることになる。その結果、図４
（ｂ）中において、符号Ｐ１〜Ｐ４を付した箇所の絶縁
層２０及び絶縁層２２が除去される。このようにして、
符号Ｐ３を付した部分において電極パッド１６が露出す
る。尚、この際、全体をエッチングする代わりに、電気
的な接続を必要とする部分のみ開口するように、すなわ
ち図４（ｂ）のＰ３部のみ開口するように、レジストを
用いてパターニング、エッチングを行ってももちろん良
い。
は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜
１８等の接合面）に対してほぼ垂直に入射するため、反
応性ガスＧの入射方向におけるエッチングが促進され
る。よって、基板１０の表面（又は、絶縁膜１２、層間
絶縁膜１４、パッシベーション膜１８等の接合面）に対
してほぼ平行な面に形成された絶縁層２０及び絶縁層２
２が多くエッチングされることになる。その結果、図４
（ｂ）中において、符号Ｐ１〜Ｐ４を付した箇所の絶縁
層２０及び絶縁層２２が除去される。このようにして、
符号Ｐ３を付した部分において電極パッド１６が露出す
る。尚、この際、全体をエッチングする代わりに、電気
的な接続を必要とする部分のみ開口するように、すなわ
ち図４（ｂ）のＰ３部のみ開口するように、レジストを
用いてパターニング、エッチングを行ってももちろん良
い。
【００３２】以上の工程が終了すると、孔部Ｈ３の底
面、絶縁膜２２の内壁及び上部、並びにパッシベーショ
ン膜１８の上に下地膜２４を形成する工程が行われる。
下地膜２４は、バリア層及びシード層からなり、まずバ
リア層を形成した後で、バリア層上にシード層を形成す
ることで成膜される。ここで、バリア層は、例えばＴｉ
ＷあるいはＴｉＮから形成され、シード層はＣｕから形
成される。これらは、例えばＩＭＰ（イオンメタルプラ
ズマ）法、又は、真空蒸着、スパッタリング、イオンプ
レーティング等のＰＶＤ（Phisical Vapor Depositio
n）法、又はＣＶＤ法を用いて形成される。
面、絶縁膜２２の内壁及び上部、並びにパッシベーショ
ン膜１８の上に下地膜２４を形成する工程が行われる。
下地膜２４は、バリア層及びシード層からなり、まずバ
リア層を形成した後で、バリア層上にシード層を形成す
ることで成膜される。ここで、バリア層は、例えばＴｉ
ＷあるいはＴｉＮから形成され、シード層はＣｕから形
成される。これらは、例えばＩＭＰ（イオンメタルプラ
ズマ）法、又は、真空蒸着、スパッタリング、イオンプ
レーティング等のＰＶＤ（Phisical Vapor Depositio
n）法、又はＣＶＤ法を用いて形成される。
【００３３】図５は、下地膜２４を形成した状態を示す
断面図である。図５に示すように、下地膜２４は、電極
パッド１６に形成された開口部Ｈ２から基板１０に形成
された孔部Ｈ３の内壁に亘って連続的に形成される。ま
た、電極パッド１６の上方に形成された絶縁膜２２の側
壁及びパッシベーション膜１８上にも下地膜２４が形成
される。尚、下地膜２４を構成するバリア層の膜厚は、
例えば１００ｎｍ程度であり、シード層の膜厚は、例え
ば数百ｎｍ程度である。
断面図である。図５に示すように、下地膜２４は、電極
パッド１６に形成された開口部Ｈ２から基板１０に形成
された孔部Ｈ３の内壁に亘って連続的に形成される。ま
た、電極パッド１６の上方に形成された絶縁膜２２の側
壁及びパッシベーション膜１８上にも下地膜２４が形成
される。尚、下地膜２４を構成するバリア層の膜厚は、
例えば１００ｎｍ程度であり、シード層の膜厚は、例え
ば数百ｎｍ程度である。
【００３４】以上の工程が終了した半導体基板に対し
て、本発明の実施形態による半導体装置の製造方法の各
工程が行われる。尚、図５に示した半導体基板は本発明
にいう基板の一種に相当するものである。以下、この半
導体基板を基板３０という。尚、この基板３０は、複数
を積層して三次元実装構造とした半導体装置として用い
られる基板であり、この基板３０に対して本発明にいう
導電性部材としての外部接続用の接続端子が形成され
る。
て、本発明の実施形態による半導体装置の製造方法の各
工程が行われる。尚、図５に示した半導体基板は本発明
にいう基板の一種に相当するものである。以下、この半
導体基板を基板３０という。尚、この基板３０は、複数
を積層して三次元実装構造とした半導体装置として用い
られる基板であり、この基板３０に対して本発明にいう
導電性部材としての外部接続用の接続端子が形成され
る。
【００３５】〔第１実施形態〕図６〜図９は、本発明の
第１実施形態による半導体装置の製造方法における一連
の製造工程の内の、本発明に関連した工程を示す工程図
である。以下、これらの図を順に参照して本実施形態に
ついて説明する。先ず、形成すべき外部接続用の接続端
子の外形形状に沿って基板３０上にレジスト３２を形成
する工程が行われる（この工程は、本発明にいう第１工
程に相当する工程である）。ここで、例えば形成すべき
接続端子の外形形状が矩形であれば、レジスト３２も矩
形形状に形成される。
第１実施形態による半導体装置の製造方法における一連
の製造工程の内の、本発明に関連した工程を示す工程図
である。以下、これらの図を順に参照して本実施形態に
ついて説明する。先ず、形成すべき外部接続用の接続端
子の外形形状に沿って基板３０上にレジスト３２を形成
する工程が行われる（この工程は、本発明にいう第１工
程に相当する工程である）。ここで、例えば形成すべき
接続端子の外形形状が矩形であれば、レジスト３２も矩
形形状に形成される。
【００３６】レジスト３２の高さは形成すべき接続端子
の高さと同程度に設定され、その幅は、レジスト３２の
倒れが生じない程度の幅に設定される。レジスト３２
は、例えば半導体装置で一般的に設けられるＡｌ電極を
エッチングする際に用いられるレジスト又は絶縁性を有
する樹脂レジストを用いることができるが、後述の工程
で用いるメッキ液、エッチング液に対して耐性を持つこ
とが前提である。尚、本実施形態では、形成すべき接続
端子の外形形状の全てに沿って、即ち接続端子を取り囲
むようにレジスト３２を形成する場合を例に挙げて説明
する。
の高さと同程度に設定され、その幅は、レジスト３２の
倒れが生じない程度の幅に設定される。レジスト３２
は、例えば半導体装置で一般的に設けられるＡｌ電極を
エッチングする際に用いられるレジスト又は絶縁性を有
する樹脂レジストを用いることができるが、後述の工程
で用いるメッキ液、エッチング液に対して耐性を持つこ
とが前提である。尚、本実施形態では、形成すべき接続
端子の外形形状の全てに沿って、即ち接続端子を取り囲
むようにレジスト３２を形成する場合を例に挙げて説明
する。
【００３７】しかしながら、必ずしも接続端子を取り囲
むようにレジスト３２を形成しなければならないという
訳ではない。例えば、図６の紙面内の方向にのみ接続端
子が隣接して形成される場合には、紙面に対して垂直な
方向にはレジスト３２を形成しなくとも良い。このよう
に、レジスト３２は接続端子の外形形状の少なくとも一
部に沿って形成される。
むようにレジスト３２を形成しなければならないという
訳ではない。例えば、図６の紙面内の方向にのみ接続端
子が隣接して形成される場合には、紙面に対して垂直な
方向にはレジスト３２を形成しなくとも良い。このよう
に、レジスト３２は接続端子の外形形状の少なくとも一
部に沿って形成される。
【００３８】レジスト３２の形成にあたっては、まず、
スピンコート法、ディッピング法、スプレーコート法等
の方法により基板３０上の全面に、形成すべき接続端子
の高さと同程度の膜厚にレジストを塗布する。あるいは
ドライフィルム、印刷法で形成しても良い。次に、プリ
ベークを行った後で、所定のパターンが形成されたマス
クを用いて露光処理及び現像処理を行い、レジストを所
定形状にパターニングする。このような工程を経てレジ
スト３２が形成される。しかしながら、この方法でレジ
スト３２を形成すると、基板３０上の全面に塗布したレ
ジストの一部が孔部Ｈ３内に入ってしまい、現像処理を
行っても孔部Ｈ３内に残存して残渣になる虞がある。こ
のため、例えばドライフィルムを用いることで、また、
インクジェット装置やスクリーン印刷等の印刷法を用い
て、レジスト３２を形成すべき位置にのみレジストの液
滴を吐出して印刷することによりレジスト３２を形成す
る方法、すなわち孔部Ｈ３内部にレジストが入ることな
くレジスト３２を形成する方法が最適である。
スピンコート法、ディッピング法、スプレーコート法等
の方法により基板３０上の全面に、形成すべき接続端子
の高さと同程度の膜厚にレジストを塗布する。あるいは
ドライフィルム、印刷法で形成しても良い。次に、プリ
ベークを行った後で、所定のパターンが形成されたマス
クを用いて露光処理及び現像処理を行い、レジストを所
定形状にパターニングする。このような工程を経てレジ
スト３２が形成される。しかしながら、この方法でレジ
スト３２を形成すると、基板３０上の全面に塗布したレ
ジストの一部が孔部Ｈ３内に入ってしまい、現像処理を
行っても孔部Ｈ３内に残存して残渣になる虞がある。こ
のため、例えばドライフィルムを用いることで、また、
インクジェット装置やスクリーン印刷等の印刷法を用い
て、レジスト３２を形成すべき位置にのみレジストの液
滴を吐出して印刷することによりレジスト３２を形成す
る方法、すなわち孔部Ｈ３内部にレジストが入ることな
くレジスト３２を形成する方法が最適である。
【００３９】レジスト３２を基板３０上に形成すると、
次に電気化学プレーティング （ＥＣＰ）法を用いて、
図６（ｂ）に示すように、孔部Ｈ３の内部及び電極パッ
ド１６の上部にメッキ処理を施して、孔部Ｈ３内部を導
電材３４で埋め込む（充填する）とともに、基板３０上
にレジスト３２と同程度の高さを有する導電材３４を形
成する工程が行われる（この工程は、本発明にいう第２
工程に相当する工程である）。
次に電気化学プレーティング （ＥＣＰ）法を用いて、
図６（ｂ）に示すように、孔部Ｈ３の内部及び電極パッ
ド１６の上部にメッキ処理を施して、孔部Ｈ３内部を導
電材３４で埋め込む（充填する）とともに、基板３０上
にレジスト３２と同程度の高さを有する導電材３４を形
成する工程が行われる（この工程は、本発明にいう第２
工程に相当する工程である）。
【００４０】図６（ｂ）は導電材３４を形成した状態を
示す断面図である。図６（ｂ）に示すように、導電材３
４はレジスト３２が形成された部位以外の部位に形成さ
れることになる。また、孔部Ｈ３の内部を導電材３４で
埋め込むことにより、導電材３４と電極パッド１６とが
図中符号Ｐ１０を付した箇所において電気的に接続され
る。ここで、導電材は電気抵抗の小さな銅を用いること
が好ましい。
示す断面図である。図６（ｂ）に示すように、導電材３
４はレジスト３２が形成された部位以外の部位に形成さ
れることになる。また、孔部Ｈ３の内部を導電材３４で
埋め込むことにより、導電材３４と電極パッド１６とが
図中符号Ｐ１０を付した箇所において電気的に接続され
る。ここで、導電材は電気抵抗の小さな銅を用いること
が好ましい。
【００４１】図７は、基板３０上に導電材３４を形成し
た状態を示す上面図である。図７（ａ）に示すように、
形成すべき接続端子の外形形状が矩形形状である場合に
は、この接続端子各々を取り囲むように矩形形状のレジ
スト３２が形成される。また、レジスト３２が形成され
た部位以外の部位に導電材３４が形成されていることが
分かる。尚、図７（ａ）中に示した符号Ｗは、基板１０
に形成された孔部Ｈ３の側壁を示している。
た状態を示す上面図である。図７（ａ）に示すように、
形成すべき接続端子の外形形状が矩形形状である場合に
は、この接続端子各々を取り囲むように矩形形状のレジ
スト３２が形成される。また、レジスト３２が形成され
た部位以外の部位に導電材３４が形成されていることが
分かる。尚、図７（ａ）中に示した符号Ｗは、基板１０
に形成された孔部Ｈ３の側壁を示している。
【００４２】形成すべき接続端子の間隔（ピッチ）が離
間している場合には、図７（ａ）に示すように、レジス
ト３２は各々の接続端子を取り囲むように個別に設けら
れる。しかしながら、形成すべき接続端子の間隔（ピッ
チ）が狭い場合には、図７（ｂ）に示すように、隣接す
る辺の間に配置されるレジストを共通化した形状、即ち
図７（ａ）に示すように、形成すべき接続端子間に各々
の接続端子を取り囲む線状のレジストが２本存在するの
ではなく、両方の接続端子を取り囲むこととなる１本の
線状のレジストのみが存在する形状にレジスト３２を形
成することも可能である。かかる形状のレジスト３２を
形成することで、接続端子を極めて狭いピッチで形成す
ることが可能となる。この際、両方の接続端子を取り囲
むこととなる１本の線状のレジスト部のみ、他の部位の
レジストよりも太くしてあっても良い。こうすること
で、より確実に各電極間を分離することができる。
間している場合には、図７（ａ）に示すように、レジス
ト３２は各々の接続端子を取り囲むように個別に設けら
れる。しかしながら、形成すべき接続端子の間隔（ピッ
チ）が狭い場合には、図７（ｂ）に示すように、隣接す
る辺の間に配置されるレジストを共通化した形状、即ち
図７（ａ）に示すように、形成すべき接続端子間に各々
の接続端子を取り囲む線状のレジストが２本存在するの
ではなく、両方の接続端子を取り囲むこととなる１本の
線状のレジストのみが存在する形状にレジスト３２を形
成することも可能である。かかる形状のレジスト３２を
形成することで、接続端子を極めて狭いピッチで形成す
ることが可能となる。この際、両方の接続端子を取り囲
むこととなる１本の線状のレジスト部のみ、他の部位の
レジストよりも太くしてあっても良い。こうすること
で、より確実に各電極間を分離することができる。
【００４３】基板３０上に導電材３４を形成する工程が
終了すると、次に剥離液を用いてレジスト３２を剥離
（除去）する（この工程は、本発明にいう第３工程の一
部に相当する工程である）。図８（ａ）はレジスト３２
を除去した状態を示す断面図である。レジスト３２が除
去されると、後に接続端子となる導電材３６と、後の工
程で除去される導電材３８とが開口部Ｈ４より分離され
る。
終了すると、次に剥離液を用いてレジスト３２を剥離
（除去）する（この工程は、本発明にいう第３工程の一
部に相当する工程である）。図８（ａ）はレジスト３２
を除去した状態を示す断面図である。レジスト３２が除
去されると、後に接続端子となる導電材３６と、後の工
程で除去される導電材３８とが開口部Ｈ４より分離され
る。
【００４４】続いて、スピンコート法、ディッピング
法、スプレーコート法等の方法によりレジストを導電材
３６，３８上の全面に塗布し、プリベークを行った後
で、所定のパターンが形成されたマスクを用いて露光処
理及び現像処理を行い、導電材３６上及び開口部Ｈ４の
内部にレジスト４０を形成する（この工程は、本発明に
いう第３工程の一部に相当する工程である）。
法、スプレーコート法等の方法によりレジストを導電材
３６，３８上の全面に塗布し、プリベークを行った後
で、所定のパターンが形成されたマスクを用いて露光処
理及び現像処理を行い、導電材３６上及び開口部Ｈ４の
内部にレジスト４０を形成する（この工程は、本発明に
いう第３工程の一部に相当する工程である）。
【００４５】図８（ｂ）は、導電材３６上及び開口部Ｈ
４の内部にレジスト４０を形成した状態を示す断面図で
ある。図８（ｂ）に示すように、レジスト４０が導電材
３６上を覆い、且つ、開口部Ｈ４の内部に形成されてい
るため、導電材３６の露出部分がなくなり、導電材３８
のみが露出した状態になる。このとき、レジスト４０
は、導電材３６の側壁も覆っているため、導電材３６が
次工程でサイドエッチングされることはない。
４の内部にレジスト４０を形成した状態を示す断面図で
ある。図８（ｂ）に示すように、レジスト４０が導電材
３６上を覆い、且つ、開口部Ｈ４の内部に形成されてい
るため、導電材３６の露出部分がなくなり、導電材３８
のみが露出した状態になる。このとき、レジスト４０
は、導電材３６の側壁も覆っているため、導電材３６が
次工程でサイドエッチングされることはない。
【００４６】次に、レジスト４０をマスクとして導電材
３８のみをエッチングする工程が行われる（この工程
は、本発明にいう第４工程に相当する工程である）。図
９（ａ）は、導電材３８のみをエッチングした状態を示
す断面図である。図９（ａ）に示すように導電材３８が
エッチングされることにより、レジスト４０に覆われた
導電材３６のみが残ることになる。尚、ここで行うエッ
チングは、ウェットエッチングを適用することが好まし
い。また、エッチングにはドライエッチングを適用する
こともできる。ドライエッチングを行う場合には、例え
ば反応性イオンエッチングであってもよい。尚、この
際、基板３０上の最表面に形成され、露出している下地
膜２４を同時にエッチングしても良いし、レジスト剥離
後エッチングしても良い。
３８のみをエッチングする工程が行われる（この工程
は、本発明にいう第４工程に相当する工程である）。図
９（ａ）は、導電材３８のみをエッチングした状態を示
す断面図である。図９（ａ）に示すように導電材３８が
エッチングされることにより、レジスト４０に覆われた
導電材３６のみが残ることになる。尚、ここで行うエッ
チングは、ウェットエッチングを適用することが好まし
い。また、エッチングにはドライエッチングを適用する
こともできる。ドライエッチングを行う場合には、例え
ば反応性イオンエッチングであってもよい。尚、この
際、基板３０上の最表面に形成され、露出している下地
膜２４を同時にエッチングしても良いし、レジスト剥離
後エッチングしても良い。
【００４７】最後に、剥離液を用いて導電材３６を覆っ
ているレジスト４０を剥離する工程が行われる（この工
程は、本発明にいう第５工程に相当する工程である）。
以上の工程を経ると図９（ｂ）に示した接続端子４２が
形成される。図９（ｂ）は、接続端子４２が形成された
状態を示す断面図である。図９（ｂ）に示すように、本
実施形態で形成される接続端子は、サイドエッチングさ
れずに形成されているため、その側壁が基板３０の表面
に対してほぼ垂直となっている形状に形成することがで
きる。
ているレジスト４０を剥離する工程が行われる（この工
程は、本発明にいう第５工程に相当する工程である）。
以上の工程を経ると図９（ｂ）に示した接続端子４２が
形成される。図９（ｂ）は、接続端子４２が形成された
状態を示す断面図である。図９（ｂ）に示すように、本
実施形態で形成される接続端子は、サイドエッチングさ
れずに形成されているため、その側壁が基板３０の表面
に対してほぼ垂直となっている形状に形成することがで
きる。
【００４８】〔第１実施形態の変形例〕以上説明した第
１実施形態では、基板３０上にレジスト３２及び導電材
３４を形成することにより図６（ｂ）に示す状態にした
後で、図８（ａ）に示すように一度レジスト３２を除去
してから、導電材３６上及び開口部Ｈ４にレジスト４０
を形成していた。
１実施形態では、基板３０上にレジスト３２及び導電材
３４を形成することにより図６（ｂ）に示す状態にした
後で、図８（ａ）に示すように一度レジスト３２を除去
してから、導電材３６上及び開口部Ｈ４にレジスト４０
を形成していた。
【００４９】しかしながら、基板３０上にレジスト３２
及び導電材３４形成することにより図６（ｂ）に示す状
態にした後で、レジスト３２を除去せずに導電材３６及
びレジスト３２を覆う形状のレジストを形成することに
より、レジスト４０と同様のレジストを形成しても良い
（この工程は、本発明にいう第３工程に相当する工程で
ある）。以上の工程を経ることにより、工程数を短縮す
ることができ、その結果として製造効率の向上を図るこ
とができるとともに、歩留まりの低下を招く虞が低減さ
れる。
及び導電材３４形成することにより図６（ｂ）に示す状
態にした後で、レジスト３２を除去せずに導電材３６及
びレジスト３２を覆う形状のレジストを形成することに
より、レジスト４０と同様のレジストを形成しても良い
（この工程は、本発明にいう第３工程に相当する工程で
ある）。以上の工程を経ることにより、工程数を短縮す
ることができ、その結果として製造効率の向上を図るこ
とができるとともに、歩留まりの低下を招く虞が低減さ
れる。
【００５０】この工程を行う上で、レジスト３２と、導
電材３６及びレジスト３２を覆うレジストとは異なるレ
ジストであっても良い。例えば、絶縁性を有する感光性
樹脂でレジスト３２を形成し、ポストベークした後、導
電材３６及びレジスト３２を覆うレジストを通常用いら
れるレジストで形成すれば、導電材３８をエッチングに
より除去した後で、導電材３６及びレジスト３２を覆う
レジストのみを剥離して、レジスト３２を接続端子４２
の側壁に接した状態で残すことができる。レジスト３２
を残すことにより、例えば接続端子４２間の間隔（ピッ
チ）が狭ピッチ化されたときに、隣接する接続端子４２
間の電気的な短絡（ショート）を防止することができ、
信頼性の向上を図ることができる。
電材３６及びレジスト３２を覆うレジストとは異なるレ
ジストであっても良い。例えば、絶縁性を有する感光性
樹脂でレジスト３２を形成し、ポストベークした後、導
電材３６及びレジスト３２を覆うレジストを通常用いら
れるレジストで形成すれば、導電材３８をエッチングに
より除去した後で、導電材３６及びレジスト３２を覆う
レジストのみを剥離して、レジスト３２を接続端子４２
の側壁に接した状態で残すことができる。レジスト３２
を残すことにより、例えば接続端子４２間の間隔（ピッ
チ）が狭ピッチ化されたときに、隣接する接続端子４２
間の電気的な短絡（ショート）を防止することができ、
信頼性の向上を図ることができる。
【００５１】〔第２実施形態〕図１０及び図１１は、本
発明の第２実施形態による半導体装置の製造方法におけ
る一連の製造工程の内の、本発明に関連した工程を示す
工程図である。以下、これらの図を順に参照して本実施
形態について説明する。尚、図１０及び図１１において
は、第１実施形態で説明した部材と同一の部材又は第１
実施形態で説明した部材に相当する部材には同一の符号
を付してある。
発明の第２実施形態による半導体装置の製造方法におけ
る一連の製造工程の内の、本発明に関連した工程を示す
工程図である。以下、これらの図を順に参照して本実施
形態について説明する。尚、図１０及び図１１において
は、第１実施形態で説明した部材と同一の部材又は第１
実施形態で説明した部材に相当する部材には同一の符号
を付してある。
【００５２】先ず、第１実施形態と同様に形成すべき外
部接続用の接続端子の外形形状に沿って基板３０上にレ
ジスト３２を形成する工程が行われる（この工程は、本
発明にいう第１工程に相当する工程である）。ここで、
例えば形成すべき接続端子の外形形状が矩形であれば、
レジスト３２も矩形形状に形成される。図１０（ａ）
は、基板３０上にレジスト３２を形成した状態を示す断
面図である。
部接続用の接続端子の外形形状に沿って基板３０上にレ
ジスト３２を形成する工程が行われる（この工程は、本
発明にいう第１工程に相当する工程である）。ここで、
例えば形成すべき接続端子の外形形状が矩形であれば、
レジスト３２も矩形形状に形成される。図１０（ａ）
は、基板３０上にレジスト３２を形成した状態を示す断
面図である。
【００５３】レジスト３２の高さは、第１実施形態と同
様に、形成すべき接続端子の高さと同程度に設定され、
その幅は、レジスト３２の倒れが生じない程度の幅に設
定される。レジスト３２は、例えば半導体装置で一般的
に設けられるＡｌ電極をエッチングする際に用いられる
レジスト又は絶縁性を有する樹脂レジストを用いること
ができるが、後述の工程で用いるメッキ液、エッチング
液に対して耐性を持つことが前提である。尚、本実施形
態においても、形成すべき接続端子の外形形状の全てに
沿って、即ち接続端子を取り囲むようにレジスト３２を
形成する場合を例に挙げて説明する。
様に、形成すべき接続端子の高さと同程度に設定され、
その幅は、レジスト３２の倒れが生じない程度の幅に設
定される。レジスト３２は、例えば半導体装置で一般的
に設けられるＡｌ電極をエッチングする際に用いられる
レジスト又は絶縁性を有する樹脂レジストを用いること
ができるが、後述の工程で用いるメッキ液、エッチング
液に対して耐性を持つことが前提である。尚、本実施形
態においても、形成すべき接続端子の外形形状の全てに
沿って、即ち接続端子を取り囲むようにレジスト３２を
形成する場合を例に挙げて説明する。
【００５４】しかしながら、必ずしも接続端子を取り囲
むようにレジスト３２を形成しなければならないという
訳ではない。例えば、図１０の紙面内の方向にのみ接続
端子が隣接して形成される場合には、紙面に対して垂直
な方向にはレジスト３２を形成しなくとも良い。このよ
うに、レジスト３２は接続端子の外形形状の少なくとも
一部に沿って形成される。レジスト３２の形成は、第１
実施形態と同様に、基板３０上の全面にレジストを塗布
してパターニングを行う方法、又は、ドライフィルム、
又は、インクジェット装置やスクリーンマスクを用いた
印刷による方法を用いることができる。
むようにレジスト３２を形成しなければならないという
訳ではない。例えば、図１０の紙面内の方向にのみ接続
端子が隣接して形成される場合には、紙面に対して垂直
な方向にはレジスト３２を形成しなくとも良い。このよ
うに、レジスト３２は接続端子の外形形状の少なくとも
一部に沿って形成される。レジスト３２の形成は、第１
実施形態と同様に、基板３０上の全面にレジストを塗布
してパターニングを行う方法、又は、ドライフィルム、
又は、インクジェット装置やスクリーンマスクを用いた
印刷による方法を用いることができる。
【００５５】レジスト３２を基板３０上に形成すると、
次に電気化学プレーティング （ＥＣＰ）法を用いて、
図１０（ｂ）に示すように、孔部Ｈ３の内部及び電極パ
ッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を
導電材５０で埋め込む（充填する）とともに、基板３０
上にレジスト３２を覆うように導電材５０を形成する工
程が行われる（この工程は、本発明にいう第２工程に相
当する工程である）。
次に電気化学プレーティング （ＥＣＰ）法を用いて、
図１０（ｂ）に示すように、孔部Ｈ３の内部及び電極パ
ッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を
導電材５０で埋め込む（充填する）とともに、基板３０
上にレジスト３２を覆うように導電材５０を形成する工
程が行われる（この工程は、本発明にいう第２工程に相
当する工程である）。
【００５６】図１０（ｂ）は、導電材５０を形成した状
態を示す断面図である。図１０（ｂ）に示すように、導
電材５０は、その上面の高さがレジスト３２の高さより
も高くなるように形成されることになる。また、孔部Ｈ
３の内部を導電材３４で埋め込むことにより、導電材３
４と電極パッド１６とが図中符号Ｐ１０を付した箇所に
おいて電気的に接続される。ここで、導電材は電気抵抗
の小さな銅を用いることが好ましい。
態を示す断面図である。図１０（ｂ）に示すように、導
電材５０は、その上面の高さがレジスト３２の高さより
も高くなるように形成されることになる。また、孔部Ｈ
３の内部を導電材３４で埋め込むことにより、導電材３
４と電極パッド１６とが図中符号Ｐ１０を付した箇所に
おいて電気的に接続される。ここで、導電材は電気抵抗
の小さな銅を用いることが好ましい。
【００５７】尚、レジスト３２を覆うように導電材５０
を形成するのは、最終的に導電材３６の表面の平坦性を
確保するためである。
を形成するのは、最終的に導電材３６の表面の平坦性を
確保するためである。
【００５８】そこで、まず、導電材５０を形成する工程
において、導電材５０の表面の高さがレジスト３２の高
さよりも高くなるように導電材５０を形成し、導電材５
０の上部を除去する（この工程は、本発明にいう除去工
程に相当する工程である）ことにより導電材５０の平坦
性を確保している。ここで、導電材５０の上部を除去す
る方法としては、平坦性を確保するために化学機械的研
磨（ＣＭＰ：ChemicalMechanical Polishing）法を用い
ることが好ましい。尚、除去する膜厚が厚い場合、先に
ウェット方式のスピンエッチャー等で、ある程度の膜厚
を除去した後、ＣＭＰで平坦化しても良い。
において、導電材５０の表面の高さがレジスト３２の高
さよりも高くなるように導電材５０を形成し、導電材５
０の上部を除去する（この工程は、本発明にいう除去工
程に相当する工程である）ことにより導電材５０の平坦
性を確保している。ここで、導電材５０の上部を除去す
る方法としては、平坦性を確保するために化学機械的研
磨（ＣＭＰ：ChemicalMechanical Polishing）法を用い
ることが好ましい。尚、除去する膜厚が厚い場合、先に
ウェット方式のスピンエッチャー等で、ある程度の膜厚
を除去した後、ＣＭＰで平坦化しても良い。
【００５９】図１１は、導電材５０の上部を除去した状
況を示す断面図である。図１１に示すように、導電材５
０の上部の除去は、レジスト３２の上端が露出するまで
行われる。図１１と図６（ｂ）とを比較すると分かるよ
うに、以上の除去工程を行うことで、導電材５０の高さ
をレジスト３２の高さ、即ち形成すべき接続端子の高さ
にすることができ、なおかつＣＭＰにより導電材５０の
上部を十分に平坦化できる。次に、以降の工程において
図８及び図９に示した各工程を行うことにより、第１実
施形態と同様の接続端子４２を形成することができる。
本実施形態においては、接続端子４２の表面を平坦化で
きることで後述する半導体装置を積層させる際の接続を
容易にし、又、信頼性を向上させることができる。
況を示す断面図である。図１１に示すように、導電材５
０の上部の除去は、レジスト３２の上端が露出するまで
行われる。図１１と図６（ｂ）とを比較すると分かるよ
うに、以上の除去工程を行うことで、導電材５０の高さ
をレジスト３２の高さ、即ち形成すべき接続端子の高さ
にすることができ、なおかつＣＭＰにより導電材５０の
上部を十分に平坦化できる。次に、以降の工程において
図８及び図９に示した各工程を行うことにより、第１実
施形態と同様の接続端子４２を形成することができる。
本実施形態においては、接続端子４２の表面を平坦化で
きることで後述する半導体装置を積層させる際の接続を
容易にし、又、信頼性を向上させることができる。
【００６０】〔第２実施形態の変形例〕以上説明した第
２実施形態においても、第１実施形態と同様に、図１１
に示す状態にした後で、図８（ａ）に示すように一度レ
ジスト３２を除去してから、導電材３６上及び開口部Ｈ
４にレジスト４０が形成される。しかしながら、図１１
に示す状態にした後で、第１実施形態の変形例と同様
に、レジスト３２を除去せずに導電材３６及びレジスト
３２を覆う形状のレジストを形成することにより、レジ
スト４０と同様のレジストを形成しても良い（この工程
は、本発明にいう第３工程に相当する工程である）。以
上の工程を経ることにより、工程数を短縮することがで
き、その結果として製造効率の向上を図ることができる
とともに、歩留まりの低下を招く虞が低減される。
２実施形態においても、第１実施形態と同様に、図１１
に示す状態にした後で、図８（ａ）に示すように一度レ
ジスト３２を除去してから、導電材３６上及び開口部Ｈ
４にレジスト４０が形成される。しかしながら、図１１
に示す状態にした後で、第１実施形態の変形例と同様
に、レジスト３２を除去せずに導電材３６及びレジスト
３２を覆う形状のレジストを形成することにより、レジ
スト４０と同様のレジストを形成しても良い（この工程
は、本発明にいう第３工程に相当する工程である）。以
上の工程を経ることにより、工程数を短縮することがで
き、その結果として製造効率の向上を図ることができる
とともに、歩留まりの低下を招く虞が低減される。
【００６１】以上説明した第１実施形態若しくは第２実
施形態又はこれらの変形例を用いて製造された半導体装
置は、例えば接続端子４２が基板の裏面に露出するまで
基板３０の裏面が研磨され、裏面に露出した接続端子４
２と表面に露出した導電材３６が電気的に接続された電
極が形成される。そして、基板３０の表面及び裏面に共
に電極が形成された半導体装置を積層し、又は、基板３
０の表面及び裏面に共に電極が形成された半導体装置を
少なくとも１つ含んで積層して半導体装置間を配線する
ことにより高密度実装が可能な三次元実装型（スタック
ド型）の半導体装置が製造される。
施形態又はこれらの変形例を用いて製造された半導体装
置は、例えば接続端子４２が基板の裏面に露出するまで
基板３０の裏面が研磨され、裏面に露出した接続端子４
２と表面に露出した導電材３６が電気的に接続された電
極が形成される。そして、基板３０の表面及び裏面に共
に電極が形成された半導体装置を積層し、又は、基板３
０の表面及び裏面に共に電極が形成された半導体装置を
少なくとも１つ含んで積層して半導体装置間を配線する
ことにより高密度実装が可能な三次元実装型（スタック
ド型）の半導体装置が製造される。
【００６２】尚、半導体装置を積層するには、上下に配
置された半導体装置の電極を、ハンダ等のロウ材によっ
て電気的な導通を取りつつ、接合するようにしても良
い。また、半導体装置を接合するためだけの接着材を用
いても良い。この接着剤は、液状又はゲル状の接着剤で
あってもよいし、シート状の接着シートであってもよ
い。接着剤は、エポキシ樹脂を主な材料とするものであ
ってもよく、絶縁性のものであってもよい。
置された半導体装置の電極を、ハンダ等のロウ材によっ
て電気的な導通を取りつつ、接合するようにしても良
い。また、半導体装置を接合するためだけの接着材を用
いても良い。この接着剤は、液状又はゲル状の接着剤で
あってもよいし、シート状の接着シートであってもよ
い。接着剤は、エポキシ樹脂を主な材料とするものであ
ってもよく、絶縁性のものであってもよい。
【００６３】また、接着剤により半導体装置同士を接合
するだけではなく、電気的な導通を取る場合には、導電
性物質を含んだ接着剤を用いても良い。この導電性物質
は、例えば、ロウ材、ハンダ等の粒子で構成され、それ
らが接着材料中に分散している。こうすることで、被接
続体同士の接合時に、その粒子が接合のロウとして働
き、接合性をさらに著しく向上することができる。
するだけではなく、電気的な導通を取る場合には、導電
性物質を含んだ接着剤を用いても良い。この導電性物質
は、例えば、ロウ材、ハンダ等の粒子で構成され、それ
らが接着材料中に分散している。こうすることで、被接
続体同士の接合時に、その粒子が接合のロウとして働
き、接合性をさらに著しく向上することができる。
【００６４】接着剤は、導電粒子が分散された異方性導
電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や
異方性導電ペースト（ＡＣＰ）であってもよい。異方性
導電接着剤は、バインダに導電粒子（フィラー）が分散
されたもので、分散剤が添加される場合もある。異方性
導電接着剤のバインダとして、熱硬化性の接着剤が使用
されることが多い。その場合には、配線パターンと電極
との間に、導電粒子が介在して両者間の電気的な接続が
図られる。
電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や
異方性導電ペースト（ＡＣＰ）であってもよい。異方性
導電接着剤は、バインダに導電粒子（フィラー）が分散
されたもので、分散剤が添加される場合もある。異方性
導電接着剤のバインダとして、熱硬化性の接着剤が使用
されることが多い。その場合には、配線パターンと電極
との間に、導電粒子が介在して両者間の電気的な接続が
図られる。
【００６５】また、半導体装置に形成された電極間の電
気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等に
よる金属接合を適用してもよい。例えば、電極にこれら
の材料を設け、熱のみ、超音波振動のみ、又は超音波振
動及び熱等を印加して両者を接合する。両者が接合され
ると、振動や熱によって電極に設けられた材料が拡散し
て金属接合が形成される。
気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等に
よる金属接合を適用してもよい。例えば、電極にこれら
の材料を設け、熱のみ、超音波振動のみ、又は超音波振
動及び熱等を印加して両者を接合する。両者が接合され
ると、振動や熱によって電極に設けられた材料が拡散し
て金属接合が形成される。
【００６６】以上のように積層されて形成される三次元
実装型の半導体装置の最も下（又は最も上）に位置する
半導体装置の電極には、外部端子が設けられる。この外
部端子はハンダ又は金属等で形成することができるが、
必ずしもこれらに制限される訳ではなく、導電性の部材
で形成すればよい。また、ハンダボールは必ずしも必要
ではなく、半導体装置を基板上に実装して、半導体モジ
ュールを構成してもよい。さらに、ハンダボールを形成
せず、マザーボード実装時にマザーボード側に塗布され
るハンダクリームを利用し、その溶融時の表面張力で電
気的接続部を形成してもよい。
実装型の半導体装置の最も下（又は最も上）に位置する
半導体装置の電極には、外部端子が設けられる。この外
部端子はハンダ又は金属等で形成することができるが、
必ずしもこれらに制限される訳ではなく、導電性の部材
で形成すればよい。また、ハンダボールは必ずしも必要
ではなく、半導体装置を基板上に実装して、半導体モジ
ュールを構成してもよい。さらに、ハンダボールを形成
せず、マザーボード実装時にマザーボード側に塗布され
るハンダクリームを利用し、その溶融時の表面張力で電
気的接続部を形成してもよい。
【００６７】以上説明した第１実施形態及び第２実施形
態並びにこれらの変形例では、三次元実装構造とした半
導体装置として用いられ、導電性部材としての外部接続
用の接続端子が形成された半導体装置の製造方法を例に
挙げて説明した。しかしながら本発明はかかる半導体装
置に制限される訳ではなく、高さが高い（厚みのある）
導電性部材を有する半導体装置を製造する場合について
適用可能である。
態並びにこれらの変形例では、三次元実装構造とした半
導体装置として用いられ、導電性部材としての外部接続
用の接続端子が形成された半導体装置の製造方法を例に
挙げて説明した。しかしながら本発明はかかる半導体装
置に制限される訳ではなく、高さが高い（厚みのある）
導電性部材を有する半導体装置を製造する場合について
適用可能である。
【００６８】次に、本発明を再配線（再配置配線）につ
いて適用した実施形態について説明する。まず、再配線
について簡単に説明する。図１２は、半導体装置に形成
された再配線を説明するための図である。図１２（ａ）
に示すように、一連の製造工程を経て半導体装置として
の半導体チップ６１が半導体ウェハ６０に複数形成され
る。
いて適用した実施形態について説明する。まず、再配線
について簡単に説明する。図１２は、半導体装置に形成
された再配線を説明するための図である。図１２（ａ）
に示すように、一連の製造工程を経て半導体装置として
の半導体チップ６１が半導体ウェハ６０に複数形成され
る。
【００６９】図１２（ｂ）に示すように、半導体チップ
６１は矩形形状であり、その平行な一対の辺に沿って複
数の電極６２が形成されている。図１２（ｃ）は、半導
体チップ６１の電極６２が形成されている部位の拡大図
である。この図１２（ｃ）に示すように、半導体チップ
６１の表面には円形形状の電極パッド６３が複数個配列
形成されており、各々の電極パッド６３は再配線６４に
よって電極６２の何れか１つ又は複数の電極６２に接続
されている。
６１は矩形形状であり、その平行な一対の辺に沿って複
数の電極６２が形成されている。図１２（ｃ）は、半導
体チップ６１の電極６２が形成されている部位の拡大図
である。この図１２（ｃ）に示すように、半導体チップ
６１の表面には円形形状の電極パッド６３が複数個配列
形成されており、各々の電極パッド６３は再配線６４に
よって電極６２の何れか１つ又は複数の電極６２に接続
されている。
【００７０】図１３は、図１２（ｃ）中に示したＡ−Ａ
線の断面矢視図である。尚、図１３においては、半導体
チップ６１の表面にソルダーレジスト７７が形成され、
電極パッド６３上にバンプ７８が形成され、更には根本
補強樹脂７９が形成された状態を図示している。図１３
において、電子回路が形成されたＳｉ等の基板７１上に
は電子回路の外部電極となる本発明にいう電極７３が形
成されており、電極７３が形成されている部位以外の部
位にはパッシベーション膜７２が形成されている。
線の断面矢視図である。尚、図１３においては、半導体
チップ６１の表面にソルダーレジスト７７が形成され、
電極パッド６３上にバンプ７８が形成され、更には根本
補強樹脂７９が形成された状態を図示している。図１３
において、電子回路が形成されたＳｉ等の基板７１上に
は電子回路の外部電極となる本発明にいう電極７３が形
成されており、電極７３が形成されている部位以外の部
位にはパッシベーション膜７２が形成されている。
【００７１】パッシベーション膜７２上には、ポリイミ
ド等の樹脂からなり、本発明にいう絶縁層としての絶縁
層７４が形成されている。尚、絶縁層７４には電極７３
の上部に開口部が設けられている。この開口部及び絶縁
層７４上には、導電層７５，７６が形成されており、こ
れらの導電層７５，７６上に再配線６４が設けられてい
る。この再配線６４は、前述した第１実施形態及び第２
実施形態並びにこれらの変形例により形成される。この
再配線６４は、絶縁層７４に形成された開口部内に導電
材が充填され、且つ導電材が絶縁層７４上に形成された
構成である。電極７３の上方に形成された再配線６４の
一部は図１２（ｂ）及び図１２（ｃ）に示した電極６２
とされ、再配線６４の一方の端部は電極パッド６３とさ
れる。
ド等の樹脂からなり、本発明にいう絶縁層としての絶縁
層７４が形成されている。尚、絶縁層７４には電極７３
の上部に開口部が設けられている。この開口部及び絶縁
層７４上には、導電層７５，７６が形成されており、こ
れらの導電層７５，７６上に再配線６４が設けられてい
る。この再配線６４は、前述した第１実施形態及び第２
実施形態並びにこれらの変形例により形成される。この
再配線６４は、絶縁層７４に形成された開口部内に導電
材が充填され、且つ導電材が絶縁層７４上に形成された
構成である。電極７３の上方に形成された再配線６４の
一部は図１２（ｂ）及び図１２（ｃ）に示した電極６２
とされ、再配線６４の一方の端部は電極パッド６３とさ
れる。
【００７２】電極パッド６３とされている部位以外には
ソルダーレジスト７７が形成されている。ソルダーレジ
スト７７は、まず再配線６４が形成されている半導体チ
ップ６１の上面にソルダーレジストを塗布し、電極パッ
ド６３とされている部分をフォトリソグラフィ又はレー
ザを用いて電極パッド６３を露出させることにより形成
される。そして、ソルダーレジスト７７を形成した後
で、バンプ７８が形成される。
ソルダーレジスト７７が形成されている。ソルダーレジ
スト７７は、まず再配線６４が形成されている半導体チ
ップ６１の上面にソルダーレジストを塗布し、電極パッ
ド６３とされている部分をフォトリソグラフィ又はレー
ザを用いて電極パッド６３を露出させることにより形成
される。そして、ソルダーレジスト７７を形成した後
で、バンプ７８が形成される。
【００７３】バンプ７８は、例えばはんだバンプであ
り、印刷法等を用いて電極パッド６３上にはんだを印刷
した後で、リフロー工程を経ることにより形成される。
尚、バンプ７８は、はんだの他に銅等によって形成して
もよい。バンプ７８を形成した後で、電極パッド５８か
らのバンプ７８の脱落を防止するための根本補強樹脂７
９が形成される。尚、図１３に示したようなバンプ７８
を形成せずにマザーボード実装時にマザーボード側に塗
布されるハンダクリームを利用し、その溶融時の表面張
力で結果的に外部端子を形成するようにしても良い。こ
の半導体装置は、いわゆるランドグリッドアレイ型の半
導体装置である。
り、印刷法等を用いて電極パッド６３上にはんだを印刷
した後で、リフロー工程を経ることにより形成される。
尚、バンプ７８は、はんだの他に銅等によって形成して
もよい。バンプ７８を形成した後で、電極パッド５８か
らのバンプ７８の脱落を防止するための根本補強樹脂７
９が形成される。尚、図１３に示したようなバンプ７８
を形成せずにマザーボード実装時にマザーボード側に塗
布されるハンダクリームを利用し、その溶融時の表面張
力で結果的に外部端子を形成するようにしても良い。こ
の半導体装置は、いわゆるランドグリッドアレイ型の半
導体装置である。
【００７４】図１４は、本発明の一実施形態による回路
基板の概略構成を示す斜視図である。図１４に示すよう
に、本発明の一実施形態による半導体装置の製造方法に
より製造された半導体装置１０１が回路基板１００上に
搭載されている。回路基板１００には例えばガラスエポ
キシ基板等の有機系基板を用いることが一般的である。
回路基板１００には例えば銅等からなる配線パターンが
所望の回路となるように形成されており、それらの配線
パターンと半導体装置１０１の配線パターンとが機械的
に接続され、又は、上述した異方性導電膜を用いて電気
的な導通がとられている。また、本発明の実施形態によ
る半導体装置を有する電子機器として、図１５にはノー
ト型パーソナルコンピュータ２００、図１６には携帯電
話３００が示されている。半導体装置及び電気光学装置
又は上記の回路基板は各電子機器の筐体内部に配置され
る。
基板の概略構成を示す斜視図である。図１４に示すよう
に、本発明の一実施形態による半導体装置の製造方法に
より製造された半導体装置１０１が回路基板１００上に
搭載されている。回路基板１００には例えばガラスエポ
キシ基板等の有機系基板を用いることが一般的である。
回路基板１００には例えば銅等からなる配線パターンが
所望の回路となるように形成されており、それらの配線
パターンと半導体装置１０１の配線パターンとが機械的
に接続され、又は、上述した異方性導電膜を用いて電気
的な導通がとられている。また、本発明の実施形態によ
る半導体装置を有する電子機器として、図１５にはノー
ト型パーソナルコンピュータ２００、図１６には携帯電
話３００が示されている。半導体装置及び電気光学装置
又は上記の回路基板は各電子機器の筐体内部に配置され
る。
【００７５】また、電子機器は、上記のノート型コンピ
ュータ及び携帯電話に限られる訳ではなく、種々の電子
機器に適用することができる。例えば、液晶プロジェク
タ、マルチメディア対応のパーソナルコンピュータ（Ｐ
Ｃ）及びエンジニアリング・ワークステーション（ＥＷ
Ｓ）、ページャ、ワードプロセッサ、テレビ、ビューフ
ァインダ型又はモニタ直視型のビデオテープレコーダ、
電子手帳、電子卓上計算機、カーナビゲーション装置、
ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に
適用することが可能である。
ュータ及び携帯電話に限られる訳ではなく、種々の電子
機器に適用することができる。例えば、液晶プロジェク
タ、マルチメディア対応のパーソナルコンピュータ（Ｐ
Ｃ）及びエンジニアリング・ワークステーション（ＥＷ
Ｓ）、ページャ、ワードプロセッサ、テレビ、ビューフ
ァインダ型又はモニタ直視型のビデオテープレコーダ、
電子手帳、電子卓上計算機、カーナビゲーション装置、
ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に
適用することが可能である。
【００７６】尚、上述した実施の形態の「半導体チッ
プ」を「電子素子」に置き換えて、電子部品を製造する
こともできる。このような電子素子を使用して製造され
る電子部品として、例えば、光素子、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
プ」を「電子素子」に置き換えて、電子部品を製造する
こともできる。このような電子素子を使用して製造され
る電子部品として、例えば、光素子、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
形成すべき導電性部材となる導電材の上部及び側壁の少
なくとも一部をレジストで覆った状態で不要な導電材を
エッチングしているため、微細化及び狭ピッチ化した場
合であっても、高さが高い（厚みのある）導電材を所望
の形状に形成することができるという効果がある。ま
た、本発明によれば、レジストを覆うように導電材を形
成し、レジストが露出するまで導電材の上部を除去して
いるため、形成された導電材が平坦性を有していなくと
も、導電材の上部を除去することで、導電材の平坦性を
確保することができるという効果がある。また、本発明
によれば、第１工程においてレジストをドライフィルム
又は印刷により形成しているため、基板表面全体にレジ
ストを塗布した後でパターニングしてレジストを形成す
る場合のようにレジストのパターニングにおけるレジス
トの残渣が生ずることがないという効果がある。この結
果として製造歩留まりの向上を期待することができると
いう効果がある。また、本発明によれば、第１工程で形
成されるレジストとして絶縁性を有するレジストを用い
ているため、第１工程で形成されるレジストを除去せず
に絶縁部材として用いるといった使い方が可能であると
いう効果がある。これにより、別工程で絶縁層を形成す
る工程を省略することが可能となり、工程数を低減させ
ることができるという効果がある。
形成すべき導電性部材となる導電材の上部及び側壁の少
なくとも一部をレジストで覆った状態で不要な導電材を
エッチングしているため、微細化及び狭ピッチ化した場
合であっても、高さが高い（厚みのある）導電材を所望
の形状に形成することができるという効果がある。ま
た、本発明によれば、レジストを覆うように導電材を形
成し、レジストが露出するまで導電材の上部を除去して
いるため、形成された導電材が平坦性を有していなくと
も、導電材の上部を除去することで、導電材の平坦性を
確保することができるという効果がある。また、本発明
によれば、第１工程においてレジストをドライフィルム
又は印刷により形成しているため、基板表面全体にレジ
ストを塗布した後でパターニングしてレジストを形成す
る場合のようにレジストのパターニングにおけるレジス
トの残渣が生ずることがないという効果がある。この結
果として製造歩留まりの向上を期待することができると
いう効果がある。また、本発明によれば、第１工程で形
成されるレジストとして絶縁性を有するレジストを用い
ているため、第１工程で形成されるレジストを除去せず
に絶縁部材として用いるといった使い方が可能であると
いう効果がある。これにより、別工程で絶縁層を形成す
る工程を省略することが可能となり、工程数を低減させ
ることができるという効果がある。
【図１】 本発明の実施形態で用いられる半導体基板の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図２】 本発明の実施形態で用いられる半導体基板の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図３】 本発明の実施形態で用いられる半導体基板の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図４】 本発明の実施形態で用いられる半導体基板の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図５】 本発明の実施形態で用いられる半導体基板の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図６】 本発明の第１実施形態による半導体装置の製
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
【図７】 本発明の第１実施形態による半導体装置の製
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
【図８】 本発明の第１実施形態による半導体装置の製
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
【図９】 本発明の第１実施形態による半導体装置の製
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
造方法における一連の製造工程の内の、本発明に関連し
た工程を示す工程図である。
【図１０】 本発明の第２実施形態による半導体装置の
製造方法における一連の製造工程の内の、本発明に関連
した工程を示す工程図である。
製造方法における一連の製造工程の内の、本発明に関連
した工程を示す工程図である。
【図１１】 本発明の第２実施形態による半導体装置の
製造方法における一連の製造工程の内の、本発明に関連
した工程を示す工程図である。
製造方法における一連の製造工程の内の、本発明に関連
した工程を示す工程図である。
【図１２】 半導体装置に形成された再配線を説明する
ための図である。
ための図である。
【図１３】 図１２（ｃ）中に示したＡ−Ａ線の断面矢
視図である。
視図である。
【図１４】 本発明の一実施形態による回路基板の概略
構成を示す斜視図である。
構成を示す斜視図である。
【図１５】 本発明の一実施形態による半導体装置を有
する電子機器の一例を示す図である。
する電子機器の一例を示す図である。
【図１６】 本発明の一実施形態による半導体装置を有
する電子機器の他の例を示す図である。
する電子機器の他の例を示す図である。
１６……電極パッド（電極）
３０……基板
３２……レジスト
３４……導電材
３６……導電材
３８……導電材
４０……レジスト
４２……接続端子（導電性部材）
５０……導電材
６４……再配線
７３……電極
７４……絶縁層
Ｈ１……開口部
Ｈ２……開口部
Ｈ３……孔部（孔）
Ｈ４……開口部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH09 HH11 HH18 HH23 HH33
JJ11 JJ23 JJ33 MM08 MM30
NN40 PP15 PP19 PP20 PP27
QQ07 QQ08 QQ09 QQ13 QQ16
QQ19 QQ48 RR04 RR15 SS04
TT07 VV07
Claims (19)
- 【請求項１】 形成すべき導電性部材の外形形状の少な
くとも一部に沿ってレジストを基板上に形成する第１工
程と、 前記レジストが形成された部位以外の部位に導電材を形
成する第２工程と、形成すべき導電性部材とほぼ同一の
形状のレジストを、前記第１工程で形成さ れたレジストを覆うように、前記第２工程で形成された
導電材上に形成する第３工程と、 前記レジストをマスクとして前記導電材をエッチングし
て前記導電性部材を形成する第４工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 形成すべき導電性部材の外形形状の少な
くとも一部に沿ってレジストを基板上に形成する第１工
程と、 前記レジストが形成された部位以外の部位に導電材を形
成する第２工程と、 前記第１工程で形成したレジストを除去し、形成すべき
導電性部材とほぼ同一の形状のレジストを、前記レジス
トを除去した部位及び前記第２工程で形成された導電材
上に形成する第３工程と、 前記レジストをマスクとして前記導電材をエッチングし
て前記導電性部材を形成する第４工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記第２工程で形成される導電材は、前
記第１工程で形成されたレジストと同程度の高さに形成
されることを特徴とする請求項１又は請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記第２工程で形成される導電材は、前
記第１工程で形成されたレジストを覆うように形成さ
れ、 前記第２工程と前記第３工程の間に、前記導電材の上部
を除去して前記第１工程で形成されたレジストを露出さ
せる除去工程を含むことを特徴とする請求項１又は請求
項２記載の半導体装置の製造方法。 - 【請求項５】 前記除去工程は、化学機械的研磨により
前記導電材の上部を除去する工程であることを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第４工程の後に設けられ、少なくと
も前記導電材上に形成されたレジストを除去する第５工
程を含むことを特徴とする請求項１から請求項５の何れ
か一項に記載の半導体装置の製造方法。 - 【請求項７】 前記第１工程は、前記レジストをドライ
フィルム又は印刷により形成することを特徴とする請求
項１から請求項６の何れか一項に記載の半導体装置の製
造方法。 - 【請求項８】 前記第１工程で形成されるレジストと前
記第２工程で形成されるレジストとは異なるレジストで
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項９】 前記第１工程で形成されるレジストは、
絶縁性を有する感光性樹脂であることを特徴とする請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 前記基板は、電極と当該電極上の少な
くとも一部を開口する開口部が形成された絶縁層とが前
記導電性部材を形成すべき位置の下方に形成された基板
であることを特徴とする請求項１から請求項９の何れか
一項に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２工程は、前記開口部内に前記
導電材が充填されるように前記導電材を形成する工程で
あることを特徴とする請求項１０記載の半導体装置の製
造方法。 - 【請求項１２】 前記導電性部材は、前記電極と電気的
に接続された配線であることを特徴とする請求項１０又
は請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記基板は、開口部が形成された電極
と当該電極に形成された開口部に連通する孔とが前記導
電性部材を形成すべき位置の下方に形成された基板であ
ることを特徴とする請求項１から請求項９の何れか一項
に記載の半導体装置の製造方法。 - 【請求項１４】 前記第２工程は、前記電極に形成され
た開口部内及び前記孔内に前記導電材が充填されるよう
に前記導電材を形成する工程であることを特徴とする請
求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記導電性部材は、前記電極と電気的
に接続された外部接続用の接続端子であることを特徴と
する請求項１３又は請求項１４記載の半導体装置の製造
方法。 - 【請求項１６】 請求項１３から請求項１５記載の半導
体装置の製造方法を用いて製造された半導体装置を少な
くとも１つ含む半導体装置を積層し、上下の半導体装置
に形成されている前記接続端子を電気的に接続する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１から請求項１６の何れか一項
に記載の半導体装置の製造方法を用いて製造されたこと
を特徴とする半導体装置。 - 【請求項１８】 請求項１７記載の半導体装置を実装す
ることを特徴とする回路基板。 - 【請求項１９】 請求項１７記載の半導体装置を有する
ことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069164A JP4304905B2 (ja) | 2002-03-13 | 2002-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273107A true JP2003273107A (ja) | 2003-09-26 |
| JP4304905B2 JP4304905B2 (ja) | 2009-07-29 |
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ID=29200092
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002069164A Expired - Lifetime JP4304905B2 (ja) | 2002-03-13 | 2002-03-13 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP4304905B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005284210A (ja) * | 2004-03-31 | 2005-10-13 | Nec Corp | 半導体装置、その製造方法およびそれを用いた表示装置 |
| JP2010226146A (ja) * | 2004-03-16 | 2010-10-07 | Fujikura Ltd | デバイス及びその製造方法 |
| WO2011111308A1 (ja) | 2010-03-09 | 2011-09-15 | パナソニック株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2013058672A (ja) * | 2011-09-09 | 2013-03-28 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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