KR102164047B1 - 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 개별칩의 경계영역을 따라 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계; 상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계; 상기 수지재의 일부를 제거하여 상기 기판 상면에 포스트 공간을 형성하는 단계; 상기 포스트 공간에 도전재를 충전하여 포스트를 형성하는 단계; 상기 포스트에 재배선층을 형성하는 단계; 상기 재배선층 상에 절연막 패턴 또는 UBM(Under Bump Metal) 패턴을 형성하는 단계; 상기 재배선층 또는 상기 UBM 패턴 상에 솔더볼을 접합하는 단계; 및 상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;를 포함하는, 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지의 제조방법{Methods of fabricating semiconductor package}
본 발명은 반도체 패키지의 제조방법에 관한 것으로서, 더 상세하게는 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package; CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다. 그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러가지 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다. 이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level)에서의 칩 스케일 패키지가 대두되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있음을 의미하기도 한다.
관련 선행기술로는 대한민국 공개공보 제-2007-0077686호(2007.07.27. 공개, 발명의 명칭 : 비한정형 범프 패드를 갖는 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법)가 있다.
본 발명은 웨이퍼 레벨 칩 스케일 패키지의 소잉 공정에서 발생하는 칩의 측면 크랙을 방지할 수 있는 반도체 패키지의 제조방법을 제공하고자 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지의 제조 방법은, 개별칩의 경계영역을 따라 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계; 상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계; 상기 수지재의 일부를 제거하여 상기 기판 상면에 포스트 공간을 형성하는 단계; 상기 포스트 공간에 도전재를 충전하여 포스트를 형성하는 단계; 상기 포스트에 재배선층을 형성하는 단계; 상기 재배선층 상에 절연막 패턴 또는 UBM(Under Bump Metal) 패턴을 형성하는 단계; 상기 재배선층 또는 상기 UBM 패턴 상에 솔더볼을 접합하는 단계; 및 상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계;는, 상기 수지재가 상기 소잉홈의 전체 및 상기 기판의 상면 전체를 둘러싸도록 형성될 수 있다.
또한, 본 발명에 따르면, 상기 수지재의 일부를 제거하여 상기 기판 상면에 포스트 공간을 형성하는 단계;는, 상기 기판의 패드가 노출되도록 상기 수지재를 적어도 에칭, 소잉, 드릴링, 레이저 드릴링, TMV(Through Mold Via) 가공법 및 이들의 조합들 중 어느 하나 이상을 선택하여 가공하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 개별칩의 경계영역을 따라 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계; 이전에, 패드가 형성된 상기 기판을 준비하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;는, 상기 기판을 후면 그라인딩(backgrinding)하여 기판 두께를 얇게 하는 씨닝(thinning) 단계; 및 상기 소잉홈에 형성된 상기 수지재를 하방으로 소잉함으로써 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 기판을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 단계;는, 상기 소잉홈의 바닥면에서부터 상기 웨이퍼 기판의 후면까지의 영역을 모두 제거하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈에 형성된 상기 수지재를 소잉함으로써 각각의 개별칩으로 분리하는 단계;는, 상기 기판과 접촉하지 않고 상기 소잉홈에 형성된 상기 수지재만을 소잉함으로써 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계;는, 상기 소잉홈 및 상기 기판의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)인 것을 특징으로 할 수 있다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지의 제조 방법은, 기판의 패드에 포스트를 형성하는 단계; 개별칩의 경계영역을 따라 상기 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계; 상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계; 상기 수지재를 그라인딩하여 상기 포스트의 일단부를 노출시키는 단계; 상기 포스트에 재배선층을 형성하는 단계; 상기 재배선층에 절연막 패턴 또는 UBM(Under Bump Metal) 패턴을 형성하는 단계; 상기 재배선층 또는 상기 UBM 패턴 상에 솔더볼을 접합하는 단계; 및 상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계;는, 상기 수지재가 상기 소잉홈의 전체와, 상기 기판의 상면 및 상기 포스트를 외부로 노출시키지 않도록 이들을 둘러싸는 형상으로 형성될 수 있다.
또한, 본 발명에 따르면, 상기 기판의 패드에 포스트를 형성하는 단계;는, 상기 패드의 일부분이 노출되도록 상기 기판에 포토레지스트 패턴을 형성하는 단계; 및 상기 패드의 노출된 부분을 도금재로 도금하여 상기 포스트를 형성하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;는, 상기 기판을 후면 그라인딩(backgrinding)하여 기판 두께를 얇게 하는 씨닝(thinning) 단계; 및 상기 소잉홈에 형성된 상기 수지재를 하방으로 소잉함으로써 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 기판을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 단계;는, 상기 소잉홈의 바닥면에서부터 상기 기판의 후면까지의 영역을 모두 제거하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈에 형성된 상기 수지재를 소잉함으로써 각각의 개별칩으로 분리하는 단계;는, 상기 기판과 접촉하지 않고 상기 소잉홈에 형성된 상기 수지재만을 소잉함으로써 각각의 개별칩으로 분리하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계;는, 상기 소잉홈 및 상기 기판의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;를 포함할 수 있다.
또한, 본 발명에 따르면, 상기 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)인 것을 특징으로 할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 웨이퍼 레벨 칩 스케일 패키지의 소잉 공정에서 발생하는 칩의 측면 크랙을 방지할 수 있고, 소잉 길이를 단축시켜서 소잉으로 인한 측면 스트레스를 절감할 수 있는 반도체 패키지의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 8은 도 1의 반도체 패키지를 제조하는 과정을 단계적으로 나타내는 단면도들이다.
도 9는 도 1의 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11 내지 도 18은 도 10의 반도체 패키지를 제조하는 과정을 단계적으로 나타내는 단면도들이다.
도 19는 도 10의 반도체 패키지의 제조 방법을 나타내는 순서도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 나타내는 단면도이다.
먼저, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 웨이퍼나 유리 기판이나 세라믹 기판 등의 기판(10)과, 상기 기판(10)의 패드(P) 상에 형성된 포스트(30)와, 이들을 둘러싸는 수지재(20)와, 상기 포스트(30)와 전기적으로 연결되고, 상기 수지재(20)의 상방으로 형성되는 재배선층(40)과, 상기 재배선층(40)을 보호하는 절연막(50)과, 상기 재배선층(40)에 형성되는 UBM(60)(Under Bump Metal) 및 상기 UBM(60)에 접합되는 솔더볼(70)을 포함할 수 있다.
여기서, 도 1에 도시된 바와 같이, 상기 수지재(20)는 상기 기판(10)의 측면과 상면을 둘러싸는 형상으로 형성되어 상기 기판(10)의 측면 크랙을 방지할 수 있고, 동시에, 상기 재배선층(40)의 하방에 설치되어 그 두께를 줄임으로써 소잉시 상기 수지재(20)의 측면 스트레스를 최소화할 수 있다.
도 2 내지 도 8은 도 1의 반도체 패키지(100)를 제조하는 과정을 단계적으로 나타내는 단면도들이다.
도 2 내지 도 8에 도시된 바와 같이, 도 1의 반도체 패키지(100)를 제조하는 과정을 단계적으로 설명하면, 먼저, 도 2에 도시된 바와 같이, 패드(P)가 형성된 상기 기판(10)을 준비할 수 있다.
이어서, 도 3에 도시된 바와 같이, 개별칩(1)의 경계영역을 따라 기판(10)의 상면에서부터 하방으로 기판(10) 두께의 일부까지만 소잉하여 소잉홈(10a)을 형성할 수 있다.
이 때, 이러한 상기 소잉은 상기 기판(10)의 일부분 또는 절반 정도만 소잉하는 하프 소잉(half sawing)일 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 수지재(20)를 형성할 수 있다.
이 때, 상기 수지재(20)가 상기 소잉홈(10a)의 전체 및 상기 기판(10)의 상면 전체를 둘러싸도록 형성되는 것으로서, 이로 인하여 상기 기판(10)의 측면은 물론이고, 상기 기판(10)의 상면도 상기 수지재(20)에 의해서 물리적, 화학적, 전기적으로 견고하게 보호될 수 있다.
더욱 구체적으로 예를 들면, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 수지재(20)를 형성할 수 있도록, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 수지재(20)의 일부를 제거하여 상기 기판(10) 상면에 포스트 공간(A)을 형성할 수 있다.
이 때, 상기 수지재(20)의 일부를 제거하여 상기 기판(10)의 패드(P)가 노출되도록 상기 수지재(20)를 적어도 에칭, 소잉, 드릴링, 레이저 드릴링, TMV(Through Mold Via) 가공법 및 이들의 조합들 중 어느 하나 이상을 선택하여 가공할 수 있다. 그러나, 이에 반드시 국한되지 않고, 상기 수지재(20)에 상기 포스트 공간(A)을 형성하는 다양한 가공법이 적용될 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 포스트 공간(A)에 도전재를 충전하여 포스트(30)를 형성하고, 상기 포스트(30)에 재배선층(40)을 형성할 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 재배선층(40) 상에 절연막(50) 패턴 또는 UBM(60)(Under Bump Metal) 패턴을 형성하고, 상기 재배선층(40) 또는 상기 UBM(60) 패턴 상에 솔더볼(70)을 접합할 수 있다.
여기서, 상기 절연막(50)은 예컨대, PBO(Poly Benz Oxazole)층 등의 패시베이션층이 적용될 수 있는 것으로서, 이외에도 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물로 대체될 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리할 수 있다.
이 때, 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리하기 위해서, 상기 기판(10)의 후면 일부분(도 8의 점선 박스 부분)을 후면 그라인딩(backgrinding)하여 기판 두께를 얇게 씨닝(thinning)하고, 상기 소잉홈(10a)에 형성된 상기 수지재(20)의 절취선(도 8의 일점 쇄선)을 따라 하방으로 소잉함으로써 각각의 개별칩(1)으로 분리할 수 있다.
여기서, 상기 기판(10)을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 가공시, 상기 소잉홈(10a)의 바닥면에서부터 상기 웨이퍼 기판(10)의 후면까지의 영역을 모두 제거할 수 있다.
이어서, 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 소잉함으로써 각각의 개별칩(1)으로 분리할 때, 상기 기판(10)과 접촉하지 않고 상기 소잉홈(10a)에 형성된 상기 수지재(20)만을 소잉함으로써 각각의 개별칩(1)으로 분리할 수 있다.
따라서, 이러한 과정으로 제조된 상기 반도체 패키지(100)는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)로서, 웨이퍼 레벨 칩 스케일 패키지의 소잉 공정에서 발생하는 칩(기판(10))의 측면 크랙을 방지할 수 있고, 상기 수지재(20)의 소잉 길이를 단축시켜서 소잉으로 인한 측면 스트레스를 절감할 수 있다.
도 9는 도 1의 반도체 패키지(100)의 제조 방법을 나타내는 순서도이다.
도 1 내지 도 9에 도시된 바와 같이, 도 1의 반도체 패키지(100)의 제조 방법을 순서도로 설명하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 패드(P)가 형성된 상기 기판(10)을 준비하는 단계(S11);와, 개별칩(1)의 경계영역을 따라 기판(10)의 상면에서부터 하방으로 기판(10) 두께의 일부까지만 소잉하여 소잉홈(10a)을 형성하는 단계(S12);와, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 수지재(20)를 형성하는 단계(S13);와, 상기 수지재(20)의 일부를 제거하여 상기 기판(10) 상면에 포스트 공간(A)을 형성하는 단계(S14);와, 상기 포스트 공간(A)에 도전재를 충전하여 포스트(30)를 형성하는 단계(S15);와, 상기 포스트(30)에 재배선층(40)을 형성하는 단계(S16);와, 상기 재배선층(40) 상에 절연막(50) 패턴 또는 UBM(60)(Under Bump Metal) 패턴을 형성하는 단계(S17);와, 상기 재배선층(40) 또는 상기 UBM(60) 패턴 상에 솔더볼(70)을 접합하는 단계(S18); 및 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리하는 단계(S19);를 포함할 수 있다.
여기서, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 수지재(20)를 형성하는 단계(S13);는, 상기 수지재(20)가 상기 소잉홈(10a)의 전체 및 상기 기판(10)의 상면 전체를 둘러싸도록 형성될 수 있다.
또한, 상기 수지재(20)의 일부를 제거하여 상기 기판(10) 상면에 포스트 공간(A)을 형성하는 단계(S14);는, 상기 기판(10)의 패드(P)가 노출되도록 상기 수지재(20)를 적어도 에칭, 소잉, 드릴링, 레이저 드릴링, TMV(Through Mold Via) 가공법 및 이들의 조합들 중 어느 하나 이상을 선택하여 가공하는 단계;를 포함할 수 있다.
또한, 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리하는 단계(S19);는, 상기 기판(10)을 후면 그라인딩(backgrinding)하여 기판 두께를 얇게 하는 씨닝(thinning) 단계; 및 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 하방으로 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계;를 포함할 수 있다.
또한, 상기 기판(10)을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 단계;는, 상기 소잉홈(10a)의 바닥면에서부터 상기 웨이퍼 기판(10)의 후면까지의 영역을 모두 제거하는 단계;를 포함할 수 있다.
또한, 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계;는, 상기 기판(10)과 접촉하지 않고 상기 소잉홈(10a)에 형성된 상기 수지재(20)만을 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계;를 포함할 수 있다.
또한, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 수지재(20)를 형성하는 단계(S13);는, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;를 포함할 수 있다.
또한, 상기 반도체 패키지(100)는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)일 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 나타내는 단면도이다.
먼저, 도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는, 웨이퍼나 유리 기판이나 세라믹 기판 등의 기판(10)과, 상기 기판(10)의 패드(P) 상에 형성된 포스트(30)와, 이들을 둘러싸는 수지재(20)와, 상기 포스트(30)와 전기적으로 연결되고, 상기 수지재(20)의 상방으로 형성되는 재배선층(40)과, 상기 재배선층(40)을 보호하는 절연막(50)과, 상기 재배선층(40)에 형성되는 UBM(60)(Under Bump Metal) 및 상기 UBM(60)에 접합되는 솔더볼(70)을 포함할 수 있다.
여기서, 도 10에 도시된 바와 같이, 상기 수지재(20)는 상기 기판(10)의 측면과 상면을 둘러싸는 형상으로 형성되어 상기 기판(10)의 측면 크랙을 방지할 수 있고, 동시에, 상기 재배선층(40)의 하방에 설치되어 그 두께를 줄임으로써 소잉시 상기 수지재(20)의 측면 스트레스를 최소화할 수 있다.
도 11 내지 도 18은 도 10의 반도체 패키지(200)를 제조하는 과정을 단계적으로 나타내는 단면도들이다.
도 11 내지 도 18에 도시된 바와 같이, 도 10의 반도체 패키지(200)를 제조하는 과정을 단계적으로 설명하면, 먼저, 도 11에 도시된 바와 같이, 웨이퍼나 유리 기판이나, 세라믹 기판 등 패드(P)가 형성된 기판(10)을 준비할 수 있다.
이어서, 도 12에 도시된 바와 같이, 기판(10)의 패드(P)에 포스트(30)를 형성할 수 있다.
이 때, 상기 포스트(30)를 형성하기 위해서, 상기 패드(P)의 일부분이 노출되도록 상기 기판(10)에 포토레지스트 패턴을 형성하고, 상기 패드(P)의 노출된 부분을 도금재로 도금하여 상기 포스트(30)를 형성할 수 있다.
그러나, 이에 반드시 국한되지 않는 것으로서, 상기 포스트(30)를 솔더링하거나 접착하는 등 매우 다양한 방법으로 상기 포스트(30)를 형성할 수 있다.
이어서, 도 13에 도시된 바와 같이 개별칩의 경계영역을 따라 상기 기판(10)의 상면에서부터 하방으로 기판(10) 두께의 일부까지만 소잉하여 소잉홈(10a)을 형성할 수 있다.
이어서, 도 14에 도시된 바와 같이, 상기 소잉홈(10a)과, 상기 기판(10)의 상면 및 상기 포스트(30)에 수지재(20)를 형성할 수 있다.
이 때, 상기 수지재(20)가 상기 소잉홈(10a)의 전체와, 상기 기판(10)의 상면 및 상기 포스트(30)를 외부로 노출시키지 않도록 이들을 둘러싸는 형상으로 형성되는 것으로서, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성할 수 있다.
이어서, 도 15에 도시된 바와 같이, 상기 수지재(20)를 그라인딩하여 상기 포스트(30)의 일단부를 노출시킬 수 있다.
이어서, 도 16에 도시된 바와 같이, 상기 포스트(30)에 재배선층(40)을 형성할 수 있다.
이어서, 도 17에 도시된 바와 같이, 상기 재배선층(40)에 절연막(50) 패턴 또는 UBM(60)(Under Bump Metal) 패턴을 형성하고, 상기 재배선층(40) 또는 상기 UBM(60) 패턴 상에 솔더볼(70)을 접합할 수 있다.
이어서, 도 18에 도시된 바와 같이, 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리할 수 있다.
이 때, 상기 기판(10)을 후면의 일부분(도 18의 점선 박스 부분)을 그라인딩(backgrinding)하여 기판 두께를 얇게 하는 씨닝(thinning) 가공 후, 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 절단선(도 18의 일점 쇄선)을 따라 하방으로 소잉함으로써 각각의 개별칩(1)으로 분리할 수 있다.
여기서, 상기 기판(10)을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 가공시, 상기 소잉홈(10a)의 바닥면에서부터 상기 기판(10)의 후면까지의 영역을 모두 제거할 수 있다.
또한, 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 소잉할 때, 상기 기판(10)과 접촉하지 않고 상기 소잉홈(10a)에 형성된 상기 수지재(20)만을 소잉함으로써 각각의 개별칩(1)으로 분리할 수 있다.
따라서, 이러한 과정으로 제조된 상기 반도체 패키지(200)는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)로서, 웨이퍼 레벨 칩 스케일 패키지의 소잉 공정에서 발생하는 칩(기판(10))의 측면 크랙을 방지할 수 있고, 상기 수지재(20)의 소잉 길이를 단축시켜서 소잉으로 인한 측면 스트레스를 절감할 수 있다.
도 19는 도 10의 반도체 패키지(200)의 제조 방법을 나타내는 순서도이다.
도 10 내지 도 19에 도시된 바와 같이, 도 10의 반도체 패키지(200)의 제조 방법을 순서도로 설명하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 기판(10)의 패드(P)에 포스트(30)를 형성하는 단계(S21);와, 개별칩의 경계영역을 따라 상기 기판(10)의 상면에서부터 하방으로 기판(10) 두께의 일부까지만 소잉하여 소잉홈(10a)을 형성하는 단계(S22);와, 상기 소잉홈(10a)과, 상기 기판(10)의 상면 및 상기 포스트(30)에 수지재(20)를 형성하는 단계(S23);와, 상기 수지재(20)를 그라인딩하여 상기 포스트(30)의 일단부를 노출시키는 단계(S24);와, 상기 포스트(30)에 재배선층(40)을 형성하는 단계(S25);와, 상기 재배선층(40)에 절연막(50) 패턴 또는 UBM(60)(Under Bump Metal) 패턴을 형성하는 단계(S26);와, 상기 재배선층(40) 또는 상기 UBM(60) 패턴 상에 솔더볼(70)을 접합하는 단계(S27); 및 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리하는 단계(S28);를 포함할 수 있다.
여기서, 상기 소잉홈(10a)과, 상기 기판(10)의 상면 및 상기 포스트(30)에 수지재(20)를 형성하는 단계(S23);는, 상기 수지재(20)가 상기 소잉홈(10a)의 전체와, 상기 기판(10)의 상면 및 상기 포스트(30)를 외부로 노출시키지 않도록 이들을 둘러싸는 형상으로 형성될 수 있다.
또한, 상기 기판(10)의 패드(P)에 포스트(30)를 형성하는 단계(S21);는, 상기 패드(P)의 일부분이 노출되도록 상기 기판(10)에 포토레지스트 패턴을 형성하는 단계; 및 상기 패드(P)의 노출된 부분을 도금재로 도금하여 상기 포스트(30)를 형성하는 단계;를 포함할 수 있다.
또한, 상기 수지재(20)를 소잉하여 각각의 개별칩(1)으로 분리하는 단계(S28);는, 상기 기판(10)을 후면 그라인딩(backgrinding)하여 기판 두께를 얇게 하는 씨닝(thinning) 단계; 및 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 하방으로 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계;를 포함할 수 있다.
또한, 상기 기판(10)을 후면 그라인딩하여 기판 두께를 얇게 하는 씨닝 단계;는, 상기 소잉홈(10a)의 바닥면에서부터 상기 기판(10)의 후면까지의 영역을 모두 제거하는 단계;를 포함할 수 있다.
또한, 상기 소잉홈(10a)에 형성된 상기 수지재(20)를 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계(S28);는, 상기 기판(10)과 접촉하지 않고 상기 소잉홈(10a)에 형성된 상기 수지재(20)만을 소잉함으로써 각각의 개별칩(1)으로 분리하는 단계;를 포함할 수 있다.
또한, 상기 소잉홈(10a)과, 상기 기판(10)의 상면 및 상기 포스트(30)에 수지재(20)를 형성하는 단계(S23);는, 상기 소잉홈(10a) 및 상기 기판(10)의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (17)

  1. 개별칩의 경계영역을 따라 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계;
    상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계;
    상기 수지재의 일부를 제거하여 상기 기판 상면에 포스트 공간을 형성하는 단계;
    상기 포스트 공간에 도전재를 충전하여 포스트를 형성하는 단계;
    상기 포스트에 재배선층을 형성하는 단계;
    상기 재배선층 상에 절연막 패턴 또는 UBM(Under Bump Metal) 패턴을 형성하는 단계;
    상기 재배선층 또는 상기 UBM 패턴 상에 솔더볼을 접합하는 단계; 및
    상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;를 포함하고,
    상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계;는,
    상기 소잉홈 및 상기 기판의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;
    를 포함하는, 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소잉홈 및 상기 기판의 상면에 수지재를 형성하는 단계;는, 상기 수지재가 상기 소잉홈의 전체 및 상기 기판의 상면 전체를 둘러싸도록 형성되는, 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 수지재의 일부를 제거하여 상기 기판 상면에 포스트 공간을 형성하는 단계;는, 상기 기판의 패드가 노출되도록 상기 수지재를 적어도 에칭, 소잉, 드릴링, 레이저 드릴링, TMV(Through Mold Via) 가공법 및 이들의 조합들 중 어느 하나 이상을 선택하여 가공하는 단계;
    를 포함하는, 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 개별칩의 경계영역을 따라 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계; 이전에,
    패드가 형성된 상기 기판을 준비하는 단계;
    를 포함하는, 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;는,
    상기 기판을 후면 그라인딩(backgrinding)하여 적어도 상기 소잉홈의 바닥면에서부터 상기 기판의 후면까지의 영역을 제거하는 씨닝(thinning) 단계; 및
    상기 소잉홈에 형성된 상기 수지재를 하방으로 소잉함으로써 각각의 개별칩으로 분리하는 단계;
    를 포함하는, 반도체 패키지의 제조방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 소잉홈에 형성된 상기 수지재를 소잉함으로써 각각의 개별칩으로 분리하는 단계;는,
    상기 기판과 접촉하지 않고 상기 소잉홈에 형성된 상기 수지재만을 소잉함으로써 각각의 개별칩으로 분리하는 단계;
    를 포함하는, 반도체 패키지의 제조방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)인 것을 특징으로 하는, 반도체 패키지의 제조방법.
  10. 기판의 패드에 포스트를 형성하는 단계;
    개별칩의 경계영역을 따라 상기 기판의 상면에서부터 하방으로 기판 두께의 일부까지만 소잉하여 소잉홈을 형성하는 단계;
    상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계;
    상기 수지재를 그라인딩하여 상기 포스트의 일단부를 노출시키는 단계;
    상기 포스트에 재배선층을 형성하는 단계;
    상기 재배선층에 절연막 패턴 또는 UBM(Under Bump Metal) 패턴을 형성하는 단계;
    상기 재배선층 또는 상기 UBM 패턴 상에 솔더볼을 접합하는 단계; 및
    상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;를 포함하고,
    상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계;는,
    상기 소잉홈 및 상기 기판의 상면에 EMC(Epoxy Molding Compound)를 프린팅 또는 몰딩하여 형성하는 단계;
    를 포함하는, 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 소잉홈과, 상기 기판의 상면 및 상기 포스트에 수지재를 형성하는 단계;는, 상기 수지재가 상기 소잉홈의 전체와, 상기 기판의 상면 및 상기 포스트를 외부로 노출시키지 않도록 이들을 둘러싸는 형상으로 형성되는, 반도체 패키지의 제조 방법.
  12. 제 10 항에 있어서,
    상기 기판의 패드에 포스트를 형성하는 단계;는,
    상기 패드의 일부분이 노출되도록 상기 기판에 포토레지스트 패턴을 형성하는 단계; 및
    상기 패드의 노출된 부분을 도금재로 도금하여 상기 포스트를 형성하는 단계;
    를 포함하는, 반도체 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 수지재를 소잉하여 각각의 개별칩으로 분리하는 단계;는,
    상기 기판을 후면 그라인딩(backgrinding)하여 적어도 상기 소잉홈의 바닥면에서부터 상기 기판의 후면까지의 영역을 제거하는 씨닝(thinning) 단계; 및
    상기 소잉홈에 형성된 상기 수지재를 하방으로 소잉함으로써 각각의 개별칩으로 분리하는 단계;
    를 포함하는, 반도체 패키지의 제조방법.
  14. 삭제
  15. 제 10 항에 있어서,
    상기 소잉홈에 형성된 상기 수지재를 소잉함으로써 각각의 개별칩으로 분리하는 단계;는,
    상기 기판과 접촉하지 않고 상기 소잉홈에 형성된 상기 수지재만을 소잉함으로써 각각의 개별칩으로 분리하는 단계;
    를 포함하는, 반도체 패키지의 제조방법.
  16. 삭제
  17. 제 10 항에 있어서,
    상기 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)인 것을 특징으로 하는, 반도체 패키지의 제조방법.
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