KR20160054795A - 반도체 패키지의 제조 방법 및 반도체 패키지 - Google Patents

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KR20160054795A
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Abstract

본 발명은 반도체 패키지의 제조 방법 및 반도체 패키지에 관한 것이다.
일례로, 다수의 다이 패드가 형성된 반도체 다이 상에 패시베이션층을 형성하는 단계; 상기 패키베이션층 상에 형성되고, 상기 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 재배선층 상에 범프용 임시패턴부재를 배치하는 단계; 상기 패시베이션층, 상기 재배선층 및 상기 범프용 임시패턴부재가 덮이도록 몰딩부를 형성하는 단계; 상기 범프용 임시패턴부재가 노출되도록 상기 몰딩부를 그라인딩하는 단계; 노출된 상기 범프용 임시패턴부재를 제거하는 단계; 및 상기 범프용 임시패턴부재가 제거된 빈 공간을 통해 도전성 범프를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.

Description

반도체 패키지의 제조 방법 및 반도체 패키지{METHOD OF MANUFACTUING SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조 방법 및 반도체 패키지에 관한 것이다.
최근, 부품의 소형화와 대량 생산의 추세에 맞추어 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package; 이하 WLCSP)가 대두되고 있다. 상기 WLCSP는 웨이퍼 상태에서 패키지 공정을 수행하여 회로를 재배선(redistribution)하거나 플립칩(flip-chip) 범핑을 수행하여 패키지 구조를 완성한 후 이를 개별화함으로써 패키지로 완성된다. 따라서 WLCSP는 반도체 칩의 크기와 거의 같아 소형이고, 모든 패키징 공정이 웨이퍼 레벨에서 이루어져 대량 생산이 가능하여 제조 원가를 낮출 수 있다.
일반적으로 WLCSP는 다이 패드가 형성된 반도체 다이, 패시베이션층, 재배선층, 솔더 범프 및 몰딩부를 포함한다. 상기 솔더 범프는 일정 크기를 갖도록 형성되므로 솔더 범프 간의 거리인 피치(pitch)를 줄이는데 한계가 있다. 또한, 상기 몰딩부는 솔더 범프가 형성된 이후 형성되므로 그 두께를 조절하는 것이 쉽지 않다.
이와 같은 솔더 범프 간의 거리인 피치와 몰딩부의 두께는 WLCSP의 크기를 결정하는 중요한 요소들로서 피치를 최소화하고 몰딩부의 두께를 조절할 수 있는 기술 개발이 필요하다.
본 발명은, 솔더 범프를 좀 더 작은 크기로 패터닝하여 솔더 범프 간 거리인 피치를 최소화하고, 솔더 범프를 형성하는 과정에서 몰딩부의 두께를 조절함으로써 크기가 최소화된 반도체 패키지를 제조할 수 있는 방법과 그 방법에 따라 제조된 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 다수의 다이 패드가 형성된 반도체 다이 상에 패시베이션층을 형성하는 단계; 상기 패키베이션층 상에 형성되고, 상기 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 재배선층 상에 범프용 임시패턴부재를 배치하는 단계; 상기 패시베이션층, 상기 재배선층 및 상기 범프용 임시패턴부재가 덮이도록 몰딩부를 형성하는 단계; 상기 범프용 임시패턴부재가 노출되도록 상기 몰딩부를 그라인딩하는 단계; 노출된 상기 범프용 임시패턴부재를 제거하는 단계; 및 상기 범프용 임시패턴부재가 제거된 빈 공간을 통해 도전성 범프를 형성하는 단계를 포함한다.
또한, 상기 범프용 임시패턴부재를 배치하는 단계에서 소잉할 위치에 소잉용 임시패턴부재를 함께 배치하고, 상기 범프용 임시패턴부재를 제거하는 단계에서 상기 소잉용 임시패턴부재를 함께 제거하여 소잉라인을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 도전성 범프를 형성하는 단계 이후 상기 소잉라인을 따라 상기 반도체 다이를 소잉하는 단계를 더 포함할 수 있다.
또한, 상기 소잉용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함할 수 있다.
또한, 상기 범프용 임시패턴부재를 배치하는 단계에서 상기 도전성 범프가 형성되지 않을 위치에 기준마크(fiducial mark)용 임시패턴부재를 함께 배치하고, 상기 범프용 임시패턴부재를 제거하는 단계에서 상기 기준마크용 임시패턴부재를 함께 제거하여 기준마크를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 기준마크용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함할 수 있다.
또한, 상기 범프용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함할 수 있다.
또한, 상기 몰딩부를 그라인딩하는 단계에서 상기 범프용 임시패턴부재의 일부분을 그라인딩하여 상기 몰딩부의 두께를 조절할 수 있다.
또한, 상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 도전성 범프의 노출면과 상이한 형태로 이루어질 수 있다.
또한, 상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 범프용 임시패턴부재에 의해 평면으로 형성될 수 있다.
또한, 상기 도전성 범프의 노출면은 구면으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는, 반도체 다이; 상기 반도체 다이 상에 형성된 패시베이션층; 상기 패시베이션층 상에 형성되고, 상기 패시베이션층을 관통하여 상기 반도체 다이와 전기적으로 연결된 재배선층; 상기 패시베이션층과 상기 재배선층을 덮도록 형성된 몰딩부; 및 상기 재배선층과 전기적으로 연결되고 상기 몰딩부를 관통하여 외부로 돌출된 다수의 도전성 범프를 포함하고, 상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 도전성 범프의 노출면과 상이한 형태로 이루어진다.
또한, 상기 도전성 범프 및 상기 몰딩부의 접촉면은 평면으로 이루어질 수 있다.
또한, 상기 도전성 범프의 노출면은 구면으로 이루어질 수 있다.
본 발명에 따르면, 솔더 범프를 좀 더 작은 크기로 패터닝하여 솔더 범프 간 거리인 피치를 최소화하고, 솔더 범프를 형성하는 과정에서 몰딩부의 두께를 조절함으로써 크기가 최소화된 반도체 패키지를 제조할 수 있는 방법과 그 방법에 따라 제조된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지의 상면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 흐름도이다. 도 10은 본 발명의 실시예에 따른 반도체 패키지의 상면도이다. 여기서 도 8은 도 10의 I-I’선을 따라 절취한 단면을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법(S100)은 패시베이션층 형성 단계(S110), 재배선층 형성 단계(S120), 범프용 임시패턴부재 배치 단계(S130), 몰딩부 형성 단계(S140), 몰딩부 그라인딩 단계(S150), 범프용 임시패턴부재 제거 단계(S160) 및 도전성 범프 형성 단계(S170)를 포함한다.
상기 패시베이션층 형성 단계(S110)에서는 도 2에 도시된 바와 같이 미리 준비된 반도체 다이(110) 상의 일정 영역에 제 2 패시베이션층(120)을 형성할 수 있다. 상기 제 2 패시베이션층(120)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘 (silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다. 그러나, 본 발명의 실시예에서는 상기 제 2 패시베이션층(120)을 이러한 재질로 한정하는 것은 아니다.
한편, 상기 반도체 다이(110)는 반도체 기판(111), 제 1 패시베이션층(113) 및 다이 패드(113)를 포함할 수 있다. 상기 반도체 기판(111)은 대부분 실리콘 재질로 이루어질 수 있으며, 그 내부에는 다수의 반도체 소자들(미도시)이 형성될 수 있다.
상기 제 1 패시베이션층(113)은 상기 반도체 기판(111) 상면에 형성될 수 있다. 상기 제 1 패시베이션층(113)은 상기 반도체 기판(111)의 외부 충격으로부터 보호하고, 상기 다이 패드(115)를 제외한 상기 반도체 기판(11)의 상면을 절연할 수 있다. 상기 제 1 패시베이션층(113)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘 (silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다 그러나, 본 발명의 실시예에서는 상기 제 1 패시베이션층(113)을 이러한 재질로 한정하는 것은 아니다.
상기 다이 패드(115)는 상기 제 1 패시베이션층(113)으로부터 노출되도록 형성되며, 상기 반도체 기판(111)의 상면에 다수 개로 구비될 수 있다. 상기 다이 패드(115)는 상기 반도체 소자들(미도시)의 전기적 입출력 단자로서, 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 그러나, 본 발명의 실시예에서는 상기 다이 패드(115)를 이러한 재질로 한정하는 것은 아니다.
상기 재배선층 형성 단계(S120)에서는 도 3에 도시된 바와 같이 상기 제 2 패시베이션층(120) 상에 형성되고, 상기 제 2 패시베이션층(120)의 관통하여 상기 다이 패드(115)와 전기적으로 연결되는 재배선층(130)을 형성할 수 있다. 상기 재배선층(120)은 상기 다이 패드(115)와 후속으로 진행되는 도전성 범프(141) 사이를 전기적으로 연결함으로써 상기 다이 패드(115)의 위치를 변경하는 역할을 한다. 이러한 재배선층(130)은 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 그러나, 본 발명의 실시예에서는 재배선층(130)을 이러한 재질로 한정하는 것은 아니다.
상기 범프용 임시패턴부재 배치 단계(S130)에서는 상기 재배선층(130) 상에 다수의 범프용 임시패턴부재(140a)를 각각 배치할 수 있다. 상기 범프용 임시패턴부재(140a)는 후속으로 진행되는 도전성 범프(141)가 형성될 위치에 각각 배치될 수 있다.
상기 범프용 임시패턴부재(140a)는 포토레지스트(photoresist) 또는 드라이필름(dry film)을 이용하여 수십 ㎛ 크기의 미세패턴으로 형성되며, 후속으로 진행되는 도전성 범프(141)의 하부 구조의 틀을 제공할 수 있다. 이러한 상기 범프용 임시패턴부재(140a)의 측면은 기존의 솔더 범프의 외면과 달리 평면 구조로 이루어질 수 있다.
더불어, 상기 범프용 임시패턴부재 배치 단계(S130)에서는 도 2에 도시된 바와 같이 소잉용 임시패턴부재(140b)와 기준마크(fiducial mark)용 임시패턴부재(140c)를 각각 더 배치할 수 있다. 상기 소잉용 임시패턴부재(140b)는 소잉라인을 형성하기 위한 임시 구조물로서 포토레지스트 또는 드라이필름을 이용하여 형성할 수 있다. 상기 기준마크(fiducial mark)용 임시패턴부재(140c)는 기준마크를 형성하기 위한 임시 구조물로서 포토레지스트 또는 드라이필름을 이용하여 형성할 수 있다.
상기 몰딩부 형성 단계(S140)에서는 상기 제 1 재배선층(113), 제 2 패시베이션층(120), 재배선층(130), 범프용 임시패턴부재(140a), 소잉용 임시패턴부재(140b) 및 기준마크용 임시패턴부재(140c)가 모두 덮이도록 몰딩부(150)를 형성할 수 있다.
상기 몰딩부 그라인딩 단계(S150)에서는 범프용 임시패턴부재(140a), 소잉용 임시패턴부재(140b) 및 기준마크용 임시패턴부재(140c)가 각각 노출되도록 상기 몰딩부(150)를 그라인딩할 수 있다. 이때, 도 6a에 도시된 바와 같이, 상기 몰딩부(150)를 그라인딩하는 정도를 조절할 수 있다. 예를 들어, G1 라인을 따라 상기 범프용 임시패턴부재(140a)가 그라인딩되지 않고 상면이 그대로 노출될 정도로 그라인딩을 실시할 수 있다. 또한, G2 라인을 따라 상기 범프용 임시패턴부재(140a)의 일부분이 그라인딩되어 노출될 정도로 그라인딩을 실시할 수 있다. 이와 같이 G1 또는 G2 라인을 따라 그라인딩 레벨을 조절함으로써 상기 몰딩부(150)의 최종 두께(D1, D2)를 조절할 수 있다.
상기 범프용 임시패턴부재 제거 단계(S160)에서는 통상의 포토레지스트 또는 드라이필름의 에칭 공정을 진행하여 상기 범프용 임시패턴부재(140a)를 제거할 수 있다. 또한, 상기 범프용 임시패턴부재 제거 단계(S160)에서는 상기 범프용 임시패턴부재(140a)와 더불어 상기 소잉용 임시패턴부재(140b)와 기준마크용 임시패턴부재(140c)를 함께 제거할 수 있다.
이와 같이 각각의 임시패턴부재들이 모두 제거되면, 도 7에 도시된 바와 같이, 상기 범프용 임시패턴부재(140a)가 제거된 공간은 범프용 홈(140a’)으로 형성되고, 소잉용 임시패턴부재(140b)가 제거된 공간은 소잉라인(140b’)으로 형성되며, 기준마크용 임시패턴부재(140c)가 제거된 공간은 기준마크(140c’)로 형성될 수 있다. 여기서, 상기 범프용 홈(140a’)의 저면에는 상기 재배선층(130)이 노출될 수 있다. 상기 소잉라인(140b’)과 기준마크(140c’)는 저면에 제 1 패시베이션층(113)이 노출되는 홈의 형태로 이루어질 수 있다.
상기 도전성 범프 형성 단계(S170)에서는 상기 범프용 홈(140a’)에 솔더 물질을 충진하여 도 8에 도시된 바와 같이 도전성 범프(141)를 각각 형성할 수 있다. 상기 도전성 범프(141)는 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명의 실시예에서는 상기 도전성 범프(141)의 재질을 한정하는 것은 아니다.
이후, 상기 소잉라인(140b)을 따라 소잉 공정을 진행함으로써 도 9에 도시된 바와 같이 하나의 반도체 패키지(100) 블록을 형성할 수 있다. 이와 같이 형성된 반도체 패키지(100)의 도전성 범프(141)는 기존의 솔더 범프와는 구조적인 차이점이 있다. 기존의 솔더 범프는 구의 형태로 이루어지기 때문에 몰딩부와의 접촉면과 몰딩부로부터 돌출된 노출면이 모두 구면으로 이루어진다. 그러나, 본 발명의 실시예에 따른 도전성 범프(141)는 범프용 임시패턴부재(140a)에 의해 몰딩부(150)와의 접촉면(Cs)이 평면으로 이루어지며, 몰딩부(150)로부터 돌출된 노출면(Es)이 구면으로 이루어질 수 있다. 이에 따라 도전성 범프(141)의 하부 단면 구조는 사각형의 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 범퍼용 임시패턴부재(140a)를 이용하여 도전성 범프(141)를 수십 ㎛ 수준의 직경을 갖는 미세패턴으로 형성함으로써, 도전성 범프 간(141)의 거리인 피치(P)를 최소화할 수 있다. 또한, 몰딩부(150)의 그라인딩 과정에서 그라인딩 레벨을 조절함으로써 몰딩부(150)의 최종 두께를 조절할 수 있다. 이와 같이, 도전성 범프(141) 간의 피치(P)를 최소화하고, 몰딩부(150)의 두께를 조절함으로써, 크기가 최소화된 반도체 패키지(100)를 제조할 수 있다.
더불어, 도전성 범프(141)를 형성하는 과정에서 소잉용 및 기준마크용 임시패턴부재들(140b, 140c)을 이용하여 소잉라인(140b’)과 기준마크(140c’)를 함께 형성함으로써, 별도의 추가 공정이 필요 없으며 그에 따른 제조 시간을 절약할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 패키지의 제조 방법 및 반도체 패키지를 실시하기 위한 실시예에 불과한 것으로, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100: 반도체 패키지
110: 반도체 다이
111: 반도체 기판
113: 제 1 패시베이션층
115: 다이 패드
120: 제 2 패시베이션층
130: 재배선층
140a: 범퍼용 임시패턴부재
140b: 소잉용 임시패턴부재
140c: 기준마크용 임시패턴부재
141: 도전성 범퍼
150: 몰딩부

Claims (14)

  1. 다수의 다이 패드가 형성된 반도체 다이 상에 패시베이션층을 형성하는 단계;
    상기 패키베이션층 상에 형성되고, 상기 패시베이션층을 관통하여 상기 다이 패드와 전기적으로 연결되는 재배선층을 형성하는 단계;
    상기 재배선층 상에 범프용 임시패턴부재를 배치하는 단계;
    상기 패시베이션층, 상기 재배선층 및 상기 범프용 임시패턴부재가 덮이도록 몰딩부를 형성하는 단계;
    상기 범프용 임시패턴부재가 노출되도록 상기 몰딩부를 그라인딩하는 단계;
    노출된 상기 범프용 임시패턴부재를 제거하는 단계; 및
    상기 범프용 임시패턴부재가 제거된 빈 공간을 통해 도전성 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 범프용 임시패턴부재를 배치하는 단계에서 소잉할 위치에 소잉용 임시패턴부재를 함께 배치하고,
    상기 범프용 임시패턴부재를 제거하는 단계에서 상기 소잉용 임시패턴부재를 함께 제거하여 소잉라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 도전성 범프를 형성하는 단계 이후 상기 소잉라인을 따라 상기 반도체 다이를 소잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 소잉용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 범프용 임시패턴부재를 배치하는 단계에서 상기 도전성 범프가 형성되지 않을 위치에 기준마크(fiducial mark)용 임시패턴부재를 함께 배치하고,
    상기 범프용 임시패턴부재를 제거하는 단계에서 상기 기준마크용 임시패턴부재를 함께 제거하여 기준마크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 기준마크용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 범프용 임시패턴부재는 포토레지스트 또는 드라이필름을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 몰딩부를 그라인딩하는 단계에서 상기 범프용 임시패턴부재의 일부분을 그라인딩하여 상기 몰딩부의 두께를 조절하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 도전성 범프의 노출면과 상이한 형태로 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 범프용 임시패턴부재에 의해 평면으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 9 항에 있어서,
    상기 도전성 범프의 노출면은 구면으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 반도체 다이;
    상기 반도체 다이 상에 형성된 패시베이션층;
    상기 패시베이션층 상에 형성되고, 상기 패시베이션층을 관통하여 상기 반도체 다이와 전기적으로 연결된 재배선층;
    상기 패시베이션층과 상기 재배선층을 덮도록 형성된 몰딩부; 및
    상기 재배선층과 전기적으로 연결되고 상기 몰딩부를 관통하여 외부로 돌출된 다수의 도전성 범프를 포함하고,
    상기 도전성 범프 및 상기 몰딩부의 접촉면은 상기 도전성 범프의 노출면과 상이한 형태로 이루어진 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 도전성 범프 및 상기 몰딩부의 접촉면은 평면으로 이루어진 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 도전성 범프의 노출면은 구면으로 이루어진 것을 특징으로 하는 반도체 패키지.
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