KR20190053235A - 웨이퍼 레벨 패키지 및 방법 - Google Patents

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KR20190053235A
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KR
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insulating layer
layer
semiconductor wafer
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조지 추
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마이크로칩 테크놀로지 인코포레이티드
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    • H01L2224/05166—Titanium [Ti] as principal constituent
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Abstract

구리 기둥 범프 반도체 패키징 방법은 구리 기둥 범프 아래의 유기 절연 층을 구리 기둥 범프의 주변 및 그 부근에만 패턴화한다. 유기 절연 층, 전형적으로 박막 폴리머(중합체) 층은 구리 기둥 플립 칩 접합 공정 중에 반도체 웨이퍼를 보호하기 위해 구리 기둥 범프의 배리어 층으로서 작용한다. 구리 기둥 범프 반도체 패키징 방법은 유기 절연 층에 의해 반도체 웨이퍼로 도입되는 응력을 줄이기 위해 유기 절연 층이 적용되는 영역을 제한한다. 다른 실시 예에서, 구리 기둥 범프 반도체 패키징 방법은 크고 연속적인 유기 절연 층을 사용하지 않고 구리 기둥 범프 아래에 형성된 유기 절연 층을 구리 필러 범프를 둘러싸는 영역과 재배치 층의 경로를 따라 패턴화한다.

Description

웨이퍼 레벨 패키지 및 방법
본 출원은 2016년 9월 23일자로 출원된 미국 가출원 제62/399,111호 웨이퍼 레벨 패키지 및 방법에 대한 우선권을 주장하며, 상기 가출원은 그 전체가 본 명세서에 참조로 포함된다.
구리 기둥 범프 플립-칩 상호접속(interconnect) 기술을 이용한 반도체 패키징이 널리 채택되고 있다. 구리 기둥 범프는 집적 회로 칩과 패키지 기판 사이의 플립 칩 상호연결로서 사용된다. 구리 기둥 범프 플립-칩 상호접속은 웨이퍼 레벨 패키징의 일종이며, 웨이퍼 프로세싱이 완료된 후 웨이퍼가 개개의 집적 회로 다이로 다이싱되기 전에 구리 기둥 범프가 집적 회로 다이의 본드 패드 상에 형성된다. 보다 상세하게는, 웨이퍼 프로세싱의 끝에서, 웨이퍼는 노출된 본드 패드만으로 집적 회로의 모든 능동 회로를 덮는 패시베이션 층으로 지칭되는 최종 유전체 층으로 코팅된다. 패시베이션 층은 전형적으로 실리콘 이산화물 또는 실리콘 질화물을 사용하여 형성된다. 그 후 웨이퍼의 백 엔드 프로세싱은 웨이퍼가 처리되어 웨이퍼의 노출 된 본드 패드 상에 구리 기둥 범프를 형성하는 곳에서 시작될 수 있다. 구리 기둥 범프가 형성된 후에, 웨이퍼는 개별적인 집적 회로 다이로 다이싱되고, 각 집적 회로 다이는 구리 기둥 범프가 패키지에 대한 플립 칩 상호 접속부로서 사용되는 패키지 기판상에 플립 칩 구성으로 조립된다.
도 1은 몇몇 실시 예에서 구리 기둥 범프 플립-칩 상호 접속 기술을 사용하는 패키지된 집적 회로의 단면도이다. 도 1을 참조하면, 집적 회로 다이(12)는 플립-칩 반도체 패키지(10)에 패키징된다. 능동 회로 및 외부 접속용 본드 패드를 포함하는 집적 회로 다이(12)의 전면은 패키지에서 하향으로 향하게 된다. 구리 기둥 범프(14)는 집적 회로(12)의 본드 패드 상에 형성되고 집적 회로 다이(12)와 일반적으로 인쇄 회로 기판(PCB)으로 형성된 패키지 기판(20) 사이의 전기적 상호접속부로서 사용된다. 집적 회로 다이(12)는 패키지 기판(20)에 플립-칩 부착된다. 언더필 재료(16) 및 댐(18)은 플립-칩 부착 공정에서 사용될 수 있다.
PCB 패키지 기판(20)은 단일 층 또는 다중 층 PCB 일 수 있다. PCB 패키지 기판(20)은 집적 회로 다이(20) 상에 형성된 구리 기둥 범프들을 수용하고 그리고 기판의 상부 측 상에 형성된 구리 기둥 범프들을 기판의 하부 측 상에 형성된 솔더볼들의 어레이(22)에 전기적으로 연결하기 위하여 그 위에 인쇄되고 PCB에 형성된 도전성 트레이스를 포함한다. 솔더 볼(22)은 반도체 패키지(10)의 외부 접속을 형성한다.
본 예시에서, 집적 회로 다이는 실리콘 온 인슐레이터 집적 회로로서 형성된다. 집적 회로 다이가 고전압 애플리케이션에 사용되는 경우, 집적 회로 다이(12)의 후면상의 절연체 기판 상에 상당한 전하 축적이 있을 수 있다. 일부 예에서, 집적 회로 다이(12)의 후면은 접지될 필요가 있다. 따라서, 집적 회로 다이(12)의 후면 상에 도전성 상부 기판(26)이 형성되고 도전성 접착제(24)를 통해 후면에 부착된다. 본드 와이어(28)는 전기적 접지 접속을 위해 상부 기판(26)을 패키지 기판 (20)에 전기적으로 연결하는데 사용된다. 다음에 그 전체 구조는 몰드 화합물(29) 내에 캡슐화되어 반도체 패키지(10)를 형성한다.
구리 기둥 범프 플립 칩 상호 접속(연결) 공정에서, 다이 변형으로 인한 패키징 실패가 관찰되고 있다. 도 2는 일례로 다이 변형으로 인한 패키지 고장 모드를 도시한다. 플립-칩 상호 접속 공정에서, 구리 기둥 범프가 웨이퍼 상에 형성된 후, 웨이퍼는 소정의 원하는 다이 두께로 백 그라인딩 된다.
예를 들어, 웨이퍼는 700㎛의 두께를 가질 수 있고, 약 100㎛의 배경이다. 그 다음, 웨이퍼는 개별적인 다이(12)로 다이싱 된다. 다이싱 된 후, 집적 회로 다이(12)상의 소정의 응력은 도 2에서 볼 수 있는 바와 같이 다이가 휘어지게 한다. 다이(12)상의 휨(변형)은 다이가 패키지 기판 (20)에 적절히 부착되는 것을 방지한다. 특히, 다이 휨에 기인하여, 구리 기둥 범프들 중 일부는 패키지 기판(20)상의 도전 트레이스들과 물리적으로 접촉할 수 없으며, 도 2에 도시된 바와 같이 다이의 모서리에서 개방 연결을 유도한다.
다이 휨 문제는 전형적으로 10mm×10mm와 같은 큰 다이 크기, 및 100㎛와 같이 얇은 다이 두께를 갖는 집적 회로 다이에 영향을 미친다. 경우에 따라 다이의 휨이 다이 두께의 70% 인 최대 70㎛ 일 수 있다. 다이 크기가 크지만 다이 두께가 얇은 집적 회로 다이의 다이 휨 문제는 인쇄 회로 기판에 플립 칩 본딩을 불가능하게 한다.
다이 휨 문제에 대한 종래의 해결책은 웨이퍼를 200㎛ 또는 250㎛ 두께로 백 그라인드하는 것과 같이 다이 두께를 증가시키는 것을 포함한다. 그러나, 두꺼운 다이 사이즈는 패키지 두께도 증가시키므로 바람직하지 않을 때도 있고, 소형 모바일 장치와 같은 특정 애플리케이션에 바람직하지 못하다. 일부 경우에, 다이 휨은 구리 필러 범프를 형성하기 위한 백 엔드 프로세싱 동안 집적 회로 다이의 전면에 도포된 폴리이미드 재료로 인한 것으로 믿어진다. 따라서, 다이 뒤틀림 문제에 대한 몇몇 종래의 해결책은 집적 회로 다이상에 보다 낮은 경화 온도 또는 보다 낮은 굴곡 모듈러스 특성을 갖는 폴리이미드 재료를 사용하는 것을 포함한다. 이러한 대체 물질은 때때로 반도체 패키지의 비용을 증가시킨다.
본 발명은 프로세스; 장치; 시스템; 및/또는 물질의 조성을 포함하는 다양한 방법으로 구형될 수 있다. 본 명세서에서, 이러한 구현들 또는 본 발명이 취할 수 있는 임의의 다른 형태는 기술들로 지칭될 수 있다. 일반적으로, 개시된 공정의 단계들의 순서는 본 발명의 범위 내에서 변경될 수 있다.
본 발명의 하나 이상의 실시예에 대한 상세한 설명이 본 발명의 원리를 설명하는 첨부 도면과 함께 아래에 제공된다. 본 발명은 이러한 실시 예와 관련하여 기술되어 있지만, 본 발명은 임의의 실시 예에 한정되지 않는다. 본 발명의 범위는 청구 범위에 의해서만 제한되며, 본 발명은 다수의 대안, 수정 및 균등 물을 포함하며, 본 발명의 완전한 이해를 제공하기 위해 하기의 설명에서 수많은 특정 세부 사항이 설명된다. 이러한 세부 사항은 예시를 위해 제공되며, 본 발명은 이러한 특정 세부 사항의 일부 또는 전부 없이 청구 범위에 따라 실시될 수 있다. 명료함을 위해, 본 발명과 관련된 기술 분야에서 공지된 기술은 본 발명이 불필요하게 불명료하게되지 않도록 상세하게 설명되지 않았다.
본 발명의 실시 예에 따른 구리 기둥(필러) 범프 반도체 패키지의 제조 방법은 상기 구리 기둥 범프의 하부에 형성된 유기 절연 층을 상기 구리 기둥 범프의 주변 및 그 근방 영역에만 패터닝하는 단계를 포함한다. 유기 절연 층, 전형적으로 박막 폴리머 층은 구리 기둥 범프 플립 칩 접합 공정 중에 반도체 웨이퍼를 보호하기 위해 구리 기둥 범프의 배리어 층으로서 사용된다. 본 발명의 반도체 패키지 방법은 유기 절연 층에 의해 반도체 웨이퍼에 도입되는 응력을 감소시키기 위해 유기 절연 층이 도포되는 영역을 제한한다.
다른 실시 예에서, 재배치 프로세스를 사용하여 구리 기둥 범프 반도체 패키지를 형성하는 방법은 구리 기둥 범프 및 재배치 층 아래에 형성된 유기 절연 층을 본드 패드 및 범프 패드를 둘러싸는 영역을 덮도록 패터닝하는 단계, 및 재배치 층의 경로를 따라 유기 절연 층의 섬들을 형성하는 단계를 포함한다. 제2 유기 절연 층이 재배치 층의 상부에 사용될 때, 제2 유기 절연 층은 또한 본드 패드 및 범프 패드를 둘러싸는 영역을 커버하고 제2 유기 절연 층의 섬을 형성하도록 패터닝 될 수 있다. 제2 유기 절연 층의 섬들은 재배치 층 아래에 형성된 유기 절연 층의 섬으로부터 오프셋 될 수 있다. 이러한 방식으로, 하나 이상의 유기 절연 층이 구리 기둥 범프 공정으로부터 응력 제거를 제공하는데 사용된다. 그러나, 유기 절연 층의 크고 연속적인 영역이 형성되지 않아, 유기 절연 층에 의해 반도체 웨이퍼에 유도된 응력이 상당히 감소된다.
본 설명에서, 유기 절연 층은 구리 기둥 범프를 형성하기 위한 백 엔드 공정 동안 웨이퍼를 보호하기 위해 반도체 웨이퍼에 도포되거나 코팅되는 박막 유기 절연 재료를 지칭한다. 유기 절연 층은 또한 반도체 웨이퍼가 반도체 웨이퍼의 전체 표면을 덮고 본드 패드만을 노출시키는 최종 유전체 층-패시베이션 층-을 갖는 반도체 웨이퍼 제조 공정을 완료한 후에 도포된 유기 절연 층으로서의 포스트 웨이퍼 처리 유전체 층으로 지칭된다. 보다 구체적으로, 패시베이션 층, 전형적으로 실리콘 이산화물 층 또는 실리콘 나이트라이드 층은 노출된 본드 패드만을 갖는 반도체 웨이퍼 상에 형성된 집적 회로 다이의 모든 능동 회로를 덮는다. 반도체 웨이퍼의 백 엔드 프로세싱은 반도체 웨이퍼 상에 형성된 집적 회로 다이들이 후속적으로 패키징 될 수 있도록 반도체 웨이퍼의 노출된 본드 패드 상에 구리 기둥 범프를 형성하는 단계를 포함한다. 유기 절연 층은 구리 기둥 범프가 형성되기 위해 완성된 반도체 웨이퍼 상에 형성되고, 반도체 웨이퍼와 그 위에 형성된 구리 기둥 범프 사이에 기계적 응력 버퍼를 제공하는데 사용된다. 유기 절연 층은 전형적으로 폴리이미드(PI) 또는 폴리벤족사졸(PBO)과 같은 박막 중합체(polymer) 물질이다.
도 1은 일부 실시 예에서 구리 기둥 범프 플립-칩 상호 접속 기술을 사용하는 패키지 된 집적 회로의 단면도이다.
도 2는 일례에서의 휨에 의한 패키지 고장 모드를 도시한다.
도 3은, 도 3(a) 내지 도 3(i)를 포함하고, 반도체 웨이퍼의 본드 패드 상에 구리 기둥 범프를 형성하기 위한 종래의 백엔드 처리 단계를 도시한다.
도 4는, 도 4(a) 및 도 4(b)를 포함하고, 반도체 웨이퍼 상에 형성된 구리 기둥 범프의 단면도 및 도 3의 종래의 백 엔드 프로세싱 단계를 사용하여 형성된 구리 기둥 범프를 갖는 집적 회로 다이의 평면도이다.
도 5는, 도 5(a) 및 도 5(b)를 포함하고, 일부 실시예에서 재배치 층 상에 형성된 구리 기둥 범프의 단면도 및 재배치 상에 형성된 구리 기둥 범프를 갖는 집적 회로 다이의 평면도이다.
도 6은 다수의 구리 기둥 범프가 형성된 웨이퍼의 더 큰 부분을 나타낸 도 3 및 도 4의 반도체 웨이퍼의 또 다른 단면도이다.
도 7은 본 발명의 실시 예들에서의 반도체 패키징 방법을 사용하여 그 위에 형성된 구리 기둥 범프들을 갖는 반도체 웨이퍼의 단면도이다.
도 8(a)를 포함하는 도 8은 본 발명의 실시 예에서 구리 기둥 범프를 형성하기 위한 반도체 패키징 방법을 도시하는 흐름도이다.
도 9는, 도 9(a) 내지 도 9(i)를 포함하고, 도 8의 반도체 패키징 방법을 사용하여 반도체 웨이퍼의 본드 패드 상에 구리 기둥 범프를 형성하기 위한 백 엔드 프로세싱 단계를 도시한다.
도 10은, 도 10(a) 및 도 10(b)를 포함하고, 반도체 웨이퍼 상에 형성된 구리 기둥 범프의 단면도 및 도 8의 백 엔드 반도체 패키징 방법을 사용하여 형성된 구리 기둥 범프를 갖는 집적 회로 다이의 평면도이다.
도 11은, 도 11(a) 및 도 11(b)를 포함하고, 재배치 층을 사용하는 구리 기둥 범프의 단면도 및 본 발명의 일 실시예의 반도체 패키징 방법을 이용하여 형성된 집적 회로 다이의 평면도이다.
도 12는, 도 12(a) 및 도 12(b)를 포함하고, 재배치 층을 사용한 구리 기둥 범프의 단면도 및 본 발명의 다른 실시예에서의 반도체 패키지 방법을 이용하여 형성된 집적 회로 다이의 평면도이다.
도 13은 본 발명의 실시 예에서 재배치 층을 이용하여 구리 기둥 범프를 형성하는 반도체 패키지 방법을 도시한 흐름도이다.
도 14는 본 발명의 실시 예에서 재배치 층을 사용하여 구리 기둥 범프를 형성하기 위한 반도체 패키징 방법을 도시한 흐름도이다.
종래의 백 엔드 프로세싱 단계에서, 반도체 웨이퍼의 전체 표면은 구리 필러 범프 용 본드 패드 상에 형성된 개구부를 갖는 유기 절연 재료로 코팅된다. 도 3(a) 내지 도 3(i)를 포함하는 도 3은 반도체 웨이퍼의 본드 패드 상에 구리 기둥 범프를 형성하기 위한 종래의 백 엔드 공정 단계를 도시한다. 도 4(a) 및 도 4(b)를 포함하는 도 4는 반도체 웨이퍼 상에 형성된 구리 필러 범프의 단면도 및 도 3의 통상적인 백 엔드 프로세싱 단계를 사용하여 형성된 구리 기둥 범프를 갖는 집적 회로 다이의 평면도이다. 도 3 및 도 4를 참조하면, 프론트 엔드 웨이퍼 제조 공정 후에, 반도체 웨이퍼(5)는 액티브 회로가 형성된 반도체 기판(30) 상에 형성된 패시베이션 층(34)으로 형성된다(도 3 (a)). 도 3은 본드 패드(32)가 반도체 기판(30) 상에 형성되는 반도체 웨이퍼(5)의 일부분만을 도시한다. 반도체 기판(30)은 노출된 본드 패드(32)를 제외하고 전체적으로 패시베이션 층(34)에 의해 덮인다. 본드 패드(32)는 전형적으로 알루미늄 본드 패드 또는 구리 본드 패드이다. 백 엔드 프로세싱 단계의 시작에서, 반도체 웨이퍼(5)는 유기 절연 재료로 코팅되어, 유기 절연 층(35)을 형성한다(도 3 (b)). 특히, 구리 필러 범프 플립 칩 본딩 공정은 집적 회로 다이에 많은 스트레스를 초래한다. 신뢰성을 향상시키기 위해, 절연 층, 전형적으로는 유기 절연 재료가 구리 필러 범프가 형성되기 전에 본드 패드 개구를 밀봉하도록 웨이퍼에 도포된다. 절연 층(35)은 웨이퍼 표면을 코팅하고 본드 패드(32)만을 노출시킨다. 유기 절연 물질은 전형적으로 폴리이미드이고 유기 절연 층(35)은 여기서 폴리이미드 층으로 지칭된다.
특히, 폴리이미드 층(35)은 포토 레지스트 층(36)을 패터닝하기 위해 마스크를 사용하여 본딩 패드(32) 상에 개구부(37)를 형성하는 것과 같이 패터닝된다. 패터닝 공정 후에, 폴리이미드 층(35)은 본드 패드(32)상의 개구부(37)를 제외하고 반도체 웨이퍼(5) 전체를 덮는다(도 3 (c)). 다음, 시드 금속층(38)이 스퍼터링과 같은 방법으로 반도체 웨이퍼(5) 상에 증착된다(도 3 (d)). 시드 금속층(38)은 전형적으로 티타늄-구리(Ti-Cu) 층, 또는 티타늄-니켈-구리(Ti-NiCu) 층, 또는 티타늄/텅스텐-구리(TIW-Cu) 층, 또는 알루미늄-니켈-구리(Al-Ni-Cu) 층, 또는 크롬-크롬/구리-구리(Cr-CrCu-Cu) 층일 수 있다. 다른 예에서, 시드 금속층(38)은 웨이퍼에 대한 구리의 무전해 도금에 의해 증착될 수 있다. 시드 금속층(38)은 금속 및 구리 기둥을 기둥의 최종 두께로 도금하기 위한 도금 시드 층으로서 사용된다.
다음에 구리 기둥 범프 공정이 시작될 수 있다. 반도체 웨이퍼(5)는 본드 패드(32) 위의 영역을 노출 시키도록 패터닝 된 포토레지스트 층(40)으로 코팅된다(도 3 (e)). 본 실시 예에서, 구리 기둥 범프(14)는 하부 구리 층(42), 니켈 접착층(44), 및 솔더 캡 층(46)을 포함한다. 금속 도금 공정 후, 포토레지스트 층(40)을 제거한다(도 3 (g)). 그 다음, 시드 금속층(38)이 에칭되어 모든 노출된 시드 금속층(38)을 제거한다. 따라서, 구리 기둥 범프(14) 아래의 시드 금속층(38)의 일부만이 남는다(도 3h). 그 다음, 반도체 웨이퍼는 솔더 리플로우 공정을 거쳐 구리 기둥 범프(14)의 형성을 완료한다. 보다 구체적으로, 솔더 리플로우 공정은 솔더 캡층(46)을 둥글게 만들어서 구리 기둥 범프 용 둥근 솔더 캡을 형성한다(도 3 (i)).
종래의 백 엔드 공정 단계의 결과로서, 구리 기둥 범프가 형성되는 곳을 제외하고 전체 반도체 웨이퍼는 폴리이미드 층으로 코팅된다. 도 6은 다수의 구리 기둥 범프(14)가 형성된 웨이퍼의 더 큰 부분을 도시하는 도 3 및 도 4의 반도체 웨이퍼(5)의 다른 단면도이다. 도 4(b) 및 도 6에 도시된 바와 같이, 반도체 웨이퍼(5) 상에 형성된 집적 회로 다이(12)는 구리 기둥 범프(14)가 형성되는 본드 패드 영역(32)을 제외하고는 그 전체 표면이 폴리이미드 층(35)에 의해 덮일 것이다. 폴리이미드 층(35)은 구리 기둥 범프 공정 동안 반도체 웨이퍼를 보호하고 이와 같이 형성된 집적 회로의 신뢰성을 향상시키는 배리어 층으로서 사용된다. 그러나, 폴리이미드 층은 특히 경화 공정 중에 반도체 웨이퍼에 응력을 초래한다.
보다 구체적으로, 폴리이미드 및 실리콘은 실리콘에 비해 온도에 대해 훨씬 더 큰 열 팽창 및 수축을 갖는 폴리이미드와의 열팽창 계수(CTE)에서 큰 불일치를 갖는다. 예를 들어, 실리콘의 CTE는 4ppm이며 폴리이미드의 CTE는 35ppm이다. 폴리이미드 층은 실리콘 웨이퍼 상에 증착된 다음 350℃와 같은 고온에서 경화된다. 경화 후 구조체의 온도가 떨어지면 폴리이미드 층이 실리콘 웨이퍼보다 훨씬 더 수축되어 실리콘 웨이퍼에 응력이 도입된다. 실리콘 웨이퍼에 유도된 응력은 웨이퍼가 백그라운드되고 개별 집적 회로 다이로 절단될 때까지 드러나지 않을 수 있다. 따라서, 웨이퍼는 통상적으로 구리 기둥 범프 공정을 통해 처리된다. 백그라인드 및 웨이퍼 다이싱 후에 폴리이미드 층의 응력은 종종 개별 다이가 휘어지도록 하여 다이를 패키지 기판에 부착할 수 없게 만든다(도 2).
전술한 실시예들에서, 구리 기둥 범프는 본드 패드 상에 직접 형성된다. 다른 실시예에서, 구리 기둥 범프 공정은 본드 패드로부터 떨어져 구리 기둥 범프를 형성하기 위해 재배치 프로세스(공정)를 사용할 수 있다. 재배치 층(RDL)은 구리와 같은 금속층이며, 본드 패드를 새로운 범프 위치로 재배치하기 위한 러너(runner) 또는 트레이스(traces)로 사용하기 위해 집적 회로 다이 상에 형성된다. 이러한 방식으로, 범프 위치는 집적 회로 다이 상에 재배열 될 수 있고, 구리 기둥 범프의 위치는 집적 회로 다이상의 본드 패드의 레이아웃에 의해 제한되지 않는다. 도 5(a) 및 5(b)를 포함하는 도 5는 재배치 층 상에 형성된 구리 기둥 범프의 단면도 및 일부 실시 예에서 재배치 층 상에 형성된 구리 기둥 범프를 갖는 집적 회로 다이의 평면도이다. 도 5를 참조하면, 먼저 반도체 웨이퍼가 본딩 패드(32)를 노출시키도록 패터닝된 제1 폴리이미드 층(35)으로 코팅된다. 그 다음 재배치 층(39)이 웨이퍼 및 노출된 본드 패드 영역에 증착된다. 재배치 층(39)은 전형적으로 하부의 시드 금속층(38a) 상에 구리를 도금함으로써 형성된다. 재배치 층(39)은 구리 기둥 범프(14)가 형성될 반도체 웨이퍼의 다른 위치에 금속 트레이스를 형성한다. 반도체 웨이퍼는 구리 기둥 범프(14)를 형성하기 위한 범프 패드 영역에 개구부를 형성하도록 패터닝 된 제2 폴리이미드 층(40)으로 코팅된다. 그런 다음 구리 기둥 범프(14)는 도 3을 참조하여 기술된 공정을 이용하여 형성될 수 있다. 도 5 (b)에 도시된 바와 같이, 집적 회로 다이(12)는 본드 패드(제 1 폴리이미드 층) 및 범프 패드 영역(제 2 폴리이 미드 층)을 제외한 다이의 모든 표면을 덮는 2개의 폴리이미드 층(35, 40)을 갖는다.
본 발명의 실시 예에 따르면, 구리 기둥 범프를 형성하기 위한 반도체 패킹 방법은 반도체 웨이퍼상의 유기 절연 층을 구리 기둥 범프의 주변 및 그 부근의 영역에만 패터닝한다. 유기 절연 층은 반도체 웨이퍼의 다른 모든 영역으로부터 제거된다. 이러한 방식으로, 유기 절연 층에 의해 반도체 웨이퍼 상에 유도된 응력이 상당히 감소되거나 제거된다. 본 발명의 반도체 패키지 방법은 큰 다이 크기 및 얇은 다이 두께에 대해서도 구리 기둥 범프 플립 칩 기술을 사용할 수 있게 한다. 예를 들어, 본 발명의 반도체 패키지 방법은 다이 크기가 10mm×10mm이고 다이 두께가 100㎛ 인 집적 회로 다이에 적용될 수 있다. 구리 기둥 범프 공정으로부터 장벽 보호로서 필요하지 않은 영역으로부터 유기 절연 재료를 제거함으로써 다이 휨이 방지된다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지 방법을 이용하여 구리 기둥 버프를 형성한 반도체 웨이퍼의 단면도이다. 도 7을 참조하면, 반도체 웨이퍼(65)는 능동 회로가 형성된 반도체 기판(30)을 포함한다. 반도체 웨이퍼(65)는 츠론트 엔드 웨이퍼 제조 공정을 완료하고 웨이퍼 제조 공정의 최종 유전체층으로서 패시베이션 층(34)에 의해 덮인다. 반도체 웨이퍼(65)의 전체 표면은 외부 접속을 위해 노출된 본드 패드(32)를 제외하고 패시베이션 층(34)에 의해 덮여있다. 본 발명의 반도체 패키지 방법은 본드 패드(32) 상에 구리 기둥 범프(14)를 형성한다. 특히, 완성된 반도체 웨이퍼(65) 상에 유기 절연 층(55)이 먼저 형성된다. 특히, 유기 절연 층(55)은 구리 기둥 범프가 형성될 영역의 주변 및 그 부근을 제외한 모든 영역으로부터 유기 절연 층(55)을 제거하도록 패터닝된다. 구리 기둥 범프들(14)은 시드 금속층(38) 상에 형성된 각각의 범프(14)로 형성되고, 각각의 범프는 하부 구리 층(42), 니켈 접착층(44), 및 솔더 캡층(46)을 포함한다.
도 6과 도 7을 비교하여 도시된 바와 같이, 본 발명의 반도체 패키징 방법은 구리 기둥 범프의 하부, 주변 및 부근을 제외하고 웨이퍼 표면으로부터 유기 절연 물질의 거의 전부를 제거한다. 따라서, 종래의 방법(도 6)에서와 같이 모든 반도체 웨이퍼를 덮는 유기 절연 재료를 사용하는 대신에, 본 발명의 반도체 패키지 방법은 유기 절연 재료가 반도체 웨이퍼의 작은 부분만을 덮도록 유기 절연 층을 형성한다. 이러한 방식으로, 유기 절연 재료에 의해 반도체 웨이퍼 상에 유발된 응력이 상당히 감소되거나 제거되고, 응력으로 인한 휨 변형이 회피된다.
도 8(a)를 포함하는 도 8은 본 발명의 실시 예에서 구리 기둥 범프를 형성하기위한 반도체 패키지 방법을 도시하는 흐름도이다. 도 8의 반도체 패키지 방법은 도 9에 도시된 공정 단계들 및 도 10에 도시된 단면 및 평면을 참조하여 설명될 것이다. 도 9(a) 내지 도 9(i)를 포함하는 도 9는도 8의 반도체 패키징 방법을 사용하여 반도체 웨이퍼의 본드 패드 상에 구리 기둥 범프를 형성하기 위한 백 엔드 프로세싱 단계를 도시한다. 도 10(a) 및 도 10(b)를 포함하는 도 10은 반도체 웨이퍼 상에 형성된 구리 기둥 범프의 단면도 및 백 엔드 반도체 패키징을 사용하여 형성된 구리 필러 범프를 갖는 집적 회로 다이의 평면도이다. 도 8, 도 9 및 도 10을 참조하면, 본 발명의 반도체 패키지 방법(100)은 프론트 엔드 웨이퍼 제조 공정(102)을 완료한 반도체 웨이퍼(65)로 시작한다. 프론트 엔드 웨이퍼 제조 공정 후에, 반도체 웨이퍼(65)는 능동 회로가 형성된 반도체 기판(30) 상에 형성된 패시베이션 층(34)으로 형성된다(도 9 (a)). 도 9는 반도체 기판(30) 상에 본드 패드(32)가 형성된 반도체 웨이퍼(65)의 일부만을 도시한다. 반도체 기판(30)은 노출된 본드 패드(32)를 제외하고 전체적으로 패시베이션 층(34)에 의해 덮여있다. 본드 패드(32)는 전형적으로 알루미늄 본드 패드 또는 구리 본드 패드이다
반도체 패키징 방법(100)은 반도체 웨이퍼(65)를 유기 절연 재료로 코팅하여 도 9(b)에 도시된 바와 같이 유기 절연 층(55)(104)을 형성함으로써 백 엔드 프로세싱을 시작한다. 유기 절연 재료는 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO) 또는 다른 적절한 박막 중합체 재료일 수 있다. 그 다음, 유기 절연 층(55)은, 도 9 (c)에 도시된 바와 같이, 본드 패드(32)와 패시베이션 층(34)(106) 사이의 계면 주위 영역을 제외한 모든 곳에서 유기 절연 층(55)을 제거하고, 포토 레지스트(56)를 패터닝하기 위해 마스크를 사용하여 패터닝 된다. 보다 구체적으로, 패터닝 공정 후에, 유기 절연 층(55)은 웨이퍼 표면상의 모든 곳에서 제거되지만 본드 패드(32) 및 패시베이션 층(34)의 에지 주위의 영역을 덮는다. 유기 절연 층 (55)은 형성될 구리 기둥 범프에 대한 응력 버퍼 층으로서 작용하기에 충분한 중첩 폭 "w"를 갖고 본드 패드 및 패시베이션 층의 인터페이스 영역을 둘러싸고 덮는다. 본드 패드(32)는 노출되고 나머지 패시베이션 층(34)도 노출된다.
다음, 도 9에 도시 된 바와 같이, 시드 층(38)이 반도체 웨이퍼(108) 상에 증착된다. 예를 들어, 시드 층(38)은 금속층의 스퍼터링에 의해 형성된다. 일부 실시 예에서, 시드 금속층 (38)은 티타늄-구리(Ti-Cu) 층, 또는 티타늄-니켈-구리(Ti-Ni-Cu) 층, 또는 티타늄/텅스텐-구리(Al-Ni-Cu) 층, 또는 크롬-크롬/구리-구리(Cr-CrCu-Cu) 층의 스퍼터링에 의해 형성된다. 다른 예에서, 시드 금속층(38)은 웨이퍼에 대한 구리의 무전해 도금에 의해 증착될 수 있다. 시드 층(38)은 금속 및 구리 기둥을 기둥의 최종 두께로 도금하기위한 도금 시드 층으로서 사용된다. 일부 실시 예에서, 시드 금속층(38)은 0.15㎛ 내지 0.5㎛의 두께를 갖는다.
다음, 방법(100)은 시드 금속층(38) 및 본드 패드(110) 위에 구리 기둥 범프를 형성한다. 일 실시 예에서, 구리 기둥 범프는 도 8 (a)에 도시된 방법을 사용하여 형성될 수 있는데, 여기서 반도체 웨이퍼(65)는 도 9 (e)에 도시된 바와 같이, 본드 패드(32)(112) 위의 영역을 노출 시키도록 패터닝 된 포토 레지스트 층(40)으로 코팅된다. 이어서, 방법 (100)은 도 9(f)에 도시된 바와 같이, 금속 도금의 사용에 의해 포토 레지스트 층(40)(114)의 개구 내에 구리 기둥 범프 구조(14)를 형성한다. 본 실시 예에서, 구리 기둥 범프(14)는 하부 구리 층(42), 니켈 접착층(44) 및 솔더 캡층 (46)을 포함한다. 금속 도금 공정 후, 포토 레지스트 층(40)이 제거되고 구리 기둥 범프가 도 9(g)에 도시된 바와 같이 형성된다. 구리 기둥 범프(14)가 형성된 후에, 방법(100)은 시드 금속층(38)을 에칭하여 모든 노출된 시드 금속층(118)을 제거한다. 따라서, 도 9(h)에 도시된 바와 같이, 구리 기둥 범프(14) 아래의 시드 금속층(38)의 일부만이 남는다. 그 다음, 방법(100)은 반도체 웨이퍼(65)에 솔더 리플로우 공정을 수행하여 구리 기둥 범프(14)(120)의 형성을 완료한다. 보다 구체적으로, 솔더 리플 로우 공정은 도 9(i)에 도시된 바와 같이 구리 기둥 범프용 둥근 솔더 캡을 형성하기 위해 솔더 캡층(46)을 둥글게 한다.
반도체 패키징 방법(100)의 결과로서, 도 10(b)에 도시된 바와 같이, 구리 기둥 범프가 반도체 웨이퍼(65) 상에 형성되고, 웨이퍼의 작은 부분만이 유기 절연 재료에 의해 덮여진다. 특히, 유기 절연 층(55)은 본드 패드 및 패시베이션 층 인터페이스를 밀봉하도록 패터닝된다. 유기 절연 층(55)은 본드 패드와 일치하는 원형 또는 정사각형 또는 직사각형 형상으로 패터닝 될 수 있다. 이와 같이 형성된 유기 절연 층(55)은 본드 패드 및 패시베이션 층 인터페이스 영역이 구리 기둥 범프 플립 칩 본딩 공정의 응력으로부터 보호할 필요가 있고 유기 절연 층에 의한 보호의 혜택을 누릴 수 있는 영역이므로 반도체 웨이퍼(65)에 필요한 보호를 제공한다. 반도체 웨이퍼의 다른 영역은 패시베이션 층에 의해 덮여 있고 유기 절연 층(55)의 보호를 필요로하지 않는다. 본 발명의 반도체 패키지 방법은 신뢰성을 손상시키지 않으면서 구리 기둥 범프 플립 칩 기술의 사용을 가능하게 하면서 유기 절연 층의 응력으로 인한 칩 휨 문제를 방지한다.
상술한 실시 예에서, 본 발명의 반도체 패키지 방법은 반도체 웨이퍼의 본드 패드 상에 위치하는 구리 기둥 범프를 형성하는데 적용된다. 다른 실시 예에서, 본 발명의 반도체 패키지 방법은 재배치 층을 사용하여 반도체 웨이퍼의 본드 패드로부터 떨어져 구리 필러 범프를 형성하는 구리 필러 범프 공정에 적용될 수 있다. 구리 기둥 범프가 재배치 층에 형성될 때, 종래의 공정은 도 5에 도시된 바와 같이 2개의 폴리이미드 층을 사용한다. 본 발명의 실시 예에 따르면, 반도체 패키지 방법은 하나 이상의 유기 절연 층이 패터닝되어 유기 절연 층의 큰 연속 영역이 형성되지 않는 재배치 층을 이용한 구리 기둥 범프 공정에 적용된다. 일부 실시 예에서, 최상부 유기 절연 층은 완전히 제거된다.
도 11(a) 및 도 11(b)를 포함하는 도 11은 재배치 층을 사용하는 구리 기둥 범프의 단면도 및 본 발명의 일 실시예의 반도체 패키지 방법을 사용하여 형성된 집적 회로 다이의 평면도이다. 도 13은 본 발명의 실시 예에 따른 재배치 층을 이용한 구리 기둥 범프 형성을 위한 반도체 패키징 방법을 나타낸 흐름도이다. 도 11 및 도 13을 참조하면, 본 발명의 반도체 패키지 방법(200)은 완성된 프론트 엔드 웨이퍼 제조 공정(202)을 갖는 반도체 웨이퍼(85)로 시작한다. 프론트 엔드 웨이퍼 제조 공정 후에, 반도체 웨이퍼(85)에는 능동 회로를 갖는 반도체 기판(30) 상에 형성된 패시베이션 층(34)이 형성된다. 도 11은 본드 패드(32)가 반도체 기판(30) 상에 형성된 반도체 웨이퍼(85)의 일부분만을 도시한다. 반도체 기판(30)은 노출된 본드 패드(32)를 제외하고 전체적으로 패시베이션 층(34)에 의해 덮인다. 본드 패드(32)는 전형적으로 알루미늄 본드 패드 또는 구리 본드 패드이다.
반도체 패키징 방법(200)은 반도체 웨이퍼(85)를 유기 절연 물질(재료)로 코팅함으로써 제1 유기 절연 층(75)(204)을 형성함으로써 백 엔드 프로세싱을 시작한다. 유기 절연 물질은 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO) 또는 다른 적절한 박막 중합체 물질일 수 있다. 이어서 제1 유기 절연 층(75)은 포토 레지스트를 패터닝하는 마스크를 사용하여 패터닝되어, 본딩 패드(32)와 패시베이션 층(34) 사이의 계면을 제외한 영역 및 범프 패드(206)를 형성하는 영역을 제외한 모든 곳에서 제1 유기 절연 층(75)을 제거한다. 제1 유기 절연 층(75)은 본딩 패드 및 패시베이션 층 인터페이스를 밀봉하고 형성될 구리 기둥 범프용 범프 패드로서 버퍼층을 형성하도록 패터닝된다. 제1 유기 절연 층(75)은 형성될 재배치 층의 경로를 따라 유기 재료의 섬들을 형성하도록 추가로 패터닝된다. 유기 물질의 섬은 약 1mm 내지 5mm의 크기를 가질 수 있다. 보다 구체적으로, 유기 절연 층(75)은 구리 기둥 범프가 형성되는 응력 버퍼층으로서 작용하는 영역에 잔류한다. 도 11(b)에 도시된 바와 같이, 본드 패드(32)가 노출되고 나머지 패시베이션 층(34)도 노출된다.
그 다음, 제1 시드 금속층(38a)이 반도체 웨이퍼(85) 상에 증착된다(208). 일부 예에서, 제1 시드 금속층(38a)은 도 8을 참조하여 전술한 것과 동일한 방식으로 금속층의 스퍼터링에 의해 형성된다. 이어서, 재배치 층(39)이 제1 시드 금속층(38a)(210)의 상부의 반도체 웨이퍼(85) 상에 형성된다. 일부 예에서, 재배치 층의 러너 또는 트레이서가 형성될 영역을 한정하기 위해 포토레지스트를 사용하여 반도체 웨이퍼(85)가 패터닝된다. 그 다음, 도금 공정이 제1 시드 금속층(38a) 상에 재배치 금속화를 형성하는데 사용된다. 이때, 제1 시드 메탈 층(38a)은 재배치 층(39)을 제외한 모든 곳에서 제1 시드 금속층을 제거하도록 에칭된다. 일부 실시 예에서, 제1 시드 층(38a)은 0.15㎛ 내지 0.5㎛의 두께를 가진다. 한편, 재분배 층은 5-10㎛ 사이의 두께를 가진다.
방법(200)은 반도체 웨이퍼(85)(212) 상에 제2 유기 절연 층(80)을 형성하는 것을 계속할 수 있다. 제2 유기 절연 층(80)은 제1 유기 절연 층(214)과 유사한 방식으로 패터닝된다. 도 11에 도시된 예에서, 제2 유기 절연 층(80)은 본드 패드를 덮고 재배치 층(39)을 노출시키고 구리 기둥 범프가 형성될 범프 패드를 정의하도록 형성된다. 또한, 제2 유기 절연 층(80)은 형성된 재배치 층의 경로를 따라 유기 절연 물질의 섬을 형성하도록 패터닝된다. 도 11에 도시된 바와 같이, 제2 유기 절연 층의 섬들은 제1 유기 절연 층의 섬으로부터 오프셋 될 수 있다.
본 발명의 실시 예에 따르면, 제1 및 제2 유기 절연 층은 구리 기둥 범프 공정으로부터의 응력 제거를 위해 충분한 면적의 유기 절연 물질이 제공되도록 패터닝되지만, 반도체 웨이퍼에 응력을 유도하는 유기 절연 물질의 연속 영역은 형성되지 않는다. 도 11의 반도체 웨이퍼(85) 상에 형성된 유기 절연 층(75, 80)의 패턴, 크기 및 형상은 단지 예시적인 것이며 제한하려는 것은 아니다. 제1 유기 절연 층의 다른 형상, 크기 및 패턴은 웨이퍼에 추가 응력을 유도하지 않으면서 원하는 응력 제거를 달성하기 위해 사용될 수 있다.
방법(200)은 반도체 웨이퍼(85)(216) 상에 제2 시드 금속층(38b)을 증착하는 것을 계속한다. 방법(200)은 시드 금속층(38b) 위 및 범프 패드(218) 위에 구리 기둥 범프를 형성한다. 일 실시 예에서, 구리 기둥 범프는 도 8(a)에 도시되고 상술 된 방법을 이용하여 형성될 수 있다. 구리 기둥 범프(14)가 형성된 후에, 방법(200)은 시드 금속층(38b)을 에칭하여 모든 노출된 시드 금속층(38b)을 제거한다(220). 따라서, 도 11의 (a)에 도시된 바와 같이, 구리 기둥 범프(14) 아래의 시드 금속층(38b) 부분만이 남는다. 이어서, 방법(200)은 반도체 웨이퍼(85)에 솔더 리플 로우 공정을 수행하여 구리 기둥 범프(14)(222)의 형성을 완료한다. 보다 구체적으로, 솔더 리플 로우 공정은 솔더 캡 층을 둥글게 만들어서 구리 기둥 범프 용 둥근 솔더 캡을 형성한다.
본 발명의 다른 실시 예에서, 도 12에 도시된 바와 같이, 제2 유기 절연 층이 전체적으로 생략된 재배치 층을 사용하여 구리 필러 범프를 형성하기 위해 반도체 패키지 방법이 적용된다. 도 12(a) 및 12(b)를 포함하는 도 12는 재배치 층을 사용하는 구리 기둥 범프의 단면도 및 본 발명의 다른 실시 예에서의 반도체 패키지 방법을 사용하여 형성된 집적 회로 다이의 평면도이다. 도 14는 본 발명의 실시 예에 따른 재배치 층을 이용하여 구리 기둥 범프를 형성하는 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 도 12 및 도 14를 참조하면, 본 발명의 반도체 패키징 방법(250)은 프론트 엔드 웨이퍼 제조 공정(252)을 완료한 반도체 웨이퍼(95)로 시작한다. 프론트 엔드 웨이퍼 제조 공정 후에, 반도체 웨이퍼(95)는 능동 회로가 형성된 반도체 기판(30) 상에 형성된 패시베이션 층 (34)으로 형성된다. 도 12는 반도체 웨이퍼 (30) 상에 본드 패드(32)가 형성된 반도체 웨이퍼(95)의 일부분만을 도시한다. 반도체 기판(30)은 노출된 본드 패드(32)를 제외하고 전체적으로 패시베이션 층(34)에 의해 덮인다. 본드 패드(32)는 전형적으로 알루미늄 본드 패드 또는 구리 본드 패드이다.
반도체 패키징 방법(250)은 반도체 웨이퍼(95)를 유기 절연 물질로 코팅함으로써 제1 유기 절연 층(75)을 형성하여 백 엔드 프로세싱을 시작한다(254). 유기 절연 물질은 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO) 또는 다른 적절한 박막 중합체 물질일 수 있다. 이어서, 포토 레지스트를 패터닝하기 위해 마스크를 사용하여 제1 유기 절연 층(75)을 패터닝하여 본드 패드(32)와 패시베이션 층(34) 사이의 계면 주위의 영역 및 범프 패드(256)를 형성하는 영역을 제외한 모든 곳에서 제1 유기 절연 층(75)을 제거한다. 제1 유기 절연 층(75)은 형성될 재배치 층의 경로를 따라 유기 물질의 섬들을 형성하도록 더 많이 패터닝된다. 일 실시 예에서, 제1 유기 절연 층(75)은 도 13을 참조하여 전술한 것과 동일한 방식으로 패터닝된다.
그 다음, 제1 시드 금속층(38a)이 스퍼터링과 같은 방법으로 반도체 웨이퍼(95) 상에 증착된다(258). 이어서, 재배치 층(39)이 제1 시드 금속층(38a)(260)의 상부의 반도체 웨이퍼(95) 상에 형성된다. 일부 실시 예에서, 재배치 층의 러너 또는 트레이서가 형성될 영역을 한정하기 위해 포토레지스트를 사용하여 반도체 웨이퍼(95)가 패터닝된다. 다음, 도금 공정이 제1 시드 금속 층(38a) 상에 재배치 금속 화를 형성하는데 사용된다. 이때, 제1 시드 층(38a)을 에칭하여, 재배치 층(39)의 하부를 제외한 모든 곳의 제1 시드 층을 제거한다.
이어서, 방법(250)은 더 이상의 유기 절연 층을 사용하지 않고 반도체 웨이퍼(95)(262) 상에 제2 시드 금속층(38b)을 증착하는 것을 계속한다. 방법(250)은 시드 금속층(38b) 위 및 범프 패드(264) 위에 구리 기둥 범프를 형성한다. 일례로, 구리 기둥 범프는 도 8(a)에 도시되고 전술한 방법을 사용하여 형성될 수 있다. 구리 기둥 범프(14)가 형성된 후에, 방법(250)은 시드 금속층(38b)을 에칭하여 모든 노출된 시드 금속층(38b)을 제거한다(266). 따라서, 도 12의(a)에 도시된 바와 같이, 구리 기둥 범프(14) 아래의 시드 금속층(38b) 부분만이 남게 된다. 이어서, 방법(250)은 반도체 웨이퍼(95)에 솔더 리플 로우 공정을 수행하여 구리 기둥 범프(14)의 형성을 완료한다(268). 보다 구체적으로, 솔더 리플 로우 공정은 솔더 캡층을 둥글게 만들어서 구리 기둥 범프 용 둥근 솔더 캡을 형성한다.
도 12에 도시된 실시 예에서, 구리 기둥 범프(14)는 제2 유기 절연 층을 사용하지 않고 재배치 층(39) 상에 형성된다. 재배치 층(39)이 이 패키징 단계에서 반도체 웨이퍼에 노출되지만, 후속 패키징 공정은 에폭시 재료를 사용하는 것과 같이 집적 회로 다이를 캡슐화하여 재배치 층을 밀봉 및 보호할 것이다.
전술한 실시 예가 이해의 명확성을 위해 일부 상세하게 설명되었지만, 본 발명은 제공된 세부 사항에 제한되지 않는다. 발명을 구현하는 많은 대안이 있다. 개시된 실시 예는 예시적인 것이고 제한적이지 않다.

Claims (20)

  1. 반도체 기판의 상부 표면을 덮고 본드 패드를 노출시키는 패시베이션 층을 갖는 반도체 기판을 포함하는 완성된 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼 상에 유기 절연 층을 형성하는 단계;
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하여, 상기 유기절연 층은 상기 본드 패드를 노출시키도록 제거되고 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 단계;
    상기 유기 절연 층 및 상기 반도체 웨이퍼 상에 시드 메탈 층을 형성하는 단계;
    상기 시드 금속층 상 및 상기 본드 패드 위에 구리 기둥 범프를 형성하는 단계;
    상기 구리 기둥 범프 아래에 형성되지 않은 상기 시드 금속층을 제거하는 단계; 및
    구리 기둥 범프를 리플 로우하는 단계;
    를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  2. 제1 항에 있어서,
    상기 반도체 웨이퍼 상에 상기 유기 절연 층을 형성하는 단계는:
    상기 반도체 웨이퍼 상에 유기 절연 층을 형성하는 단계로서, 상기 유기 절연 층은 박막 폴리머 물질을 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  3. 제2 항에 있어서,
    상기 유기 절연 층은 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO)을 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  4. 제1 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하여, 상기 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되어 형성되는 구리 기둥 범프용 응력 버퍼층을 제공하고, 상기 유기 절연 층은 제거되어 상기 본드 패드를 노출시키고 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  5. 제4 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 원형으로 패터닝하여, 상기 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되어 형성되는 구리 기둥 범프용 응력 버퍼층을 제공하고, 상기 유기 절연 층은 제거되어 상기 본드 패드를 노출시키고 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  6. 제4 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 직사각형 모양으로 패터닝하여, 상기 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되어 형성되는 구리 기둥 범프용 응력 버퍼층을 제공하고, 상기 유기 절연 층은 제거되어 상기 본드 패드를 노출시키고 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  7. 제1 항에 있어서,
    상기 반도체 웨이퍼 상에 유기 절연 층을 형성하는 단계 및 상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 유기 절연 층을 패터닝하는 단계는:
    상기 반도체 웨이퍼의 전체 표면을 덮도록 상기 유기 절연 층을 형성하는 단계; 및
    상기 유기 절연 층을 패터닝하여 상기 본드 패드와 상기 패시베이션 층의 계면 영역을 제외하고 상기 반도체 웨이퍼의 표면으로부터 상기 유기 절연 층을 제거하는 단계를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  8. 반도체 기판의 상부 표면을 덮고 본드 패드를 노출시키는 패시베이션 층을 갖는 반도체 기판을 포함하는 완성된 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼 상에 제1 유기 절연 층을 형성하는 단계;
    상기 본드 패드와 상기 패시베이션 층의 계면의 제1 영역을 덮도록 상기 제1 유기 절연 층을 패터닝하여, 형성될 범프 패드의 제2 영역을 덮도록 하고, 상기 본드 패드로부터 상기 범프 패드까지 형성될 재배치 층의 경로를 따라 상기 제1 유기 절연 층의 섬을 형성하고, 상기 제1 유기 절연 층은 상기 본드 패드로부터 그리고 상기 제1 영역, 상기 제2 영역 및 상기 제1 유기 절연 층의 섬 바깥의 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 단계;
    상기 제1 유기 절연 층과 상기 반도체 웨이퍼 상에 제1 시드 금속 층을 형성하는 단계;
    상기 본드 패드 및 상기 제1 유기 절연 층 위의 상기 반도체 웨이퍼 상에 재배치 층을 형성하여, 상기 재배치 층은 상기 본드 패드로부터 이격된 상기 범프 패드와 상기 본드 패드를 상기 범프 패드에 연결하는 도전성 트레이스를 포함하도록 형성되고, 상기 범프 패드는 상기 제1 유기 절연 층의 제2 영역 위에 형성되고, 상기 도전성 트레이스는 상기 제1 유기 절연 층의 섬 위에 형성되는 단계;
    재배치 층 아래에 형성되지 않은 제1 시드 금속층을 제거하는 단계;
    상기 재배치 층 및 상기 반도체 웨이퍼 상에 제2 시드 금속 층을 형성하는 단계;
    상기 제2 시드 금속 층 상 및 상기 범프 패드 위에 구리 기둥 범프를 형성하는 단계;
    상기 구리 기둥 범프 아래에 형성되지 않은 상기 제2 씨드 메탈 층을 제거하는 단계; 및
    상기 구리 기둥 범프를 리플로우하는 단계;
    를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  9. 제8 항에 있어서,
    상기 반도체 웨이퍼 상에 상기 제1 유기 절연 층을 형성하는 단계는:
    상기 반도체 웨이퍼 상에 상기 제1 유기 절연 층을 형성하고, 상기 제1 유기 절연 층은 박막 폴리머 재료를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  10. 제9 항에 있어서,
    상기 제1 유기 절연 층은 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO)을 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  11. 제8 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면의 제1 영역을 덮도록 상기 제1 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면에서 상기 제1 영역을 덮도록 상기 제1 유기 절연 층을 패터닝하고, 상기 제1 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되며, 상기 제1 유기 절연 층은 상기 본드 패드 및 상기 제1 영역, 상기 제2 영역 및 제1 유기 절연 층의 섬들의 외부의 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  12. 제11 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면의 제1 영역을 덮도록 상기 제1 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면에서 상기 제1 영역을 덮도록 상기 제1 유기 절연 층을 원형의 모양으로 패터닝하고, 상기 제1 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되며, 상기 제1 유기 절연 층은 상기 본드 패드 및 상기 제1 영역, 상기 제2 영역 및 제1 유기 절연 층의 섬들의 외부의 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  13. 제11 항에 있어서,
    상기 본드 패드와 상기 패시베이션 층의 계면의 제1 영역을 덮도록 상기 제1 유기 절연 층을 패터닝하는 단계는:
    상기 본드 패드와 상기 패시베이션 층의 계면에서 상기 제1 영역을 덮도록 상기 제1 유기 절연 층을 직사각형의 모양으로 패터닝하고, 상기 제1 유기 절연 층은 오버랩 폭을 갖는 계면과 중첩되며, 상기 제1 유기 절연 층은 상기 본드 패드 및 상기 제1 영역, 상기 제2 영역 및 제1 유기 절연 층의 섬들의 외부의 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 구리 기둥 범프 반도체 패키지 형성 방법.
  14. 제8 항에 있어서,
    상기 반도체 웨이퍼 상에 유기 절연 층을 형성하는 단계 및 상기 본드 패드와 상기 패시베이션 층의 계면 영역을 덮도록 상기 제 유기 절연 층을 패터닝하는 단계는:
    상기 반도체 웨이퍼의 전체 표면을 덮도록 상기 제1 유기 절연 층을 형성하는 단계; 및
    상기 본드 패드와 상기 패시베이션 층의 계면의 상기 제1 영역, 형성되는 상기 범프 패드의 상기 제2 영역 및 상기 제1 유기 절연 층의 섬들을 제외하고 상기 반도체 웨이퍼의 표면으로부터 상기 유기 절연 층을 제거하도록 상기 제1 유기 절연 층을 패터닝하는 단계를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  15. 제8 항에 있어서,
    상기 재배치 층을 상기 반도체 웨이퍼 상에 형성하는 단계는:
    상기 재배치 층이 형성될 영역을 노출 시키도록 상기 반도체 웨이퍼를 패터닝하는 단계; 및
    반도체 웨이퍼상의 재배치 층으로서 상기 노출된 영역에 구리 층을 도금에 의해 형성하는 단계를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  16. 제8 항에 있어서,
    상기 제1 시드 금속층을 제거한 후 상기 제2 시드 금속층을 형성하기 전에, 상기 재배치 층 위의 상기 반도체 웨이퍼 상에 제2 유기 절연 층을 형성하는 단계; 및
    상기 제2 유기 절연 층을 패터닝하여, 본드 패드 위 및 주변의 제3 영역을 덮고, 상기 범프 패드 주위의 제4 영역을 덮으며, 상기 재배치 층의 상기 본드 패드로부터 상기 범프 패드까지의 경로를 따라 상기 제2 유기 절연 층의 섬을 형성하도록 하고, 상기 제2 유기 절연 층은 상기 범프 패드 및 상기 제3 영역 및 상기 제4 영역 외부의 상기 반도체 웨이퍼의 나머지 영역으로부터 제거되는 단계를 더 포함하고,
    상기 제2 시드 금속 층은 상기 재배치 층과 상기 제2 유기 절연 층에 의해 형성된 범프 패드 위에 상기 반도체 웨이퍼 상에 형성되는 구리 기둥 범프 반도체 패키지 형성 방법.
  17. 제16 항에 있어서,
    상기 제2 유기 절연 층의 섬들은 상기 제1 유기 절연 층의 섬들로부터 오프셋되어 형성된 구리 기둥 범프 반도체 패키지 형성 방법.
  18. 제16 항에 있어서,
    상기 재배치 층 위에 상기 반도체 웨이퍼 상에 상기 제2 유기 절연 층을 형성하는 단계는, 상기 재배치 층 위에 상기 반도체 웨이퍼 상에 상기 제2 유기 절연 층을 형성하는 단계로서, 상기 제2 유기 절연 층은 박막 폴리머 재료를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  19. 제18 항에 있어서,
    상기 제2 유기 절연 층은 폴리이미드(PI) 또는 폴리벤조옥사졸(PBO)을 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
  20. 제16 항에 있어서,
    상기 반도체 웨이퍼 상에 상기 제 2 유기 절연막을 형성하고 상기 제 2 유기 절연막을 패터닝하는 단계는:
    상기 재배치 층 위에 상기 반도체 웨이퍼의 전체 표면을 덮도록 상기 제2 유기 절연 층을 형성하는 단계; 및
    상기 제 2 유기 절연 층을 패터닝하여 상기 본드 패드 위 및 주변의 상기 제3 영역, 범프 패드 주변의 상기 제4 영역, 및 상기 제2 유기 절연 층의 상기 섬들을 제외하고 상기 반도체 웨이퍼의 표면으로부터 상기 제2 유기 절연 층을 제거하는 단계를 포함하는 구리 기둥 범프 반도체 패키지 형성 방법.
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