JP5577988B2 - インターポーザーの製造方法及び半導体装置の製造方法 - Google Patents
インターポーザーの製造方法及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5577988B2 JP5577988B2 JP2010212971A JP2010212971A JP5577988B2 JP 5577988 B2 JP5577988 B2 JP 5577988B2 JP 2010212971 A JP2010212971 A JP 2010212971A JP 2010212971 A JP2010212971 A JP 2010212971A JP 5577988 B2 JP5577988 B2 JP 5577988B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- interposer
- manufacturing
- silicon wafer
- dicing street
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Description
図1は本発明の第1実施形態に係るインターポーザー10Aを用いた半導体装置1Aを示す平面図であり、図2は図1のII−II矢視断面図である。図1、図2に示すように、半導体装置1Aは、複数の集積回路チップ1、2と、インターポーザー10Aと、等を備える。
第1絶縁膜13及び第2絶縁膜14はポリイミド(PI)、ポリベンゾオキサゾール(PBO)、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等からなる。第1絶縁膜13の上面には、配線19及び第2絶縁膜14が形成される。
配線19は銅等の導電性材料からなり、開口14a、14bの部分を除き、上面及び側面を第2絶縁膜14により被覆されている。配線19の両端部は第2絶縁膜14の開口14a、14bにより露出されており、配線19の開口14a、14bから露出した部分がそれぞれ端子19a、19bとなる。図1、図2に示すように、端子19aは、半田端子3、4を介して集積回路チップ1、2と接続される。また、端子19bは、半導体装置1Aの上面外周部に設けられており、他の電子回路と接続される。配線19により、集積回路チップ1、2や他の電子回路が相互に接続される。
図3は半導体基板11となるダイシング前のシリコンウェハ31の平面図であり、図4は図3のIV−IV矢視断面図である。なお、図示しないが、シリコンウェハ31の上面には、第1絶縁膜13、配線19、第2絶縁膜14等が形成される。
次に、図3、図4に示すように、シリコンウェハ31の上面に、ダイシングストリート31aとなる部分を除き、レジスト32を形成し、ダイシングストリート31aとなる部分を溝加工する。溝加工は、レーザー法、ドライエッチング法、ウェットエッチング法等の任意の方法により行うことができる。ダイシングストリート31aの幅は100〜2000μm、深さはシリコンウェハ31の厚さの1/3〜2/3程度である。
次に、図6に示すように、レジスト32を除去する。
次に、図7に示すように、シリコンウェハ31の上面にバックグラインドテープ34を貼り付ける。
次に、図8に示すように、グラインダーにてシリコンウェハ31の下面を研削し、樹脂33を露出させる。これにより、シリコンウェハ31のダイシングストリート31aに囲まれた部分が半導体基板11となる。
次に、図10に示すように、バックグラインドテープ34を剥がす。
その後、図11に示すように、樹脂33、35をダイシングする。以上により、インターポーザー10Aが完成する。その後、インターポーザー10A上に集積回路チップ1、2を載置し、リフロー法により半田端子3、4と配線19とを接続するとともに、アンダーフィル5、6により集積回路チップ1、2を固定する。以上により、半導体装置1Aが完成する。
図12は本発明の第2実施形態に係るインターポーザー10Bを用いた半導体装置1Bを示す図2と同様の断面図である。なお、第1実施形態と同様の構成については、同符号を付して説明を割愛する。
本実施形態においては、半導体基板11、第1絶縁膜13及び第2絶縁膜14の側面を被覆する保護層20Bのみが設けられている。
インターポーザー10Bの製造方法は、第1実施形態のインターポーザー10Aの製造方法において、樹脂35の塗布プロセスを省略すればよい。
図13は本発明の第3実施形態に係るインターポーザー10Cを用いた半導体装置1Cを示す図2と同様の断面図である。なお、第1実施形態と同様の構成については、同符号を付して説明を割愛する。
本実施形態においては、半導体基板11の下面を被覆する保護層20Cのみが設けられている。
インターポーザー10Cの製造方法は、第1実施形態のインターポーザー10Aの製造方法において、樹脂33の塗布プロセスを省略すればよい。
10A、10B、10C インターポーザー
11 半導体基板
20A、20B、20C 保護層
31 シリコンウェハ
31a ダイシングストリート
33、35 樹脂
Claims (3)
- シリコンウェハの上面を溝加工することによりダイシングストリートを形成する工程と、
前記ダイシングストリートに未硬化の樹脂を充填し硬化させる工程と、
硬化された前記樹脂が露出するまで前記シリコンウェハの下面を研削する工程と、
前記ダイシングストリートの部分で前記樹脂を切断して、切断された前記樹脂が側面に残るように前記シリコンウェハを分離する工程と、
を含むことを特徴とするインターポーザーの製造方法。 - シリコンウェハの上面を溝加工することによりダイシングストリートを形成する工程と、
前記ダイシングストリートに未硬化の樹脂を充填し硬化させる工程と、
硬化された前記樹脂が露出するまで前記シリコンウェハの下面を研削する工程と、
前記シリコンウェハの下面に樹脂を形成する工程と、
前記ダイシングストリートの部分で前記樹脂を切断して、切断された前記樹脂が側面に残るように前記シリコンウェハを分離する工程と、
を含むことを特徴とするインターポーザーの製造方法。 - 請求項1または2に記載のインターポーザーの製造方法により製造されたインターポーザーの上面側に設けられた導体回路に、集積回路チップを接続する工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010212971A JP5577988B2 (ja) | 2010-09-24 | 2010-09-24 | インターポーザーの製造方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010212971A JP5577988B2 (ja) | 2010-09-24 | 2010-09-24 | インターポーザーの製造方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012069713A JP2012069713A (ja) | 2012-04-05 |
JP5577988B2 true JP5577988B2 (ja) | 2014-08-27 |
Family
ID=46166621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010212971A Expired - Fee Related JP5577988B2 (ja) | 2010-09-24 | 2010-09-24 | インターポーザーの製造方法及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5577988B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5531122B1 (ja) * | 2013-01-25 | 2014-06-25 | 株式会社野田スクリーン | 半導体装置 |
JP6852404B2 (ja) * | 2017-01-06 | 2021-03-31 | 大日本印刷株式会社 | インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61209073A (ja) * | 1985-03-13 | 1986-09-17 | Matsushita Electric Ind Co Ltd | 金属板端面への樹脂被着方法 |
JPH0870064A (ja) * | 1994-08-31 | 1996-03-12 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
JP4904915B2 (ja) * | 2006-05-18 | 2012-03-28 | 三菱マテリアル株式会社 | パワーモジュール用基板の製造方法、パワーモジュール用基板およびパワーモジュール |
JP5248084B2 (ja) * | 2007-10-26 | 2013-07-31 | 新光電気工業株式会社 | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
JP5032456B2 (ja) * | 2008-08-12 | 2012-09-26 | 新光電気工業株式会社 | 半導体装置、インターポーザ、及びそれらの製造方法 |
JP5130197B2 (ja) * | 2008-12-24 | 2013-01-30 | 新光電気工業株式会社 | 半導体装置、インターポーザ、及びそれらの製造方法、並びに半導体パッケージ |
-
2010
- 2010-09-24 JP JP2010212971A patent/JP5577988B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012069713A (ja) | 2012-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI397977B (zh) | 積體電路結構及其形成方法 | |
US8426256B2 (en) | Method of forming stacked-die packages | |
US9911687B2 (en) | Molding compound structure | |
US8124448B2 (en) | Semiconductor chip with crack deflection structure | |
EP2399284B1 (en) | Semiconductor chip with reinforcement layer | |
KR101605600B1 (ko) | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 | |
KR101601388B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
US20180301418A1 (en) | Package structure and manufacturing method thereof | |
KR102164047B1 (ko) | 반도체 패키지의 제조방법 | |
US20190378803A1 (en) | Semiconductor package and manufacturing method thereof | |
US11699597B2 (en) | Package structure and manufacturing method thereof | |
US8785297B2 (en) | Method for encapsulating electronic components on a wafer | |
WO2011136363A1 (ja) | 回路装置の製造方法 | |
TW201701429A (zh) | 晶圓級封裝及其製作方法 | |
JP5577988B2 (ja) | インターポーザーの製造方法及び半導体装置の製造方法 | |
CN110931441A (zh) | 封装结构及其制造方法 | |
KR101760601B1 (ko) | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 | |
US12002768B2 (en) | Semiconductor package and manufacturing method thereof | |
US20170317031A1 (en) | Fabrication Method OF A Package Substrate | |
KR100969444B1 (ko) | 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지및 그 제조방법 | |
KR20150141384A (ko) | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 | |
JP5082036B2 (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130314 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140610 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140623 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5577988 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |