JP5082036B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
本発明は、半導体装置の製造方法および半導体装置に関し、詳細には、裏面に接続する配線構造を低コストな工程で形成することが可能な半導体装置の製造方法および半導体装置に関する。
近年の電子機器の小型化、高性能化に伴い、電子機器を構成する半導体装置の小型薄型化、高性能化、高信頼性が要求される。このため、半導体チップの実装方法もピン挿入型パッケージから、表面実装型パッケージへと移行してきている。特に、最近では、パッケージ前の段階の裸の半導体チップ（以下、この段階のものを「ベアチップ」という）を直接プリント基板に実装するベアチップ実装と、リードフレームの代わりにインターポーザーを使用したチップサイズパッケージ（ＣＳＰ）やこのＣＳＰをウェハサイズで作成したウェハスケールパッケージ（ＷＳＰ）と呼ばれる実装方法が行われている。
図７および図８を参照して、従来のウェハスケールパッケージの製造方法における裏面電極の形成工程の概略を説明する（例えば、特許文献１参照）。図７および図８は、従来のウェハスケールパッケージの製造方法における裏面電極の形成工程の概略を説明するための図であり、図８（ａ）は図７のＡ−Ａ断面図である。
まず、半導体素子を形成する前のシリコンウェハ５０１に対して、レーザビーム、ウェットエッジングまたはドライエッチングを行って貫通口５０２を形成する（図７、図８（ａ）参照）。この後、シリコンウェハ５０１の表面を、Ｏ2の雰囲気で７００〜８００℃で焼結して絶縁酸化膜（ＳｉＯ2）５０３を形成する（図８（ｂ）参照）。
つぎに、スパッター、ＣＶＤ、またはメッキ等を用いて貫通口に金属５０４で埋め込む（図８（ｃ）参照）。金属５０４の表面および裏面をグラインディングおよびポリッシングして電極５０４ａを形成する（図８（ｄ）参照）。
しかしながら、従来の裏面電極の形成方法では、貫通口の形成、絶縁膜形成、金属埋め込み、グラインディング、およびポリッシング等の追加工程を必要とし、安価に製造プロセスを実行できないという問題がある。また、この形成方法では、裏面電極を形成した後では、半導体素子を形成できないという問題がある。
本発明は、上記に鑑みてなされたものであり、裏面に接続する配線構造を低コストな工程で形成することが可能な半導体装置の製造方法および低コストなプロセスで裏面電極を形成することにより、安価な半導体装置を提供することを目的とする。
本発明によれば、複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、前記溝のカット面に保護膜を形成する保護膜形成工程と、前記基板の表面側及び前記カット面の前記保護膜上に金属膜を形成する金属膜形成工程と、前記保護膜上の前記金属膜を残した状態で、前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、前記基板の裏面をグラインディングして、前記配線構造を前記裏面に露出させ、前記基板の表面側、前記保護膜、及び前記基板の裏面の側まで延在する前記金属層によって形成された裏面電極を形成する裏面電極形成工程と、を含み、前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であり、前記裏面電極形成工程で形成される前記裏面電極は、前記裏面全体を覆わないように形成されると共に、前記基板の裏面から突出するように形成されたスタンドオフ部分を含み、前記スタンドオフ部分は、前記チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）の熱応力に応じて高さを調整される
ことを特徴とする半導体装置の製造方法が得られる。
ことを特徴とする半導体装置の製造方法が得られる。
また、本発明の好ましい態様によれば、前記ハーフカット工程は、前記基板の前記素子領域が形成されている表面側にレジストを塗布した後に、前記裏面電極の配線の長さに相当する深さの溝を前記基板に形成することによって実行し、前記金属膜形成工程は、前記レジストを除去した後に行うことが望ましい。
また、本発明の好ましい態様によれば、前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることが望ましい。
また、本発明の好ましい態様によれば、前記裏面電極は、前記基板の表面側に形成されたチップ接続用配線を含むことが望ましい。
また、本発明の好ましい態様によれば、前記配線構造は、電源補強用のパワーラインを含むことが望ましい。
また、本発明の好ましい態様によれば、前記配線構造は、放熱版を含むことが望ましい。
上記した課題を解決して、本発明の目的を達成するために、本発明は、表面実装型の半導体装置において、スクライブラインによって規定される複数の辺を有する基板の表面側に形成された素子領域と、前記基板の表面側に形成されているパッドと、前記基板の側面に形成された保護膜と、前記パッドと前記表面側で電気的に接続された部分、前記保護膜の上に形成された部分、及び前記基板の裏面に露出した部分を有する裏面電極と、を備え、前記裏面電極は、前記基板の各辺に沿って形成され、前記基板の裏面を覆っていないことを特徴とする。
また、本発明の好ましい態様によれば、前記裏面電極は、前記裏面の側にスタンドオフ部分を有していることが望ましい。
また、本発明の好ましい態様によれば、前記裏面電極の裏面は前記裏面と面一であることが望ましい。
また、本発明の好ましい態様によれば、前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であることが望ましい。
本発明によれば、複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、前記溝のカット面に保護膜を形成する保護膜形成工程と、前記基板の表面側に金属膜を形成する金属膜形成工程と、前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、前記基板の裏面をグラインディングして前記配線構造を前記裏面に露出させるグラインディング工程と、を含んでいるので、半導体製造の通常のプロセス中で、スクライブラインをハーフカットして溝を形成し、この溝を利用することにより、ほとんどの加工プロセスを素子形成が行われた面側から行うことができ、少ない工程数でかつ簡単な工程で裏面に接続する配線構造を形成することが可能となり、裏面に接続する配線構造の形成を低コストなプロセスで実行することが可能な半導体装置の製造方法を提供することが可能になるという効果を奏する。このように、本発明では、基板の表面側から側面を通して、裏面に達する配線を裏面電極として利用することにより、基板裏面全体に裏面電極を形成する必要がなくなり、経済的な半導体装置を構成することができる。
以下に、この発明の最良の形態につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
図１〜図２を参照して、実施例１に係る半導体装置の製造方法における配線構造の形成工程を説明する。実施例１では、裏面電極としての機能を有する配線構造を形成する場合について説明する。図１および図２は、実施例１に係る半導体装置の製造方法における裏面配線の形成工程を説明するための平面図および断面図である。
実施例１に係る半導体の製造方法では、複数のＬＳＩの素子領域が形成されている基板の各素子領域を切断して複数の半導体装置を製造する場合に、スクライブラインをハーフカットして、基板に溝を形成し、この溝の深さを裏面電極の配線の長さとしたものである。以下では、ウェハスケールパッケージまたはチップスケールパッケージを製造する場合を一例として説明する。
図１は、複数のＬＳＩの素子形成が終了したシリコン（Ｓｉ）基板を示す平面図である。同図において、１００は複数のＬＳＩの素子形成が終了したシリコン基板、１０１はＬＳＩの素子領域を示している。同図の破線ａで示す領域の部分拡大断面図を図２−１に示す。
図２−１は、スクライブラインを跨いだシリコン基板１００の断面構成を示している。同図において、１０２は、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層、１０３はパッド、破線部ｂはスクライブラインのカットエリアを示している。
図２−２に示すように、素子形成が完了したシリコン基板１００に、パッド１０３の酸化を防止するためのレジスト１０４を塗布する。図２−３に示すように、レジスト１０４上からスクライブラインのカットエリアｂに対してハーフカットのダイシングを行い、シリコン基板１００に対して深さＬ１の溝１０５を形成して、シリコンを露出させたカット面１００ａを形成する。ここで、例えば、Ｌ１＝１００〜２００μｍとすることができる。この溝１０５の深さＬ１は、裏面電極の配線の長さとなる。
図２−４に示すように、カット面１００ａを酸素中（Ｏ2）でキュアして、保護膜である絶縁膜１０６を形成する。この後、図２−５に示すように、レジスト１０４を除去し、その表面を洗浄する。図２−６に示すように、表面の全面に対して、Ｃｕ、Ａｌ等の金属をスパッタリングまたはＣＶＤにより蒸着して、金属膜１０７を形成する。金属膜１０７の厚さは例えば５０〜１００μｍとすることができる。
図２−７に示すように、金属膜１０７のパターニングを行って裏面電極１０７ａを形成する。具体的には、金属膜１０７にレジストを塗布し、配線として残す部分にレジストを残し、それ以外の金属のエッジングを行った後、レジストを除去して裏面電極１０７ａを形成する。ここで、裏面電極１０７ａのピーリングを防止するために、表面にエポキシ樹脂等の保護膜を形成することにしてもよい。図２−８は、図２−７の概略の平面図を示している。
次に、図２−９に示すように、バックグラインダーおよびポリッシャーを用いてシリコン基板１００の裏面全体を切削し、裏面電極１０７ａをシリコン基板１００の裏面に露出させる。この後、図２−１０に示すように、シリコン基板１００の裏面全体をドライまたはウェットエッチングして裏面電極１０７ａによりシリコン基板１００の裏面から突出したスタンドオフ部Ｓを形成する。ここで、例えば、スタンドオフ部Ｓは５０〜１００μｍとすることができる。以上のプロセスによって、図２−１１に示すように、基板１００の表面側から保護膜上を通って、基板１００の裏面に達する裏面電極１０７ａが形成された半導体装置を製造することができる。図２‐１０からも明らかな通り、図示された裏面電極１０７ａは基板１００の裏面全体を覆っていない。したがって、基板の裏面全体に裏面電極を形成する必要がなくなり、工程を簡略化できる。
図２−１１に示す半導体装置は、シリコン基板１００の素子領域が形成された表面側に形成されたパッド１０３と、シリコン基板１００の側面に形成された絶縁膜（保護膜）１０６と、パッド１０３と電気的に接続された部分、絶縁膜（保護膜）１０６上に形成された部分、及び裏面まで伸張する部分を備えた裏面電極（配線構造）１０７ａとを備えた構成となっているので、裏面配線のためのスペースを省スペースとすることができ、半導体装置を小型・薄型化することができる。
なお、例えば、多ピンのウェハスケールパッケージまたはチップスケールパッケージを実現させる場合は、図３−１に示すように、スタンドオフ部Ｓを高めに設定することにより、熱応力の緩和を行うことが可能となる。
以上説明したように、実施例１によれば、複数の素子領域１０１が形成されたシリコン基板１００の表面にレジスト１０４を塗布するレジスト塗布工程と、各素子領域１０１のスクライブエリアに対してレジスト１０４上からハーフカットのダイシングを行って、シリコン基板１００に溝１０５を形成するハーフカット工程と、溝１０５のカット面１００ａに保護膜１０５を形成する絶縁膜形成工程と、レジスト１０４を除去するレジスト除去工程と、金属膜１０７をシリコン基板１００の全面に形成する金属膜形成工程と、金属膜１０７をパターニングして裏面電極（配線構造）１０７ａを形成する配線構造形成工程と、シリコン基板１００の裏面をグラインディングして裏面電極（配線構造）１０７ａを裏面に露出させるグラインディング工程と、を備えているので、半導体製造の通常のプロセス中で、スクライブラインをハーフカットして溝を形成し、この溝の深さＬ１を裏面電極の配線の長さとすることができ、この溝を利用することにより、ほとんどの加工プロセスを素子形成が行われた面側から行うことができ、少ない工程数でかつ簡単な工程で裏面電極を形成でき、裏面電極の形成を低コストなプロセスで実行することが可能となる。
図４を参照して実施例２に係る半導体装置の製造方法および半導体装置を説明する。実施例２に係る半導体装置は、実施例１に係る半導体装置の配線構造の形成方法をＬＳＩの再配線に適用したものである。実施例２では、配線構造として、ＬＳＩ上に他のチップを搭載する場合の配線について説明する。図４−１は、実施例２に係る半導体装置の要部平面構成を示す図、図４−２は、図４−１の概略のＡ−Ａ断面図である。
図４−１および図４−２において、２００は、シリコン基板２０１上に形成された多ピン構造のＬＳＩチップを示している。このＬＳＩチップ２００には、シリコン基板２０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層２０１、パッド２１１等が形成されている。ＩＣチップ２２０を搭載する場合は、実施例１と同様な方法で配線（配線構造）２１２を形成し、ＩＣチップ２２０のパッド２２１と配線（即ち、裏面電極）２１２をボンディングワイヤ２３０でワイヤボンディングする。
図５を参照して実施例３に係る半導体装置の製造方法および半導体装置を説明する。実施例３に係る半導体装置は、実施例１に係る半導体装置の配線構造形成方法をＬＳＩの電源を補強するパワーラインの形成に適用したものである。実施例３では、配線構造として、パワーラインについて説明する。図５−１は、実施例３に係る半導体装置の要部平面構成を示す図、図５−２は、図５−１の概略のＡ−Ａ断面図である。
図５−１および図５−２において、３００はＬＳＩチップを示している。このＬＳＩチップ３００には、シリコン基板３０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層３１０、パッド３１１、パワーコンタクト用ビア３２１、パワーポスト３２２等が形成されている。そして、パワーライン（配線構造）３２０および配線（配線構造）３３０を、実施例１と同様な方法で形成することができ、当該パワーライン３３０は裏面電極を形成していることは実施例１と同様である。
図６を参照して実施例４に係る半導体装置の製造方法および半導体装置を説明する。実施例６は、実施例１に係る半導体装置の配線構造形成方法を放熱板（放熱用ヒートスプレッダー）の形成に適用したしたものである。実施例４では、配線構造として、放熱板について説明する。図６−１は、実施例４に係る半導体装置の要部平面構成を示す図、図６−２は、図６−１の概略のＡ−Ａ断面図である。
図６−１および図６−２において、４００はＬＳＩチップを示しており、このＬＳＩチップ４００には、シリコン基板４０１上に、ＬＳＩの配線が形成され、絶縁膜で保護されているＬＳＩ配線層４０２、パッド４０３、および放熱ジャンク用コネクタ４０４等が形成されている。そして、放熱用ヒートスプレッダー（配線構造）４１０および配線（配線構造）４０５を、実施例１と同様な方法で形成することができ、このうち、配線４０５は裏面電極を形成していることは実施例１と同様である。
本発明に係る半導体装置の製造方法および半導体装置は、表面実装型の半導体装置に広く適用でき、例えば、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）に好適に利用可能である。
１００ シリコン基板
１００ａ カット面
１０１ 素子領域
１０２ ＬＳＩ配線層
１０３ パッド
１０４ レジスト
１０５ 溝
１０６ 絶縁膜
１０７ 金属膜
１０７ａ 裏面電極（配線構造）
２００ ＬＳＩチップ
２０１ シリコン基板
２１０ ＬＳＩ配線層
２１１ パッド
２１２ 配線（配線構造）
２２０ ＩＣチップ
２２１ パッド
２３０ ボンディングワイヤ
３００ ＬＳＩチップ
３０１ シリコン基板
３１０ ＬＳＩ配線層
３１１ パッド
３２０ パワーライン
３２１ パワーコンタクト用ビア
３２２ パワーポスト
４００ ＬＳＩチップ
４０１ シリコン基板
４０２ ＬＳＩ配線層
４０３ パッド
４０４ 放熱ジャンク用コネクタ
４０５ チップサイズパッケージ
４１０ 放熱用ヒートスプレッダー（配線構造）
１００ａ カット面
１０１ 素子領域
１０２ ＬＳＩ配線層
１０３ パッド
１０４ レジスト
１０５ 溝
１０６ 絶縁膜
１０７ 金属膜
１０７ａ 裏面電極（配線構造）
２００ ＬＳＩチップ
２０１ シリコン基板
２１０ ＬＳＩ配線層
２１１ パッド
２１２ 配線（配線構造）
２２０ ＩＣチップ
２２１ パッド
２３０ ボンディングワイヤ
３００ ＬＳＩチップ
３０１ シリコン基板
３１０ ＬＳＩ配線層
３１１ パッド
３２０ パワーライン
３２１ パワーコンタクト用ビア
３２２ パワーポスト
４００ ＬＳＩチップ
４０１ シリコン基板
４０２ ＬＳＩ配線層
４０３ パッド
４０４ 放熱ジャンク用コネクタ
４０５ チップサイズパッケージ
４１０ 放熱用ヒートスプレッダー（配線構造）
Claims (5)
- 複数の素子領域が形成されている基板をスクライブして複数の半導体装置を製造する半導体装置の製造方法において、
前記基板の前記素子領域が形成されている表面側から各素子領域のスクライブエリアに対してハーフカットのダイシングを行って、前記基板に溝を形成するハーフカット工程と、
前記溝のカット面に保護膜を形成する保護膜形成工程と、
前記基板の表面側及び前記カット面の前記保護膜上に金属膜を形成する金属膜形成工程と、
前記保護膜上の前記金属膜を残した状態で、前記金属膜をパターニングして配線構造を形成する配線構造形成工程と、
前記基板の裏面をグラインディングして、前記配線構造を前記裏面に露出させ、前記基板の表面側、前記保護膜、及び前記基板の裏面の側まで延在する前記金属層によって形成された裏面電極を形成する裏面電極形成工程と、
を含み、
前記半導体装置は、チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）であり、
前記裏面電極形成工程で形成される前記裏面電極は、前記裏面全体を覆わないように形成されると共に、前記基板の裏面から突出するように形成されたスタンドオフ部分を含み、前記スタンドオフ部分は、前記チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）の熱応力に応じて高さを調整される
ことを特徴とする半導体装置の製造方法。 - 前記ハーフカット工程は、前記基板の前記素子領域が形成されている表面側にレジストを塗布した後に、前記裏面電極の配線の長さに相当する深さの溝を前記基板に形成することによって実行し、
前記金属膜形成工程は、前記レジストを除去した後に行うことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記裏面電極は、前記基板の表面側に形成されたチップ接続用配線を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 前記配線構造は、電源補強用のパワーライン又は放熱板を含むことを特徴とする請求項１〜請求項３のいずれか１つに記載の半導体装置の製造方法。
- チップサイズパッケージ（ＣＳＰ）またはウェハスケールパッケージ（ＷＳＰ）型の半導体装置において、
スクライブラインによって規定される複数の辺を有する基板の表面側に形成された素子領域と、
前記基板の表面側に形成されているパッドと、
前記基板の側面に形成された保護膜と、
前記パッドと前記表面側で電気的に接続された部分、前記保護膜の上に形成された部分、及び前記基板の裏面に露出した部分を有する裏面電極と、
を備え、
前記裏面電極は、前記基板のスクライブラインの各辺に沿って形成され、前記基板の裏面全面を覆わないように形成されるとともに、前記基板の裏面から突出するように形成された高さ５０〜１００μｍのスタンドオフ部分を含んでいる、
ことを特徴とする半導体装置。
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