JP2010098318A - マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法 - Google Patents

マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法 Download PDF

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Abstract

【課題】ビア電極を効果的に配しうるマイクロ電子構造体、マルチチップモジュール、メモリカード及び集積回路素子の製造方法を提供する。
【解決手段】基板１１０と、前記基板上に提供され、貫通して延長される第１及び第２開口を含む導電性パッド１３０と、前記導電性パッド上に提供され、前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極１５０と、前記導電性パッド上に前記第１導電性ビア電極に隣接するように提供され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極１６０とを有する。
【選択図】図３

Description

本発明は、半導体素子に係り、特に、マイクロ電子構造体とそれを利用したマルチチップモジュールとメモリカード、システム、及び集積回路素子の製造方法に関する。
半導体チップの集積度が高まるにつれて、半導体チップの製造コストが上昇している。これにより、個別的に半導体チップの容量を増やすことが次第に難しくなっている。
一方、マルチチップモジュールは、半導体チップを積層させることによって、その容量を増大させうる。例えば、マルチチップモジュールは、同種の半導体チップ、または異種の半導体チップを一つのパッケージに形成することにより利用されうる。
しかしながら、マイクロ電子構造体のサイズが小さくなるにつれて、マイクロ電子構造体の信号を伝達するための導電性パッド及びビア電極の配置が困難になってきている。さらに、異種のマイクロ電子構造体を積層する場合、導電性パッドの数が異なってビア電極の配置がさらに難しくなるという問題がある。
そこで、本発明は上記従来の半導体チップにおける問題点に鑑みてなされたものであって、本発明の目的は、ビア電極を効果的に配しうるマイクロ電子構造体を提供することにある。
また、本発明の他の目的は、同種または異種のマイクロ電子構造体を高密度に積層しうるマルチチップモジュール、及びそれを用いたメモリカードとシステムを提供することである。
また、本発明の他の目的は、前記マイクロ電子構造体を有する半導体素子の経済的な製造方法を提供することである。
上記目的を達成するためになされた本発明によるマイクロ電子構造体は、基板と、前記基板上に提供され、貫通して延長される第１及び第２開口を含む導電性パッドと、前記導電性パッド上に提供され、前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極と、前記導電性パッド上に前記第１導電性ビア電極に隣接するように提供され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極とを有することを特徴とする。
前記導電性パッドと前記第１及び第２導電性ビア電極との間の前記導電性パッド上に絶縁層をさらに有し、前記第１導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることが好ましい。
前記絶縁層は、前記第２開口に隣接した前記導電性パッドの一部分を露出させ、前記第２導電性ビア電極は、前記導電性パッドの前記露出された部分と電気的に接続されることが好ましい。
前記導電性パッドの前記露出した部分は、平面的に見て正四角形、円形、六角形、又はリング状の形状を有することが好ましい。
前記第２導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることが好ましい。
前記導電性パッド上に前記第１及び第２導電性ビア電極に隣接し、前記導電性パッド内の第３開口を貫通して前記基板内に延長される第３導電性ビア電極をさらに有し、前記第３導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることが好ましい。
前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、前記第１開口又は第２開口の少なくともいずれか１つの外側の前記導電性パッドの表面に沿って延長される側面伸張部分とを備えることが好ましい。
前記第１及び第２導電性ビア電極の少なくとも一つ上の導電性バンプをさらに有し、前記導電性バンプは、前記第１及び第２導電性ビア電極より大きい柔軟性を有することが好ましい。
前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記基板を完全に貫通して延長されないことが好ましい。
前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記基板を完全に貫通して延長されることが好ましい。
前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つの露出した部分は、前記導電性パッドの反対側の前記基板の表面から突出することが好ましい。
前記導電性パッド内の前記第１開口又は第２開口の少なくともいずれか１つは、前記基板内に延長されるテーパード（ｔａｐｅｒｅｄ）開口を備えることが好ましい。
上記目的を達成するためになされた本発明によるマルチチップモジュールは、マルチチップモジュールであって、モジュール基板と、前記モジュール基板上に提供され、第１基板上に第１導電性パッドを有し、前記第１導電性パッド及び前記第１基板を貫通して延長される第１及び第２開口を含む第１半導体チップと、前記導電性パッド上に提供され、前記モジュール基板への電気的な接続を提供するように前記第１開口を貫通して延長される第１導電性ビア電極と、前記第１導電性ビア電極に隣接して前記導電性パッド上に提供され、前記モジュール基板への電気的な接続を提供するように前記第２開口を貫通して延長される第２導電性ビア電極とを有することを特徴とする。
前記第１導電性ビア電極は、前記第１導電性パッドから電気的に絶縁され、前記第２導電性ビア電極は、前記第１導電性パッドと電気的に接続されることが好ましい。
前記第１半導体チップ上に提供される第２半導体チップをさらに有し、前記第２半導体チップは、第２基板上に第２導電性パッドを有し、前記第２導電性パッド及び前記第２基板を貫通して延長される第３開口を含み、前記第１導電性ビア電極は、前記第３開口を貫通してさらに延長され、前記第２導電性パッドに電気的に接続されることが好ましい。
前記第１半導体チップは、前記第１導電性パッド及び前記第１基板を貫通して延長される第４開口をさらに含み、前記第２半導体チップは、前記第２導電性パッド及び前記第２基板を貫通して延長される第５開口をさらに含み、前記マルチチップモジュールは、前記第２半導体チップ上に提供され、第３基板上に第３導電性パッドを有し、前記第３導電性パッド及び前記第３基板を貫通して延長される第６開口を含む第３半導体チップと、前記モジュール基板から電気的な接続を提供するように前記第１、第２、及び第３基板内の前記第４、第５、及び第６開口を貫通して延長される第３導電性ビア電極とをさらに有することが好ましい。
前記モジュール基板上の前記第１、第２、及び第３半導体チップ上にモールディング層をさらに有することが好ましい。
前記マルチチップモジュールは、システムインパッケージ（ＳＩＰ）モジュールを含み、前記第１、第２及び第３半導体チップのうち一つは、メモリ素子を含み、他のものは、メモリ制御器を含むことが好ましい。
上記目的を達成するためになされた本発明によるメモリカードは、前記メモリ制御器及び前記メモリ素子を含む前記マルチチップモジュールからなることを特徴とする。
上記目的を達成するためになされた本発明によるマルチチップモジュールを含むシステムは、プロセッサと、入出力装置と、前記マルチチップモジュール、前記プロセッサ、及び前記入出力装置の間の通信を提供するように配されたバスとを有することを特徴とする。
上記目的を達成するためになされた本発明による集積回路素子の製造方法は、基板上に導電性パッドを形成する工程と、前記導電性パッドを貫通して延長される第１及び第２開口を形成する工程と、前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極を前記導電性パッド上に形成する工程と、前記第１導電性ビア電極に隣接するように形成され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極を前記導電性パッド上に形成する工程とを有することを特徴とする。
前記第１及び第２導電性ビア電極を形成する工程の前に、前記第１及び第２開口の側壁の反対側上の前記導電性パッドの表面上に絶縁層を形成する工程をさらに有し、前記第１導電性ビア電極を形成する工程は、前記絶縁層が前記第１導電性ビア電極を前記導電性パッドから電気的に絶縁させるように、前記絶縁層上に前記第１導電性ビア電極を形成する工程を含むことが好ましい。
前記第２導電性ビア電極を形成する工程の前に、前記導電性パッド内の前記第２開口に隣接した前記導電性パッドの表面を露出させるように前記絶縁層をパターニングする工程をさらに有し、前記第２導電性ビア電極を形成する工程は、前記導電性パッドの前記露出した表面上に電気的に接続されるように前記第２導電性ビア電極を形成する工程を含むことが好ましい。
前記第２導電性ビア電極を形成する工程は、前記絶縁層が前記第２導電性ビア電極を前記導電性パッドから電気的に絶縁させるように、前記絶縁層上に前記第２導電性ビア電極を形成する工程を含むことが好ましい。
前記第１及び第２導電性ビア電極を形成する工程は、前記導電性パッド内の前記第１及び第２開口内と、前記絶縁層上とに導電層を形成する工程と、前記第１及び第２導電性ビア電極を規定するように前記導電層をパターニングする工程とを含むことが好ましい。
前記第１及び第２導電性ビア電極を形成する工程は、前記第１及び第２開口内と、前記基板上とにシード層を形成する工程と、前記基板上にその一部分を露出させるマスクパターンを形成する工程と、前記第１及び第２開口内と、前記基板の前記露出した部分上とに、前記第１及び第２導電性ビア電極を規定するように前記シード層上に金属メッキする工程とを含むことが好ましい。
前記導電性パッド内に前記基板内に延長される第３開口を形成する工程と、前記第１及び第２導電性ビア電極に隣接した前記絶縁層上に、前記第３開口を貫通して前記基板内に延長される第３導電性ビア電極を形成する工程とをさらに有し、前記第３導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることが好ましい。
前記第１及び第２導電性ビア電極を形成する工程は、前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、前記導電性パッドの表面に沿って延長される側面伸張部分とを含む前記第１導電性ビア電極を形成する工程と、前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、前記導電性パッドの表面に沿って延長される側面伸張部分とを含む前記第２導電性ビア電極を形成する工程とをさらに含むことが好ましい。
前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つが前記基板を完全に貫通するように、前記導電性パッドの反対側の前記基板の表面の一部分を除去する工程をさらに有することが好ましい。
前記導電性パッド内に前記第１及び第２開口を形成する工程は、前記基板内に延長される第１及び第２テーパード（ｔａｐｅｒｅｄ）開口を形成する工程を含むことが好ましい。
前記第１及び第２テーパード開口を形成する工程は、前記第１及び第２開口を形成するように、前記導電性パッド及び前記基板を異方性エッチングする工程を含むことが好ましい。
本発明に係るマイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法によれば、ビア電極を効果的に配しうるマイクロ電子構造体を有して、同種または異種のマイクロ電子構造体を高密度に積層しうるマルチチップモジュール、及びそれを用いたメモリカードとシステムを提供でき、また、マイクロ電子構造体を有する半導体素子の経済的な製造方法を提供するという効果がある。
本発明の第１の実施形態によるマイクロ電子構造体を示す平面図である。 本発明の第１の実施形態によるマイクロ電子構造体の部分拡大図である。 図２のマイクロ電子構造体のＩＩＩ−ＩＩＩ’線に沿った断面図である。 本発明の第２の実施形態によるマイクロ電子構造体の部分拡大図である。 図４のマイクロ電子構造体のＶ−Ｖ’線に沿った断面図である。 本発明の第３の実施形態によるマイクロ電子構造体の部分拡大図である。 本発明の第４の実施形態によるマイクロ電子構造体の部分拡大図である。 図７のマイクロ電子構造体のＶＩＩ−ＶＩＩ’線に沿った断面図である。 本発明の第５の実施形態による極小電子構造の部分拡大図である。 本発明の第６の実施形態によるマイクロ電子構造体の部分拡大図である。 本発明の第７の実施形態によるマイクロ電子構造体の部分拡大図である。 本発明の第８の実施形態によるマイクロ電子構造体の部分断面図である。 本発明の第９の実施形態によるマイクロ電子構造体の部分断面図である。 本発明の第１０の実施形態によるマイクロ電子構造体の部分断面図である。 本発明の第１１の実施形態によるマイクロ電子構造体の部分断面図である。 本発明の第１２の実施形態によるマイクロ電子構造体の部分断面図である。 本発明の第１の実施形態によるマルチチップモジュールを構成する半導体チップを示す平面図である。 本発明の第１の実施形態によるマルチチップモジュールを構成する半導体チップを示す平面図である。 本発明の第１の実施形態によるマルチチップモジュールを構成する半導体チップを示す平面図である。 図１７〜図１９の半導体チップで構成されるマルチチップモジュールを示す断面図である。 本発明の第２の実施形態によるマルチチップモジュールを示す断面図である。 本発明の第３の実施形態によるマルチチップモジュールを示す断面図である。 本発明の一実施形態によるメモリカードを示すブロック図である。 本発明の一実施形態による電子システムを示す概略図である。 本発明の第１の実施形態による集積回路素子の製造方法を説明するための断面図である。 本発明の第１の実施形態による集積回路素子の製造方法を説明するための断面図である。 本発明の第１の実施形態による集積回路素子の製造方法を説明するための断面図である。 本発明の第１の実施形態による集積回路素子の製造方法を説明するための断面図である。 本発明の第２の実施形態による集積回路素子の製造方法の一部を説明するための断面図である。 本発明の第２の実施形態による集積回路素子の製造方法の一部を説明するための断面図である。 本発明の第３の実施形態に他の集積回路素子の製造方法の一部を説明するための断面図である。 本発明の第３の実施形態に他の集積回路素子の製造方法の一部を説明するための断面図である。
次に、本発明に係るマイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法を実施するための形態の具体例を図面を参照しながら説明する。
しかし、本発明は、後述する実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、但し、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供される。図面で、構成要素は、説明の便宜上、そのサイズが誇張されうる。
本発明の実施形態で使われる用語は、当業者に通常的に知られた意味として理解されうる。例えば、低誘電率層は、酸化物及び窒化物より低い誘電定数を有する絶縁層を指し、高誘電率層は、酸化物及び窒化物より高い誘電定数を有する絶縁層を指すことができる。
図１は、本発明の第１の実施形態によるマイクロ電子構造体を示す平面図である。
図１を参照すると、マイクロ電子構造体、例えば、半導体チップ１００は、半導体基板１１０と半導体基板１１０上に提供された複数の導電性パッド１３０とを備えうる。
導電性パッド１３０は、半導体チップ１００の信号を入出力するために利用される。例えば、導電性パッド１３０は、半導体チップ１００内の集積回路をテストするか、またはこれを外部製品と接続するのに利用される。
導電性パッド１３０は、半導体チップ１００の中心付近に配されるように図に示したが、本実施形態の範囲は、これに制限されない。例えば、導電性パッド１３０は、半導体チップ１００のエッジ付近に配されることも可である。また、導電性パッド１３０の数は、例示的に図示され、実施形態の範囲を制限しない。
図２は、本発明の第１の実施形態によるマイクロ電子構造体の部分拡大図であり、図３は、図２のマイクロ電子構造体のＩＩＩ−ＩＩＩ’線に沿った断面図である。
例えば、図２及び図３は、図１の導電性パッド１３０のうちいずれか一つを図示しうる。
図２及び図３を参照すると、半導体基板１１０上に少なくとも一つの導電性パッド１３０が提供される。例えば、導電性パッド１３０は、絶縁層１２０上に提供され、少なくともその上面が絶縁層１２０から露出される。導電性パッド１３０は、多層配線パターン（図示せず）を通じて半導体チップ内の集積回路と電気的に接続される。
例えば、半導体基板１１０は、半導体ウェーハであり、例えば、ＩＶ族物質またはＩＩＩ−Ｖ族化合物を含みうる。絶縁層１２０は、便宜上、一つの層として図示したが、本実施形態は、これに制限されない。例えば、絶縁層１２０は、酸化層、窒化層、低誘電率層及び高誘電率層の中から選択された一つまたは二つ以上の積層構造を含みうる。絶縁層１２０は、半導体基板１１０と導電性パッド１３０とを離隔させるか、または半導体チップを外部の湿気から保護する役割を行うこともできる。
少なくとも二つの導電性ビア電極（１５０、１６０）は、導電性パッド１３０の相異なる部分を貫通して半導体基板１１０の内部に延長される。例えば、第１導電性ビア電極１５０及び第２導電性ビア電極１６０は、導電性パッド１３０上から、ビアホール１３５を埋め込むように導電性パッド１３０の直下の半導体基板１１０の内部に延長される。ビアホール１３５は、相互離隔して配置される。
第１及び第２導電性ビア電極１５０、１６０は、導電性パッド１３０を貫通して基板１１０の内部に延長された垂直伸張部分と、ビアホール１３５の外側の導電性パッド１３０の表面に沿って延びる側面伸張部分とを備える。第１導電性ビア電極１５０及び第２導電性ビア電極１６０は、導電性パッド１３０を垂直に貫通しうるが、本実施形態は、必ずしもこれに制限されるものではない。
第１導電性ビア電極１５０は、導電性パッド１３０と電気的に接続されずに絶縁される。したがって、第１導電性ビア電極１５０は、導電性パッド１３０を通じてその半導体チップの信号伝達に利用されない。その代わりに、第１導電性ビア電極１５０は、その半導体チップを通じて他の半導体チップの信号を伝達する中継ラインの役割を行える。さらに、第１導電性ビア電極１５０は、半導体基板１１０と絶縁されうる。
例えば、分離絶縁層１４０は、半導体基板１１０と第１導電性ビア電極１５０との間、及び導電性パッド１３０と第１導電性ビア電極１５０との間に介在する。例えば、分離絶縁層１４０は、絶縁層１２０の上面から第１導電性ビア電極１５０の表面に沿って導電性パッド１３０及び絶縁層１２０を貫通して半導体基板１１０の内部に延長される。分離絶縁層１４０は、シリコン酸化物層、ポリマー層または他の絶縁層でありうる。一部の実施形態において、分離絶縁層１４０は、１μｍまたはそれ以下の厚さを有しうる。
第１再配線ライン１５５は、第１導電性ビア電極１５０と接続されるように半導体基板１１０上に提供されうる。第１再配線ライン１５５は、第１導電性ビア電極１５０を導電性パッド１３０から離れている半導体基板１１０上の適切な位置に延ばせうる。これにより、第１導電性ビア電極１５０は、導電性パッド１３０の位置に関係なく、その半導体チップ上の適切な位置に再配置されうる。しかしながら、第１導電性ビア電極１５０を再配置させる必要がない場合には、第１再配線ライン１５５は、省略することもある。
第２導電性ビア電極１６０は、導電性パッド１３０と電気的に接続され、第１導電性ビア電極１５０と離隔して配置される。したがって、第２導電性ビア電極１６０は、導電性パッド１３０を通じてその半導体チップの信号を入出力するのに利用される。例えば、第２導電性ビア電極１６０は、導電性パッド１３０の上面と接触した連結部１６６を備える。例えば、連結部１６６は、導電性パッド１３０と第２導電性ビア電極１６０との接触面積を広めるためにリング形状を有しうるが、本実施形態の範囲がこれら形状に制限されるものではない。第２導電性ビア電極１６０は、半導体基板１１０とは絶縁される。
分離絶縁層１４０は、半導体基板１１０と第２導電性ビア電極１６０との間に介在する。さらに、分離絶縁層１４０は、導電性パッド１３０と第２導電性ビア電極１６０との間に延長され、連結部１６６を規定する連結ホール１４５を備える。連結ホール１４５は、図２に示すように、四角枠形状またはリング形状を有し、連結部１６６は、連結ホール１４５を埋め込むように配される。例えば、分離絶縁層１４０は、連結部１６６から第２導電性ビア電極１６０の表面に沿って導電性パッド１３０及び絶縁層１２０を貫通して半導体基板１１０の内部に延長される。第２導電性ビア電極１６０の連結部１６６は、分離絶縁層１４０の連結ホール１４５により露出した導電性パッド１３０と電気的に接続される。
第２再配線ライン１６５は、第２導電性ビア電極１６０と連結するように半導体基板１１０上に提供される。第２再配線ライン１６５は、第２導電性ビア電極１６０を導電性パッド１３０から半導体基板１１０上の適切な位置に延長させる。これにより、第２導電性ビア電極１６０は、導電性パッド１３０の位置に関係なく、その半導体チップ上の適切な位置に再配置されうる。しかしながら、第２導電性ビア電極１６０を再配置させる必要がない場合には、第２再配線ライン１６５は、省略することもある。
本実施形態によれば、一つの導電性パッド１３０を貫通するように第１導電性ビア電極１５０及び第２導電性ビア電極１６０が配置される。導電性パッド１３０の直下には、集積回路が配置されないため、第１及び第２導電性ビア電極１５０、１６０が集積回路に損傷を与える可能性は、ほとんどない。さらに、導電性パッド１３０の数が少ない場合にも、第１導電性ビア電極１５０を利用して半導体チップに損傷を与えずに信号を仲介しうる。もし、導電性パッド１３０以外の他の領域に第１導電性ビア電極１５０を形成すれば、集積回路に損傷を及ぼす可能性が大きく、半導体チップの収率が低下する可能性がある。したがって、本実施形態による半導体チップは、安定的に高集積化しうる。
図４は、本発明の第２の実施形態によるマイクロ電子構造体の部分拡大図であり、図５は、図４のマイクロ電子構造体のＶ−Ｖ’線に沿った断面図であり、図６は、本発明の第３の実施形態によるマイクロ電子構造体の部分拡大図である。これら実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図４及び図５を参照すると、半導体チップ２００は、半導体基板１１０と第１導電性ビア電極１５０との間に介在する分離絶縁層１４０を備える。特に、分離絶縁層１４０は、導電性パッド１３０から第１導電性ビア電極１５０を電気的に絶縁するように、導電性パッド１３０と第１導電性ビア電極１５０との間にも介在する。
第１再配線ライン１５５は、半導体基板１１０上に提供され、第１導電性ビア電極１５０と連結するように半導体基板１１０の表面に沿って側方向に延長される。これと同様に、第２再配線ライン１６５は、第２導電性ビア電極１６０と連結するように半導体基板１１０の表面に沿って側方向に延長される。第１再配線ライン１５５及び／または第２再配線ライン１６５は、導電性パッド１３０の位置とは関係なく延長されうる。しかし、第１再配線ライン１５５及び／または第２再配線ライン１６５は、省略することもある。
連結ホール１４５ａは、第２導電性ビア電極１６０下の導電性パッド１３０を露出させる。例えば、連結ホール１４５ａは、第２導電性ビア電極１６０下のビアホール１３５を取り囲むように配置される。連結部１６６ａは、連結ホール１４５ａを埋め込む。これにより、第２導電性ビア電極１６０と導電性パッド１３０との接触面積が大きくなり、接触抵抗が小さくなる。第２導電性ビア電極１６０の連結部１６６ａは、分離絶縁層１４０の連結ホール１４５より露出した導電性パッド１３０と電気的に接続され、第１導電性ビア電極１５０とは、電気的に接続されないこともある。
連結ホール１４５ａは、図４に示したように、四角形状を有しうる。しかし、これは例示的であり、下側に位置した導電性パッド１３０との電気的な接続を許容する多様な形状が可能である。連結ホール１４５ａは、例えば、六角形、円形、楕円形、またはリング形の形状を有しうる。これにより、第２導電性ビア電極１６０は、半導体チップ２００から導電性パッド１３０を通じて信号を伝達するために使われる。
したがって、マルチチップモジュール内の半導体チップのうちいずれか一つが信号伝達のための導電性パッド１３０を通じて信号を伝達するために使われうる。したがって、マルチチップモジュール内の半導体チップのうちいずれか一つが信号伝達のための導電性パッド１３０を十分に有していない場合、本発明の実施形態では、導電性パッド１３０を通じて延長された第１導電性ビア電極１５０と第２導電性ビア電極１６０とを提供することによって、導電性パッド１３０を通じて複数の信号を伝達しうる。
図６に示す構造体は、図４に示した構造体と類似しているが、但し、第１導電性ビア電極１５０及び第２導電性ビア電極１６０が円形である構造である。第２導電性ビア電極１６０と電気的に接続される連結ホール１４５ａは、円形を有する。
図７は、本発明の第４の実施形態による極小電子構造の部分拡大図であり、図８は、図７のマイクロ電子構造体のＶＩＩ−ＶＩＩ’線に沿った断面図であり、図９は、本発明の第５の実施形態によるマイクロ電子構造体の部分拡大図である。これら実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図７及び図８を参照すると、半導体チップ３００は、導電性パッド１３０内の開口を通じて半導体基板１１０に延長される二つの第１導電性ビア電極１５０を備える。すなわち、二つの第１導電性ビア電極１５０が導電性パッド１３０の相異なる部分を貫通して半導体基板１１０の内部に延長するように配置される。第１再配線ライン１５５は、それぞれの第１導電性ビア電極１５０と連結される。二つの第１導電性ビア電極１５０が導電性パッド１３０から電気的に絶縁されるように導電性パッド１３０と第１導電性ビア電極１５０との間に分離絶縁層１４０が延長される。これにより、第１導電性ビア電極１５０は、導電性パッド１３０と電気的に接続されない。
図９に示す構造体は、図７に示した構造体と類似しているが、但し、第１導電性ビア電極１５０が円形である構造である。
図７〜図９に示した実施形態で、導電性パッド１３０は、その半導体チップ３００の製造工程でテスト用途としてのみ使われ、その半導体チップ３００を外部装置と接続するのには使われない。したがって、第２導電性ビア電極１６０（図１〜図６）を配置する必要がないため、そこに第１導電性ビア電極１５０が配置されうる。したがって、一つの導電性パッド１３０内に二つの第１導電性ビア電極１５０が配置されうる。
これら実施形態で、第１導電性ビア電極１５０の数及び配置は、例示的に提供された。したがって、一つの導電性パッド１３０内に三つ以上の第１導電性ビア電極１５０が配置することも可能である。
図１０及び図１１は、本発明の第６及び第７の実施形態によるマイクロ電子構造体の部分拡大図である。これら実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１０及び図１１を参照すると、二つの半導体チップ４００ａ、４００ｂがマルチチップモジュール内に積層される。半導体チップ４００ａ、４００ｂは、基板上に配置された導電性パッド１３０ａ、１３０ｂをそれぞれ備える。導電性パッド１３０ａは、自身を通じて延長された二つの第１導電性ビア電極１５０ａ、１５０ａ’及び一つの第２導電性ビア電極１６０ａを有する。導電性パッド１３０ｂは、自身を通じて延長された三つの第１導電性ビア電極１５０ｂ、１５０ｂ’、１５０ｂ”及び一つの第２導電性ビア電極１６０ｂを有する。
図１０において、第１導電性ビア電極１５０ａ、１５０ａ’は、導電性パッド１３０ａから絶縁される。第２導電性ビア電極１６０ａは、導電性パッド１３０ａと連結ホール１４５ａを通じて電気的に接続される。図１１において、第１導電性ビア電極１５０ｂ、１５０ｂ’、１５０ｂ”は、導電性パッド１３０ｂから絶縁される。第２導電性ビア電極１６０ｂは、導電性パッド１３０ｂと連結ホール１４５ｂを通じて電気的に接続される。
図１０を参照すると、第１再配線ライン１５５は、第１導電性ビア電極１５０ａ、１５０ａ’と連結され、第２再配線ライン１６５は、第２導電性ビア電極１６０ａと連結される。本実施形態によれば、図１〜図３に比べて、一つの第１導電性ビア電極１５０ａ’をさらに備える。したがって、導電性パッド１３０を追加せずとも、半導体チップ４００ａを利用した信号仲介効率を高めうる。
図１１を参照すると、第１再配線ライン１５５は、第１導電性ビア電極１５０ｂ、１５０ｂ’、１５０ｂ”と連結され、第２再配線ライン１６５は、第２導電性ビア電極１６０ｂと連結される。本実施形態によれば、図１〜図３に比べて、二つの第１導電性ビア電極１５０ｂ’、１５０ｂ”をさらに備える。したがって、導電性パッド１３０を追加せずとも、半導体チップ４００ｂを利用した信号仲介効率を高めうる。
上述した図１０及び図１１で、第１導電性ビア電極１５０ａ、１５０ａ’、１５０ｂ、１５０ｂ’、１５０ｂ”及び第２導電性ビア電極１６０ａ、１６０ｂの数及び配置は、例示的に図示した。したがって、一つの導電性パッド１３０内に４つ以上の第１導電性ビア電極と一つ以上の第２導電性ビア電極とを配置することも可能である。
図１２は、本発明の第８の実施形態によるマイクロ電子構造体の部分断面図である。本実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１２を参照すると、ビアホール１３５ａの直径は、導電性パッド１３０の表面から半導体基板１１０の内部へ行くほど順次に小さくなるテーパード（ｔａｐｅｒｅｄ）形状を有しうる。これにより、第１導電性ビア電極１５０ａ及び第２導電性ビア電極１６０ａは、導電性パッド１３０の表面から半導体基板１１０の内部へ行くほどその直径が順次に小さくなるテーパード形状を有しうる。
図１３は、本発明の第９の実施形態によるマイクロ電子構造体の部分断面図である。本実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１３を参照すると、導電性バンプ１７０が第１再配線ライン１５５及び第２再配線ライン１６５上にさらに提供される。導電性バンプ１７０は、半導体チップを他の装置と接続する時に接着力を増加させるために利用される。第１再配線ライン１５５及び第２再配線ライン１６５が省略された場合には、導電性バンプ１７０は、第１導電性ビア電極１５０及び第２導電性ビア電極１６０上に提供することも可能である。
図１４は、本発明の第１０の実施形態によるマイクロ電子構造体の部分断面図である。本実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１４を参照すると、第１導電性ビア電極１５０及び第２導電性ビア電極１６０は、半導体基板１１０を貫通する。第１導電性ビア電極１５０の底面１５２及び第２導電性ビア電極１６０の底面１６２は、半導体基板１１０及び分離絶縁層１４０から露出する。さらに、第１導電性ビア電極１５０の底面１５２及び第２導電性ビア電極１６０の底面１６２は、半導体基板１１０の底面上に突出することも可である。これにより、第１導電性ビア電極１５０及び第２導電性ビア電極１６０は、半導体基板１１０を貫通して信号を伝達できる。
図１５は、本発明の第１１の実施形態によるマイクロ電子構造体の部分断面図である。本実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１５を参照すると、ビアホール１３５ｂは、導電性パッド１３０及び半導体基板１１０を貫通し、さらに、導電性パッド１３０の表面から半導体基板１１０の底面へ行くほど順次にその直径が小さくなるテーパード形状を有しうる。これにより、第１導電性ビア電極１５０ｂ及び第２導電性ビア電極１６０ｂは、半導体基板１１０を貫通し、さらに、導電性パッド１３０の表面から半導体基板１１０の底面へ行くほど順次にその直径が小さくなるテーパード形状を有しうる。
図１６は、本発明の第１２の実施形態によるマイクロ電子構造体の部分断面図である。この実施形態によるマイクロ電子構造体は、図１〜図３のマイクロ電子構造体を参照し、したがって、重複説明は省略する。
図１６を参照すると、ビアホール１３５ｃの直径は、導電性パッド１３０の表面から半導体基板１１０の底面へ行くほど順次に大きくなる。第１導電性ビア電極１５０ｃ及び第２導電性ビア電極１６０ｃは、半導体基板１１０を貫通する。さらに、第１導電性ビア電極１５０ｃ及び第２導電性ビア電極１６０ｃは、導電性パッド１３０の表面から半導体基板１１０の底面へ行くほどその直径が大きくなる形状を有しうる。
図１７〜図１９は、本発明の一実施形態によるマルチチップモジュールを構成する半導体チップを示す平面図である。図２０は、図１７〜図１９の半導体チップで構成されるマルチチップモジュールを示す断面図である。
図１７〜図２０を参照すると、マルチチップモジュール１０００は、モジュール基板２１０上に第１半導体チップ１００ａ、１００ｂ、１００ｃが積層される。第１半導体チップ１００ａ、１００ｂ、１００ｃの数は、例示的に示しており、本実施形態の範囲を制限しない。例えば、第１半導体チップ１００ａ、１００ｂ、１００ｃのうち一つまたは二つが省略されるか、または複数の他の第１半導体チップ（図示せず）が第１半導体チップ１００ａ、１００ｂ、１００ｃ上にさらに提供することも可である。
例えば、モジュール基板２１０は、印刷回路基板、またはテープ基板でありうる。
第１半導体チップ１００ａ、１００ｂ、１００ｃは、図１〜図１６の半導体チップを参照しうる。例示的に、図１７〜図１９に示したように、第１半導体チップ１００ａの上面は、図２の半導体チップに対応し、第１半導体チップ１００ｂの上面は、図１０の半導体チップに対応し、第１半導体チップ１００ｃの上面は、図１１の半導体チップに対応し、第１半導体チップ１００ａ、１００ｂ、１００ｃの断面は、図１４の半導体チップに対応する。
第１半導体チップ１００ａ、１００ｂ、１００ｃは、その導電性パッド１３０がモジュール基板２１０側に向くように配置される。したがって、第１半導体チップ１００ａ、１００ｂ、１００ｃは、図１〜図１６の半導体チップがひっくり返された状態でモジュール基板２１０上に積層される。
例えば、第１半導体チップ１００ａ、１００ｂ、１００ｃは、同種の製品であり、第１導電性ビア電極１５０ａ、１５０ｂ、１５０ｂ’、１５０ｃ、１５０ｃ’、１５０ｃ”は、チップ選択信号を伝達しうる。この場合、第１半導体チップ１００ａから第１半導体チップ１００ｃへ行くほど、または第１半導体チップ１００ｃから第１半導体チップ１００ａへ行くほど、第１導電性ビア電極の数が減少しうる。第１導電性ビア電極の数は、第１半導体チップの数によって適切に選択されうる。
第１半導体チップ１００ｃの第１導電性ビア電極１５０ｃ、１５０ｃ’、１５０ｃ”は、その上の第１半導体チップ１００ａ、１００ｂと選択的に接続されうる。したがって、第１半導体チップ１００ａ、１００ｂ、１００ｃのチップ選択信号は、第２導電性ビア電極１６０ａ、１６０ｂ、１６０ｃを通じて該当半導体チップに伝達され、第１導電性ビア電極１５０ａ、１５０ｂ、１５０ｃを通じてモジュール基板２１０に伝達されうる。
選択的に、モジュール基板２１０の底面上に少なくとも一つ以上の導電性バンプ２２０がさらに提供される。導電性バンプ２２０は、モジュール基板２１０からの信号を外部装置に伝達させる役割を行う。
図２１は、本発明の第２の実施形態によるマルチチップモジュールを示す断面図である。
図２１を参照すると、モジュール基板２１０上に第１半導体チップ１００ｄ、１００ｅ、１００ｆ及び第２半導体チップ２００ａが積層される。第２半導体チップ２００ａは、第１半導体チップ１００ｄ、１００ｅ、１００ｆの最上部に配置される。選択的に、モールディング部材２３０は、第１半導体チップ１００ｄ、１００ｅ、１００ｆ、及び第２半導体チップ２００ａを覆うようにモジュール基板２１０上に提供されうる。第１半導体チップの数は、例示的に示しており、本実施形態の範囲を制限しない。
第１半導体チップ１００ｄ、１００ｅ、１００ｆは、同種の製品であり、第２半導体チップ２００ａは、これらと異なる製品でありうる。例えば、第１半導体チップ１００ｄ、１００ｅ、１００ｆは、メモリ素子であり、第２半導体チップ２００ａは、これらメモリ素子を制御するための制御素子でありうる。第１半導体チップ１００ｄ、１００ｅ、１００ｆは、図１〜図１６の半導体チップを参照でき、例示的に図３の半導体チップと同じ上面構造、図１４の半導体チップと同じ断面構造を有しうる。したがって、マルチチップモジュールは、メモリ素子と制御素子とが組み合わされたシステムインパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ：ＳＩＰ）を構成しうる。
第１半導体チップ１００ｄ、１００ｅ、１００ｆは、その導電性パッド１３０ｄ、１３０ｅ、１３０ｆがモジュール基板２１０に向くように配置される。第１半導体チップ１００ｄ、１００ｅ、１００ｆは、第２導電性ビア電極１６０ｄ、１６０ｅ、１６０ｆを通じてモジュール基板２１０と接続される。第２半導体チップ２００ａは、第１導電性ビア電極１５０ｄ、１５０ｅ、１５０ｆを通じてモジュール基板２１０と接続される。
図２２は、本発明の第３の実施形態によるマルチチップモジュールを示す断面図である。
図２２を参照すると、モジュール基板２１０上に第１半導体チップ１００ｇ、１００ｈ、及び第２半導体チップ２００ｂが積層される。第２半導体チップ２００ｂは、第１半導体チップ１００ｇ、１００ｈ上に配置される。第１半導体チップの数は、例示的に示したもので、本実施形態の範囲を制限しない。さらに、第２半導体チップ２００ｂ上に少なくとも一つの第１半導体チップ及び／または少なくとも一つの第２半導体チップ（図示せず）をさらに配置することもできる。
第１半導体チップ１００ｇ、１００ｈは、同種の製品であるか、または異種の製品でありうる。第２半導体チップ２００ｂは、第１半導体チップ１００ｇ、１００ｈとは異なる製品でありうる。第１半導体チップ１００ｇ、１００ｈは、図１〜図１６の半導体チップを参照しうる。マルチチップモジュールは、異種の製品を結合したＳＩＰを構成しうる。
第２半導体チップ２００ｂの導電性パッド２４０の数は、第１半導体チップ１００ｇ、１００ｈの導電性パッド１３０の数より大きいこともある。しかしながら、第１半導体チップ１００ｇ、１００ｈの第１導電性ビア電極１５０ｇ、１５０ｈの数を調節することによって、第２半導体チップ２００ｂの信号は、第１半導体チップ１００ｇ、１００ｈの導電性パッド１３０ｇ、１３０ｈを貫通してモジュール基板２１０に伝達しうる。したがって、本実施形態によるマルチチップモジュールによれば、導電性パッド１３０ｇ、１３０ｈ、２４０の数が相異なる異種の製品を信頼性を有して積層することができる。
図２３は、本発明の一実施形態によるメモリカードを示すブロック図である。
図２３を参照すると、メモリカード４００の制御器４１０とメモリ４２０とは、電気的な信号を交換しうる。例えば、制御器４１０の命令によって、メモリ４２０と制御器４１０とは、データを交換しうる。これにより、メモリカード４００は、メモリ４２０にデータを保存、又はメモリ４２０からデータを出力しうる。
このようなメモリカード４００は、多様な携帯用機器等のデータ保存媒体として利用されうる。例えば、メモリカード４００は、マルチメディアカード（ＭＭＣ：Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）または保安デジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ：ＳＤ）カードを含みうる。
例えば、メモリカード４００は、図２１のマルチチップモジュールと同じ構造で提供されうる。この場合、メモリ４２０は、モジュール基板２１０（図２１）上に積層された第１半導体チップ１００ｄ、１００ｅ、１００ｆ（図２１）を備え、制御器４１０は、第２半導体チップ２００ａ（図２１）を備えうる。
他の例として、メモリ４２０は、図１〜図１６の半導体チップのうちいずれか一つを含むように提供される。メモリ４２０と制御器４１０とは、互いに積層されるか、またはモジュール基板２１０（図２１）の同じ平面上に離隔配置されることもある。
図２４は、本発明の一実施形態による電子システムを示す概略図である。
図２４を参照すると、プロセッサ５１０、入／出力装置５３０、及びメモリ５２０は、バス５４０を利用して互いにデータを通信する。プロセッサ５１０は、プログラムを実行し、システム５０５を制御する役割を行う。入／出力装置５３０は、システム５０５のデータの入力または出力に利用される。システム５０５は、入／出力装置５３０を利用して外部装置、例えば、パソコンまたはネットワークと接続され、外部装置とデータを相互交換しうる。
メモリ５２０は、プロセッサ５１０の動作のためのコード及びデータを保存しうる。例えば、メモリ５２０は、図１〜図１６の半導体チップのうちいずれか一つを備えるように提供される。
例えば、このようなシステム５０５は、メモリ５２０を必要とする多様な電子制御装置を構成でき、例えば、携帯電話、ＭＰ３プレイヤ、ナビゲーション、固相ディスク（Ｓｏｌｉｄ ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）、または電化製品に利用されうる。
図２５〜図２８は、本発明の第１の実施形態による集積回路素子の製造方法を説明するための断面図である。
図２５を参照すると、半導体基板１１０上に絶縁層１２０を形成する。絶縁層１２０は、適切な絶縁層の蒸着方法、例えば、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成する。選択的に、絶縁層１２０は、蒸着工程後に平坦化しうる。平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、またはエッチバックを利用して行える。
次いで、絶縁層１２０上に導電性パッド１３０を形成する。例えば、絶縁層１２０をエッチングしてトレンチ（図示せず）形成した後、このトレンチを埋め込むように導電層（図示せず）を形成した後、この導電層を平坦化することによって導電性パッド１３０を形成する。他の例として、導電性パッド１３０は、絶縁層１２０上に導電層を形成した後、これをパターニングして形成することもできる。
次いで、導電性パッド１３０の相異なる部分を貫通して半導体基板１１０の内部に延長される少なくとも二つのビアホール１３５を形成する。ビアホール１３５は、導電性パッド１３０、絶縁層１２０及び半導体基板１１０を順次に、または同時にエッチングすることによって形成しうる。
例えば、ビアホール１３５の形成は、レーザドリリング及び／またはドライエッチングを利用しうる。
レーザドリリングは、焦点設定が可能であるので、レーザドリリングを利用する場合、マスクパターンなしにレーザをビアホール１３５が形成される部分に選択的に照射してビアホール１３５を形成することができる。ドライエッチングを利用する場合、ビアホール１３５が形成される部分を露出するマスクパターン（図示せず）を導電性パッド１３０上に形成した後、これをエッチングマスクとして導電性パッド１３０、絶縁層１２０及び半導体基板１１０を異方性エッチングしてビアホール１３５を形成する。
半導体基板１１０の底面の一部分が今後除去されることを考慮して、このステップで、ビアホール１３５は、半導体基板１１０を貫通しないように形成されうる。ビアホール１３５の形状は、エッチング条件またはドリリング条件によって多様な形状を有しうる。例えば、ビアホール１３５は、比較的均一な筒状を有することもでき、又は、図１２に示したように、上から下へ行くほど、その幅が次第に狭くなる形状を有するようにすることもできる。
図２６を参照すると、導電性パッド１３０の表面及びビアホール１３５の内側壁上に分離絶縁層１４０を形成する。例えば、分離絶縁層１４０は、絶縁層１２０上から導電性パッド１３０上に延長し、ビアホール１３５の内面上に延長される。例えば、分離絶縁層１４０は、適切な絶縁層、例えば、酸化層、窒化層、ポリマー、またはパリレン等を含み、低温蒸着法、例えば、低温ＣＶＤ、ポリマースプレイング、低温物理気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法等を利用して形成しうる。
選択的に、分離絶縁層１４０は、ビアホール１３５のうち少なくとも一つの周囲に連結ホール１４５を備える。連結ホール１４５によって、導電性パッド１３０の一部が分離絶縁層１４０から露出される。例えば、分離絶縁層１４０は、導電性パッド１３０の連結ホール１４５を露出するようにパターニングされる。導電性パッド１３０が露出した連結ホール１４５は、導電性パッド１３０との電気的な接続のために多様な形状を有しうる。連結ホール１４５は、例えば、六角形、円形、楕円形、またはリング形の形状を有しうる。
図２７を参照すると、ビアホール１３５を埋め込む第１導電性ビア電極１５０及び第２導電性ビア電極１６０を形成する。第１導電性ビア電極１５０は、ビアホール１３５を埋め込む導電層を形成した後、これをパターニングして形成する。第２導電性ビア電極１６０は、ビアホール１３５と連結ホール１４５とを埋め込む導電層を形成した後、これをパターニングして形成する。第２導電性ビア電極１６０は、連結ホール１４５を埋め込む連結部１６６によって導電性パッド１３０と電気的に接続される。
第１再配線ライン１５５は、第１導電性ビア電極１５０と連結するように形成され、第２再配線ライン１６５は、第２導電性ビア電極１６０と連結するように形成される。例えば、第１導電性ビア電極１５０、第１再配線ライン１５５、第２導電性ビア電極１６０、及び第２再配線ライン１６５は、導電層を形成した後、これをパターニングして同時に形成することができる。
例えば、導電層は、バリヤメタル及び／または配線金属を含みうる。バリヤメタルは、Ｔｉ、Ｔａ、ＴｉＮ、及びＴａＮの中から選択されるいずれか一つ、または二つ以上の積層構造を含みうる。配線金属は、Ｗ、Ａｌ、及びＣｕの中から選択されるいずれか一つ、または二つ以上の積層構造を含みうる。Ｃｕは、メッキ法を利用して形成でき、この場合、Ｃｕシード層を先に形成した後、Ｃｕメッキ層を形成する。Ａｌ及びＷは、シード層なしに蒸着工程を利用して形成することができる。
図２８を参照すると、半導体基板１１０の底面側をエッチングして第１導電性ビア電極１５０及び第２導電性ビア電極１６０を半導体基板１１０の底面から露出させる。この場合、第１導電性ビア電極１５０及び第２導電性ビア電極１６０の底面を取り囲む分離絶縁層１４０の当該部分も除去できる。
半導体基板１１０の除去は、ＣＭＰ、等方性エッチング、及び異方性エッチングのうちの一つまたは二つ以上を組み合わせて行うことができる。例えば、ＣＭＰを利用して除去される半導体基板１１０の該当部分を除去し、次いで、等方性エッチング、例えば、ウェットエッチングで半導体基板１１０を第１導電性ビア電極１５０及び第２導電性ビア電極１６０の底面よりリセスさせる。
図２９及び図３０は、本発明の第２の実施形態によるによる集積回路素子の製造方法を説明するための断面図である。図２９及び図３０は、前述した図２５〜図２８の製造方法と適切に組み合わせて行うことができる。
図２９及び図３０を参照すると、導電性パッド１３０、絶縁層１２０及び半導体基板１１０を貫通するビアホール１３５ｂを形成する。例えば、ビアホール１３５ｂは、導電性パッド１３０、絶縁層１２０及び半導体基板１１０を順次に異方性エッチングして形成する。例えば、ビアホール１３５ｂは、導電性パッド１３０から半導体基板１１０の底面へ行くほどその幅が狭くなる。分離絶縁層１４０、第１導電性ビア電極１５０ｂ及び第２導電性ビア電極１６０ｂを図２５〜図２８を参照して説明した方法によって形成する。
ビアホール１３５ｂが導電性パッド１３０から半導体基板１１０に向かってその幅が狭くなるようにテーパードされているので、第１導電性ビア電極１５０ｂ及び第２導電性ビア電極１６０ｂは、導電性パッド１３０から半導体基板１１０の底面へ行くほどその幅が次第に狭くなる。これにより、図１５に示したようなマイクロ電子構造体、例えば、半導体チップを製造することができる。
図３１及び図３２は、本発明の第３の実施形態による集積回路素子の製造方法の一部を説明するための断面図である。図３１及び図３２は、前述した図２５〜図２８の製造方法と適切に組み合わせて行うことができる。
図３１及び図３２を参照すると、導電性パッド１３０、絶縁層１２０及び半導体基板１１０を貫通するビアホール１３５ｃを形成する。例えば、ビアホール１３５ｃは、半導体基板１１０の底面上より半導体基板１１０、絶縁層１２０及び導電性パッド１３０を順次に異方性エッチングして形成する。例えば、ビアホール１３５ｃは、導電性パッド１３０から半導体基板１１０の底面へ行くほどその幅が広くなる。
分離絶縁層１４０、第１導電性ビア電極１５０ｃ、及び第２導電性ビア電極１６０ｃを図２５〜図２８を参照して説明した方法によって形成する。ビアホール１３５ｃが導電性パッド１３０から半導体基板１１０に向かってその幅が広くなるようにテーパードされているので、第１導電性ビア電極１５０ｃ及び第２導電性ビア電極１６０ｃは、導電性パッド１３０から半導体基板１１０の底面へ行くほどその幅が次第に広くなる。これにより、図１６に示したような集積回路素子を製造することができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、半導体素子、及び半導体素子を用いる多種多様の電子装置に好適に適用可能である。
１００、１００ａ、１００ｂ、１００ｃ、２００、３００、４００ａ、４００ｂ、５００、６００、７００、８００、９００ 半導体チップ
（１００ａ、１００ｂ、１００ｃ）、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ 第１半導体チップ
１１０ 半導体基板
１２０ 絶縁層
１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、１３０ｇ、１３０ｈ 導電性パッド
１３５、１３５ａ、１３５ｂ、１３５ｃ ビアホール
１４０ 分離絶縁層
１４５、１４５ａ、１４５ｂ 連結ホール
１５０、１５０ａ、１５０ａ’、１５０ｂ、１５０ｂ’、１５０ｂ”、１５０ｃ、１５０ｃ’、１５０ｃ”、１５０ｄ、１５０ｅ、１５０ｆ、１５０ｇ、１５０ｈ 第１導電性ビア電極
１５５ 第１再配線ライン
１６０、１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ、１６０ｅ、１６０ｆ、１６０ｇ、１６０ｈ 第２導電性ビア電極
１６５ 第２再配線ライン
１６６、１６６ａ、１６７ 連結部
１７０ 導電性バンプ
２００ａ、２００ｂ 第２半導体チップ
２１０ モジュール基板
２２０ 導電性バンプ
２３０ モールディング部材
２４０ 導電性パッド
４００ メモリカード
４１０ 制御器
４２０、５２０ メモリ
５０５ システム
５１０ プロセッサ
５３０ 入／出力装置
５４０ バス
１０００、１１００、１２００ マルチチップモジュール

Claims (31)

  1. 基板と、
    前記基板上に提供され、貫通して延長される第１及び第２開口を含む導電性パッドと、
    前記導電性パッド上に提供され、前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極と、
    前記導電性パッド上に前記第１導電性ビア電極に隣接するように提供され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極とを有することを特徴とするマイクロ電子構造体。
  2. 前記導電性パッドと前記第１及び第２導電性ビア電極との間の前記導電性パッド上に絶縁層をさらに有し、
    前記第１導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることを特徴とする請求項１に記載のマイクロ電子構造体。
  3. 前記絶縁層は、前記第２開口に隣接した前記導電性パッドの一部分を露出させ、前記第２導電性ビア電極は、前記導電性パッドの前記露出された部分と電気的に接続されることを特徴とする請求項２に記載のマイクロ電子構造体。
  4. 前記導電性パッドの前記露出した部分は、平面的に見て正四角形、円形、六角形、又はリング状の形状を有することを特徴とする請求項３に記載のマイクロ電子構造体。
  5. 前記第２導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることを特徴とする請求項２に記載のマイクロ電子構造体。
  6. 前記導電性パッド上に前記第１及び第２導電性ビア電極に隣接し、前記導電性パッド内の第３開口を貫通して前記基板内に延長される第３導電性ビア電極をさらに有し、
    前記第３導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることを特徴とする請求項２に記載のマイクロ電子構造体。
  7. 前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、
    前記第１開口又は第２開口の少なくともいずれか１つの外側の前記導電性パッドの表面に沿って延長される側面伸張部分とを備えることを特徴とする請求項１に記載のマイクロ電子構造体。
  8. 前記第１及び第２導電性ビア電極の少なくとも一つ上の導電性バンプをさらに有し、
    前記導電性バンプは、前記第１及び第２導電性ビア電極より大きい柔軟性を有することを特徴とする請求項７に記載のマイクロ電子構造体。
  9. 前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記基板を完全に貫通して延長されないことを特徴とする請求項１に記載のマイクロ電子構造体。
  10. 前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つは、前記基板を完全に貫通して延長されることを特徴とする請求項１に記載のマイクロ電子構造体。
  11. 前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つの露出した部分は、前記導電性パッドの反対側の前記基板の表面から突出することを特徴とする請求項１０に記載のマイクロ電子構造体。
  12. 前記導電性パッド内の前記第１開口又は第２開口の少なくともいずれか１つは、前記基板内に延長されるテーパード（ｔａｐｅｒｅｄ）開口を備えることを特徴とする請求項１に記載のマイクロ電子構造体。
  13. マルチチップモジュールであって、
    モジュール基板と、
    前記モジュール基板上に提供され、第１基板上に第１導電性パッドを有し、前記第１導電性パッド及び前記第１基板を貫通して延長される第１及び第２開口を含む第１半導体チップと、
    前記導電性パッド上に提供され、前記モジュール基板への電気的な接続を提供するように前記第１開口を貫通して延長される第１導電性ビア電極と、
    前記第１導電性ビア電極に隣接して前記導電性パッド上に提供され、前記モジュール基板への電気的な接続を提供するように前記第２開口を貫通して延長される第２導電性ビア電極とを有することを特徴とするマルチチップモジュール。
  14. 前記第１導電性ビア電極は、前記第１導電性パッドから電気的に絶縁され、前記第２導電性ビア電極は、前記第１導電性パッドと電気的に接続されることを特徴とする請求項１３に記載のマルチチップモジュール。
  15. 前記第１半導体チップ上に提供される第２半導体チップをさらに有し、前記第２半導体チップは、第２基板上に第２導電性パッドを有し、前記第２導電性パッド及び前記第２基板を貫通して延長される第３開口を含み、
    前記第１導電性ビア電極は、前記第３開口を貫通してさらに延長され、前記第２導電性パッドに電気的に接続されることを特徴とする請求項１３に記載のマルチチップモジュール。
  16. 前記第１半導体チップは、前記第１導電性パッド及び前記第１基板を貫通して延長される第４開口をさらに含み、
    前記第２半導体チップは、前記第２導電性パッド及び前記第２基板を貫通して延長される第５開口をさらに含み、
    前記マルチチップモジュールは、前記第２半導体チップ上に提供され、第３基板上に第３導電性パッドを有し、前記第３導電性パッド及び前記第３基板を貫通して延長される第６開口を含む第３半導体チップと、
    前記モジュール基板から電気的な接続を提供するように前記第１、第２、及び第３基板内の前記第４、第５、及び第６開口を貫通して延長される第３導電性ビア電極とをさらに有することを特徴とする請求項１５に記載のマルチチップモジュール。
  17. 前記モジュール基板上の前記第１、第２、及び第３半導体チップ上にモールディング層をさらに有することを特徴とする請求項１６に記載のマルチチップモジュール。
  18. 前記マルチチップモジュールは、システムインパッケージ（ＳＩＰ）モジュールを含み、前記第１、第２及び第３半導体チップのうち一つは、メモリ素子を含み、他のものは、メモリ制御器を含むことを特徴とする請求項１５に記載のマルチチップモジュール。
  19. 請求項１８に記載の前記メモリ制御器及び前記メモリ素子を含む前記マルチチップモジュールからなることを特徴とするメモリカード。
  20. 請求項１８に記載の前記マルチチップモジュールを含むシステムであって、
    プロセッサと、
    入出力装置と、
    前記マルチチップモジュール、前記プロセッサ、及び前記入出力装置の間の通信を提供するように配されたバスとを有することを特徴とするマルチチップモジュールを含むシステム。
  21. 基板上に導電性パッドを形成する工程と、
    前記導電性パッドを貫通して延長される第１及び第２開口を形成する工程と、
    前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極を前記導電性パッド上に形成する工程と、
    前記第１導電性ビア電極に隣接するように形成され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極を前記導電性パッド上に形成する工程とを有することを特徴とする集積回路素子の製造方法。
  22. 前記第１及び第２導電性ビア電極を形成する工程の前に、
    前記第１及び第２開口の側壁の反対側上の前記導電性パッドの表面上に絶縁層を形成する工程をさらに有し、
    前記第１導電性ビア電極を形成する工程は、前記絶縁層が前記第１導電性ビア電極を前記導電性パッドから電気的に絶縁させるように、前記絶縁層上に前記第１導電性ビア電極を形成する工程を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
  23. 前記第２導電性ビア電極を形成する工程の前に、
    前記導電性パッド内の前記第２開口に隣接した前記導電性パッドの表面を露出させるように前記絶縁層をパターニングする工程をさらに有し、
    前記第２導電性ビア電極を形成する工程は、前記導電性パッドの前記露出した表面上に電気的に接続されるように前記第２導電性ビア電極を形成する工程を含むことを特徴とする請求項２２に記載の集積回路素子の製造方法。
  24. 前記第２導電性ビア電極を形成する工程は、前記絶縁層が前記第２導電性ビア電極を前記導電性パッドから電気的に絶縁させるように、前記絶縁層上に前記第２導電性ビア電極を形成する工程を含むことを特徴とする請求項２２に記載の集積回路素子の製造方法。
  25. 前記第１及び第２導電性ビア電極を形成する工程は、前記導電性パッド内の前記第１及び第２開口内と、前記絶縁層上とに導電層を形成する工程と、
    前記第１及び第２導電性ビア電極を規定するように前記導電層をパターニングする工程とを含むことを特徴とする請求項２２に記載の集積回路素子の製造方法。
  26. 前記第１及び第２導電性ビア電極を形成する工程は、前記第１及び第２開口内と、前記基板上とにシード層を形成する工程と、
    前記基板上にその一部分を露出させるマスクパターンを形成する工程と、
    前記第１及び第２開口内と、前記基板の前記露出した部分上とに、前記第１及び第２導電性ビア電極を規定するように前記シード層上に金属メッキする工程とを含むことを特徴とする請求項２２に記載の集積回路素子の製造方法。
  27. 前記導電性パッド内に前記基板内に延長される第３開口を形成する工程と、
    前記第１及び第２導電性ビア電極に隣接した前記絶縁層上に、前記第３開口を貫通して前記基板内に延長される第３導電性ビア電極を形成する工程とをさらに有し、
    前記第３導電性ビア電極は、前記絶縁層によって前記導電性パッドから電気的に絶縁されることを特徴とする請求項２２に記載の集積回路素子の製造方法。
  28. 前記第１及び第２導電性ビア電極を形成する工程は、前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、前記導電性パッドの表面に沿って延長される側面伸張部分とを含む前記第１導電性ビア電極を形成する工程と、
    前記導電性パッドを貫通して前記基板内に延長される垂直伸張部分と、前記導電性パッドの表面に沿って延長される側面伸張部分とを含む前記第２導電性ビア電極を形成する工程とをさらに含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
  29. 前記第１導電性ビア電極又は第２導電性ビア電極の少なくともいずれか１つが前記基板を完全に貫通するように、前記導電性パッドの反対側の前記基板の表面の一部分を除去する工程をさらに有することを特徴とする請求項２１に記載の集積回路素子の製造方法。
  30. 前記導電性パッド内に前記第１及び第２開口を形成する工程は、前記基板内に延長される第１及び第２テーパード（ｔａｐｅｒｅｄ）開口を形成する工程を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
  31. 前記第１及び第２テーパード開口を形成する工程は、前記第１及び第２開口を形成するように、前記導電性パッド及び前記基板を異方性エッチングする工程を含むことを特徴とする請求項３０に記載の集積回路素子の製造方法。
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