KR101692792B1 - 이중 채널 메모리를 포함하는 마이크로전자 패키지 및 마이크로전자 조립체 - Google Patents

이중 채널 메모리를 포함하는 마이크로전자 패키지 및 마이크로전자 조립체 Download PDF

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KR101692792B1
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용 첸
벨가셈 하바
와엘 조니
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Abstract

마이크로전자 패키지(100)는 제1 및 제2 표면(120, 122)들을 갖는 지지 요소(102), 기판 접점(106)들과 결합되는 적층된 제0 및 제1 마이크로전자 요소(0, 1)들, 및 제2 표면에 있는 단자(124)들을 포함할 수 있다. 제2 표면(122)은 제2 표면의 남쪽 및 서쪽 에지(132, 134)들의 전체 길이를 포함하고 남쪽 및 서쪽 에지로부터 제2 표면의 북쪽 및 동쪽 에지(130, 136)들을 향해 각각의 거리(D1, D2)의 3분의 1만큼 직교 방향(D4, D3)들로 각각 연장되는 남서쪽 영역(SW)을 구비할 수 있다. 단자(124)들은 남서쪽 영역(SW)에 있는 제1 단자(125)들을 포함할 수 있는데, 제1 단자들은 마이크로전자 요소(0, 1)들 중 적어도 하나의 메모리 저장소 어레이의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(100) 내의 회로에 의해 사용가능한 어드레스 정보를 전달하도록 구성된다.

Description

이중 채널 메모리를 포함하는 마이크로전자 패키지 및 마이크로전자 조립체{Microelectronic package and microelectronic assembly comprising dual channel memory}
관련 출원에 대한 상호 참조
본 출원은 그 개시 내용이 본 명세서에 참고로 포함된, 2013년 6월 11일자로 출원된 미국 가특허 출원 제61/833,900호의 출원일의 이익을 주장하는 2013년 11월 8일자로 출원된 미국 특허 출원 제14/075,020호의 계속 출원이다.
본 출원의 요지는 마이크로전자 패키징(microelectronic packaging)에 관한 것으로, 보다 구체적으로는 다수의 동적 랜덤 액세스 메모리(dynamic random access memory, "DRAM") 칩들을 동일한 패키지 내에 포함하는 것들과 같은 다중-칩 마이크로전자 메모리 패키지에 관한 것이다.
마이크로전자 요소는 일반적으로, 흔히 다이(die) 또는 반도체 칩으로 불리는, 규소 또는 갈륨비소와 같은 반도체 재료의 얇은 슬래브(slab)를 포함한다. 반도체 칩은 흔히 마이크로전자 패키지의 형태의 개별 패키징된 유닛으로서 제공된다. 일부 유닛 설계들에서, 반도체 칩은 기판 또는 칩 캐리어에 실장되고, 이는 이어서 인쇄 회로 기판과 같은 회로 패널 상에 실장된다.
능동 회로가 반도체 칩의 제1 면(예를 들어, 전방 면 또는 표면)에 제조된다. 능동 회로에 대한 전기 접속을 용이하게 하기 위해, 칩에는 동일 면 상에서 접합 패드들이 제공된다. 접합 패드들은 전형적으로, 다이의 에지(edge)들 주위에, 또는 많은 메모리 칩들의 경우에는 다이 중앙에, 규칙적인 어레이로 배치된다. 접합 패드들은 일반적으로, 대략 0.5 마이크로미터(μm) 두께의 구리 또는 알루미늄과 같은 전도성 금속으로 제조된다. 접합 패드는 금속의 단일 층 또는 다수의 층들을 포함할 수 있다. 접합 패드의 크기는 칩의 특정 유형에 따라 변할 것이지만, 전형적으로는 한 변이 수십 내지 수백 마이크로미터일 것이다.
크기는 칩들의 임의의 물리적 배열에 있어 중요한 고려사항이다. 칩들의 보다 집약적인 물리적 배열에 대한 요구는 휴대용 전자 장치들의 급속한 발달로 인해 훨씬 더 강해졌다. 단지 예로서, 통상 "스마트 폰"과 "태블릿 컴퓨터"로 불리는 장치들은 휴대폰의 기능들을, 고해상도 디스플레이 및 관련 이미지 처리 칩과 함께, 강력한 데이터 프로세서, 메모리 및 보조 소자, 예를 들어 위성 위치확인 시스템 수신기, 전자 카메라, 및 근거리 통신망 접속부와 통합시킨다. 그러한 장치들은 주머니 크기의 모든 장치에서, 완전한 인터넷 연결성, 풀(full)-해상도 비디오를 포함한 엔터테인먼트, 내비게이션, 전자 금융 등과 같은 능력을 제공할 수 있다. 복합 휴대용 장치들은 다수의 칩들을 작은 공간 내에 패킹(packing)할 것을 요구한다. 또한, 칩들 중 일부는 통상 "I/O"로 언급되는 많은 입력 및 출력 접속부들을 갖는다. 이들 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 상호접속부를 형성하는 구성요소는 조립체의 크기를 현저하게 증가시키지 않아야 한다. 다른 응용들에서, 예를 들어 인터넷 검색 엔진에 사용되는 것들과 같은 데이터 서버에서처럼 유사한 필요성이 발생한다. 예를 들어, 복합 칩들 사이의 많은 짧은 상호접속부들을 제공하는 구조체들은 검색 엔진의 대역폭을 증가시키고 그 전력 소비를 감소시킬 수 있다.
전술한 바를 고려하여, 다수의 칩들, 특히 DRAM과 같은 메모리 칩들을 다중-칩 메모리 패키지들 내에 조립하는 것이 유리할 수 있다. 다중-칩 메모리 패키지의 구조와 기능에 추가의 개선이 이루어질 수 있다.
본 발명의 일 태양에 따르면, 마이크로전자 패키지는 반대편을 향하는 제1 및 제2 표면들과 제1 표면 또는 제2 표면에 있는 복수의 기판 접점들을 갖는 지지 요소, 기판 접점들과 전기 결합되는 적층된 제0 및 제1 마이크로전자 요소들, 및 기판 접점들을 통해 마이크로전자 요소들과 전기 결합되는 제2 표면에 있는 단자들을 구비할 수 있다.
지지 요소는 반대편을 향하는 북쪽 및 남쪽 에지들을 구비하고, 이들은 북쪽 에지와 남쪽 에지 사이에서 연장되는 반대편을 향하는 동쪽 및 서쪽 에지들에 인접할 수 있다. 제2 표면은 남쪽 및 서쪽 에지들의 전체 길이를 포함하고 남쪽 및 서쪽 에지들 각각으로부터 북쪽 에지를 향해 그리고 동쪽 에지를 향해 각각의 거리의 3분의 1만큼 직교 방향들로 각각 연장되는 남서쪽 영역을 구비할 수 있다.
각각의 마이크로전자 요소는 메모리 저장소 어레이, 및 마이크로전자 요소의 전면을 따라 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열(column)들을 구비할 수 있다. 제0 마이크로전자 요소의 제1 및 제2 에지들은 남쪽 및 북쪽 에지들에 각각 인접하게 배치될 수 있고, 제1 마이크로전자 요소의 제1 및 제2 에지들은 서쪽 및 동쪽 에지들에 각각 인접하게 배치될 수 있다.
단자들은 남서쪽 영역에 있는 제1 단자들을 포함할 수 있는데, 제1 단자들은 제0 또는 제1 마이크로전자 요소들 중 적어도 하나의 메모리 저장소 어레이의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 마이크로전자 패키지 내의 회로에 의해 사용가능한 어드레스 정보를 전달하도록 구성된다.
일 실시예에서, 제2 표면은 북쪽 및 동쪽 에지들의 전체 길이를 포함하고 북쪽 및 동쪽 에지들 각각으로부터 남쪽 에지를 향해 그리고 서쪽 에지를 향해 각각의 거리의 3분의 1만큼 직교 방향들로 각각 연장되는 북동쪽 영역을 구비할 수 있다. 단자들은 또한 북동쪽 영역에 있는 제2 단자들을 포함할 수 있다. 제2 단자들은 제1 단자들에 의해 전달되는 정보 이외의 제2 정보를 전달하도록 구성될 수 있다. 제2 정보는 데이터 신호들을 포함할 수 있다. 예시적인 실시예에서, 제2 단자들은 마이크로전자 패키지로 그리고 이로부터 모든 데이터 신호들을 전달하도록 구성될 수 있다. 모든 제2 단자들은 북동쪽 영역에 위치될 수 있다.
특정 예에서, 제2 단자들은 북쪽 에지에 평행하게 연장되는 복수의 북쪽 단자 행(row)들 내의 위치들에 그리고 동쪽 에지에 평행하게 연장되는 복수의 동쪽 단자 열들 내의 위치들에 배열될 수 있다. 제1 단자들은 남쪽 에지에 평행하게 연장되는 복수의 남쪽 단자 행들 내의 위치들에 그리고 서쪽 에지에 평행하게 연장되는 복수의 서쪽 단자 열들 내의 위치들에 배열될 수 있다. 하나의 예에서, 북쪽 단자 행들 내의 제2 단자들 및 남쪽 단자 행들 내의 제1 단자들은 제0 마이크로전자 요소의 요소 접점들과 전기 결합될 수 있고, 동쪽 단자 열들 내의 제2 단자들 및 서쪽 단자 열들 내의 제1 단자들은 제1 마이크로전자 요소의 요소 접점들과 전기 결합될 수 있다.
특정 실시예에서, 마이크로전자 패키지는 또한 제0 및 제1 마이크로전자 요소들과 함께 적층되는 제2 및 제3 마이크로전자 요소들을 포함할 수 있고, 제2 및 제3 마이크로전자 요소들 각각은 메모리 저장소 어레이 및 마이크로전자 요소의 전면을 따라 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 제2 마이크로전자 요소의 제1 및 제2 에지들은 남쪽 및 북쪽 에지들에 각각 인접하고, 제3 마이크로전자 요소의 제1 및 제2 에지들은 서쪽 및 동쪽 에지들에 각각 인접한다.
예시적인 실시예에서, 마이크로전자 패키지는 또한 제0, 제1, 제2, 및 제3 마이크로전자 요소들과 함께 적층되는 제4, 제5, 제6, 및 제7 마이크로전자 요소들을 포함할 수 있고, 제4, 제5, 제6, 및 제7 마이크로전자 요소들 각각은 메모리 저장소 어레이 및 마이크로전자 요소의 전면을 따라 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 제4 및 제6 마이크로전자 요소들 각각의 제1 및 제2 에지들은 남쪽 및 북쪽 에지들에 각각 인접하고, 제5 및 제7 마이크로전자 요소들의 제1 및 제2 에지들은 서쪽 및 동쪽 에지들에 각각 인접한다.
특정 예에서, 마이크로전자 패키지는 또한 제0, 제1, 제2, 제3, 제4, 제5, 제6, 및 제7 마이크로전자 요소들과 함께 적층되는 제8 마이크로전자 요소를 포함할 수 있고, 제8 마이크로전자 요소는 메모리 저장소 어레이 및 마이크로전자 요소의 전면을 따라 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 제8 마이크로전자 요소 각각의 제1 및 제2 에지들은 남쪽 및 북쪽 에지들에 각각 인접한다.
일 실시예에서, 제0 및 제2 마이크로전자 요소들에 전기 결합되는 제2 단자들의 제0 서브세트(subset)는 제0 메모리 채널을 포함하고, 제1 및 제3 마이크로전자 요소들에 전기 결합되는 제2 단자들의 제1 서브세트는 제1 메모리 채널을 포함하며, 제0 및 제1 메모리 채널들은 서로 독립적으로 작동되도록 구성될 수 있다.
본 발명의 다른 태양에 따르면, 마이크로전자 조립체는 각각이 전술된 바와 같은 상부 마이크로전자 패키지 및 하부 마이크로전자 패키지를 포함할 수 있다. 단자들은 저부(bottom) 단자들일 수 있다. 하부 마이크로전자 패키지는 또한 마이크로전자 요소를 적어도 부분적으로 덮는 봉지재 및 봉지재의 상부 표면에 있고 기판 접점들을 통해 하부 마이크로전자 패키지의 마이크로전자 요소들과 전기 결합되는 상부 단자들을 포함할 수 있으며, 상부 마이크로전자 패키지의 저부 단자들은 하부 마이크로전자 패키지의 상부 단자들에 연결된다.
특정 실시예에서, 마이크로전자 패키지들 각각의 저부 단자들은 제1 단자들에 의해 전달되는 정보 이외의 제2 정보를 전달하도록 구성되는 제2 단자들을 포함할 수 있고, 제2 정보는 데이터 신호들을 포함한다. 마이크로전자 조립체는 또한 마이크로전자 패키지들과 마이크로프로세서 사이에서 64 비트의 제2 정보를 전달하도록 구성되는 전도체들의 세트를 구비한 지지 구조체를 포함할 수 있고, 상부 마이크로전자 패키지의 제2 단자들은 클록 사이클당 32 비트를 전도체들의 세트로 전달하도록 구성되며, 하부 마이크로전자 패키지의 제2 단자들은 클록 사이클당 32 비트를 전도체들의 세트로 전달하도록 구성된다.
일 실시예에서, 상부 마이크로전자 패키지의 제2 단자들 각각은 동일한 신호 할당을 갖는 하부 마이크로전자 패키지의 제2 단자들 중 대응하는 제2 단자 위에 놓일 수 있고 이와 전기 접속될 수 있다. 상부 및 하부 마이크로전자 패키지들 각각의 제2 단자들 각각은 상부 및 하부 마이크로전자 패키지들 각각 내의 마이크로전자 요소들 각각과 전기 접속될 수 있다. 특정 예에서, 상부 마이크로전자 패키지의 제2 단자들 각각은 하부 마이크로전자 패키지 내의 마이크로전자 요소들로부터 전기 절연되는 하부 마이크로전자 패키지의 대응하는 비-접속 단자 위에 놓일 수 있고 이와 전기 접속될 수 있다. 하부 마이크로전자 패키지의 제2 단자들 각각은 상부 마이크로전자 패키지 내의 마이크로전자 요소들로부터 전기 절연되는 상부 마이크로전자 패키지의 대응하는 비-접속 단자 아래에 놓일 수 있고 이와 전기 접속될 수 있다.
본 발명의 또 다른 태양에 따르면, 마이크로전자 조립체는 지지 구조체 및 지지 구조체의 주 표면(major surface)에 실장되는 전술된 바와 같은 마이크로전자 패키지를 포함할 수 있다. 마이크로전자 조립체는 또한 지지 구조체의 주 표면에 실장되는 마이크로프로세서, 및 마이크로전자 패키지와 마이크로프로세서 사이에서 어드레스 정보를 전달하도록 구성되는 지지 구조체 상의 전도체들의 세트를 포함할 수 있다. 일 실시예에서, 남쪽 및 서쪽 에지들은 마이크로프로세서의 에지를 향할 수 있고, 북쪽 및 동쪽 에지들은 마이크로프로세서의 에지로부터 멀리 향할 수 있어, 남서쪽 영역 내의 단자들이 북동쪽 영역 내의 단자들보다 마이크로프로세서의 에지에 더 가깝다.
특정 실시예에서, 마이크로전자 조립체는 또한 지지 구조체의 주 표면에 있는 복수의 공동-지원(co-support) 접점들을 포함할 수 있는데, 공동-지원 접점들은 마이크로전자 패키지의 단자들 중 대응하는 단자들과 연결되고 전도체의 세트에 결합된다. 공동-지원 접점들은 (a) 마이크로전자 요소들이 이에 결합된 어드레스 정보를 공동-지원 접점들을 통해 제1 샘플링 속도로 샘플링하도록 구성된 제1 유형의 마이크로전자 패키지와의 접속을 위한 제1 사전결정된 배열에 따라, 그리고 (b) 마이크로전자 요소들이 이에 결합된 어드레스 정보를 공동-지원 접점들을 통해 제1 샘플링 속도보다 큰 제2 샘플링 속도로 샘플링하도록 구성된 제2 유형의 마이크로전자 패키지와의 접속을 위한 제2 사전결정된 배열에 따라 배열되는 어드레스 정보 할당들을 가질 수 있다. 하나의 예에서, 제1 유형의 마이크로전자 패키지 내의 마이크로전자 요소들은 유형 DDRx의 것일 수 있고, 제2 유형의 마이크로전자 패키지 내의 마이크로전자 요소들은 유형 LPDDRx의 것일 수 있다.
본 발명의 또 다른 태양에 따르면, 마이크로전자 조립체는 전술된 바와 같은 상부 마이크로전자 패키지, 및 하부 마이크로전자 패키지를 포함할 수 있다. 단자들은 저부 단자들일 수 있다. 하부 마이크로전자 패키지는 또한 하부 마이크로전자 패키지 내의 프로세서를 적어도 부분적으로 덮는 봉지재 및 봉지재의 상부 표면에 있고 프로세서와 전기 결합되는 상부 단자들을 추가로 포함할 수 있다. 상부 마이크로전자 패키지의 저부 단자들은 하부 마이크로전자 패키지의 상부 단자들에 연결될 수 있다.
특정 실시예에서, 하부 마이크로전자 패키지의 상부 단자들은 (a) 마이크로전자 요소들이 이에 결합된 어드레스 정보를 상부 단자들을 통해 제1 샘플링 속도로 샘플링하도록 구성된 제1 유형의 상부 마이크로전자 패키지와의 접속을 위한 제1 사전결정된 배열에 따라, 그리고 (b) 마이크로전자 요소들이 이에 결합된 어드레스 정보를 상부 단자들을 통해 제1 샘플링 속도보다 큰 제2 샘플링 속도로 샘플링하도록 구성된 제2 유형의 상부 마이크로전자 패키지와의 접속을 위한 제2 사전결정된 배열에 따라 배열되는 어드레스 정보 할당들을 가질 수 있다.
도 1a는 본 발명의 일 실시예에 따른 마이크로전자 패키지의 개략 평면도.
도 1b는 패키지의 동쪽 에지로부터 취해진, 도 1a의 마이크로전자 패키지의 측면도.
도 1c는 패키지의 남쪽 에지로부터 취해진, 도 1a의 마이크로전자 패키지의 다른 측면도.
도 1d는 패키지의 남쪽 에지로부터 취해진, 와이어 본드들 중 일부가 생략된 상태로 도시된 도 1a의 마이크로전자 패키지의 확대 측면도.
도 2는 다른 실시예에 따른 도 1a의 마이크로전자 패키지의 변형의 확대 측면도.
도 3a는 도 1a의 마이크로전자 패키지의 지지 요소의 제2 표면의 개략 평면도.
도 3b는 단자의 가능한 구성을 도시하는, 도 1a의 마이크로전자 패키지의 지지 요소의 제2 표면의 개략 평면도.
도 4는 도 1a의 마이크로전자 패키지의 하나의 잠재적인 구성인 마이크로전자 요소의 이중 랭크(dual rank) 구성의 블록도.
도 5는 도 2의 마이크로전자 패키지의 하나의 잠재적인 구성인 마이크로전자 요소의 단일 랭크 구성의 블록도.
도 6은 도 1a의 마이크로전자 패키지의 다른 잠재적인 구성인 마이크로전자 요소의 단일 랭크 구성의 블록도.
도 7은 도 1a의 마이크로전자 패키지 또는 도 2의 마이크로전자 패키지 내에 포함될 수 있는 마이크로전자 요소의 개략 평면도.
도 8은 도 1a의 마이크로전자 패키지 또는 도 2의 마이크로전자 패키지 내에 포함될 수 있는 다른 마이크로전자 요소의 개략 평면도.
도 9는 도 1a의 마이크로전자 패키지 또는 도 2의 마이크로전자 패키지 내에 포함될 수 있는 또 다른 마이크로전자 요소의 개략 평면도.
도 10a는 시스템에서 도 1a의 마이크로전자 패키지의 가능한 상호접속 배열 및 프로세서와의 마이크로전자 패키지의 상호접속부를 도시하는 개략도.
도 10b는 패키지-온-패키지(package-on-package) 시스템에서 도 1a의 마이크로전자 패키지의 가능한 상호접속 배열을 도시하는 개략도.
도 11은 본 발명의 일 실시예에 따른 시스템의 개략도.
본 명세서에 추가로 기술되는 바와 같은 다양한 도면을 참조하면, 회로 패널 또는 시스템의 다른 구성요소 상의 공통 인터페이스에 대한 단자의 상호접속을 위해 패키지의 표면 상에 공통 패키지 단자 볼아웃(ballout)을 각각 구비할 수 있는 다양한 다중-칩 마이크로전자 패키지 구성이 제공된다. 그러한 방식으로, 회로 패널 또는 다른 구성요소 상의 공통 인터페이스는, 특정 마이크로전자 패키지가 내부의 반도체 메모리 칩(이하에서, "칩")의 개수, 칩의 특정 유형, 및 입력 신호, 예컨대 어드레스 정보(address information) 또는 명령 어드레스 버스 신호(command address bus signal)가 제공되게 하는 특정 표준뿐만 아니라, 패키지에 의해 지원되는 메모리의 랭크의 수에 있어서 다른 그러한 공동-지원식(co-supported) 패키지 유형과 상당히 다를 수 있을지라도, 모든 그러한 마이크로전자 패키지에의 접속에 대해 표준화될 수 있다.
따라서, 예를 들어, 본 발명에 따른 마이크로전자 패키지는 표준 "LPDDR3" 및 그의 후속(follow-on) 표준(이하에서, 그러한 표준은 총괄하여 "LPDDRx"로 지칭됨)에 따른 복수의 칩들; 또는 표준 "DDR3"에 따른 복수의 칩들; 또는 표준 "DDR4"에 따른 복수의 칩들을 포함할 수 있다(이하에서, 적당한 경우, 그러한 DDR3 및 DDR4 표준은 총괄하여 "DDRx"로 지칭됨).
본 발명의 소정 실시예는 마이크로전자 요소, 예컨대 반도체 칩, 또는 반도체 칩들의 적층된 배열체가 주로 메모리 저장소 어레이 기능을 제공하도록 구성되는 패키지 또는 마이크로전자 조립체를 제공한다. 그러한 마이크로전자 요소에서, 메모리 저장소 어레이 기능을 제공하도록 구성되는, 즉 다른 소자들과 함께 구성되고 상호접속되는, 내부의 능동 소자(active device), 예컨대 트랜지스터의 개수는 임의의 다른 기능을 제공하도록 구성되는 능동 소자의 개수보다 많다. 따라서, 일례에서, DRAM 칩과 같은 마이크로전자 요소는 그의 주요한 또는 유일한 기능으로서 메모리 저장소 어레이 기능을 가질 수 있다. 대안적으로, 다른 예에서, 그러한 마이크로전자 요소는 복합 용도를 가질 수 있고, 메모리 저장소 어레이 기능을 제공하도록 구성되는 능동 소자를 포함할 수 있으며, 또한 특히 프로세서 기능, 또는 신호 프로세서 또는 그래픽 프로세서 기능과 같은 다른 기능을 제공하도록 구성되는 다른 능동 소자를 통합할 수 있다. 이러한 경우에, 마이크로전자 요소는 여전히 마이크로전자 요소의 임의의 다른 기능보다 메모리 저장소 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 소자들을 구비할 수 있다.
도 1a 내지 도 1d는 본 명세서의 실시예들 중 몇몇에 따른 마이크로전자 패키지(100)의 예시적인 구현을 도시한다. 이 도면들에서 볼 수 있는 바와 같이, 마이크로전자 요소(0, 1, 2, 3, 4, 5, 6, 7)들이 지지 유전체 요소, 예컨대 테이프 자동 접합(tape automated bonding, "TAB")에 사용되는 테이프와 같은 지지 요소(102) 위에 정면을 위로 하여(face up) 적층된다. 일례에서, 지지 요소(102)는 지지 요소의 평면 내에서의 열팽창 계수가 지지 요소의 평면 내에서 10 백만분율/섭씨 1도("ppm/℃") 미만인 유전체 요소로 본질적으로 이루어질 수 있다.
마이크로전자 요소(0 내지 7)들 각각은 메모리 저장소 어레이를 구비할 수 있다. 지지 요소(102)는 반대편을 향하는 북쪽 및 남쪽 에지(130, 132)들을 구비하고, 이들은 북쪽 에지와 남쪽 에지 사이에서 연장되는 반대편을 향하는 동쪽 및 서쪽 에지(136, 134)들에 인접할 수 있다. 본 명세서에 사용되는 바와 같이, 방향 북쪽, 남쪽, 동쪽 및 서쪽은 단지 특정 마이크로전자 패키지의 좌표계에서 배향과 방향을 설명하는 데 편의상 사용되며, 지리적 방향에 대응하지 않는다. 0 내지 7의 칩의 번호부여는 도면과 하기의 설명 전체에 걸쳐 동일하게 유지된다.
도 1a 내지 도 1d에 도시된 바와 같이, 마이크로전자 요소(0 내지 7)들 각각의 전면(105)에 있는 요소 접점(104)들이 지지 요소(102)의 제1 표면(120)에 있는 대응하는 기판 접점(106)들에 와이어 본딩된다. 와이어 본드(101)들은 마이크로전자 요소(0 내지 7)들 각각의 전면(105) 위에서 연장될 수 있는데, 이때 와이어 본드들은 마이크로전자 요소들 각각의 요소 접점(104)들과 기판 접점(106)들에 전기 결합된다.
마이크로전자 요소(0 내지 7)들은, 짝수 마이크로전자 요소(즉, 0, 2, 4, 6 등)들이 홀수 마이크로전자 요소(즉, 1, 3, 5, 7 등)들에 의해 이격되거나 홀수 마이크로전자 요소들이 단일 적층 배열체 내에서 교번하여 사이에 끼워진다. 마이크로전자 요소(0 내지 7)들은 홀수 마이크로전자 요소들이 그들의 수평면 내에서 짝수 마이크로전자 요소들에 대해 90도 회전된 것으로 보이도록 하는 구성으로 적층체 내에 배치된다.
제0 마이크로전자 요소(0)의 전면(105)의 반대편에 있는 그의 후면(107)이 지지 요소(102)의 제1 표면(120)에 인접하게 배치될 수 있다. 제1 마이크로전자 요소(1)의 후면(107)은 제0 마이크로전자 요소(0)의 전면(105) 위에 놓일 수 있다. 이러한 패턴이 나머지 마이크로전자 요소(2 내지 7)들에 대해 계속될 수 있는데, 이때 각각의 마이크로전자 요소(n)의 후면(107)은 마이크로전자 요소(n-1)의 전면(105) 위에 놓인다.
도 1d에서 볼 수 있는 바와 같이, 하나 이상의 접착제 층(103)이 제0 마이크로전자 요소(0)의 전면(105)의 반대편에 있는 그의 후면(107)과 지지 요소(102)의 제1 표면(120) 사이에 배치될 수 있고, 하나 이상의 접착제 층(103)이 마이크로전자 요소(0 내지 7)들 중 인접 마이크로전자 요소들의 마주보는 면들 사이에 배치될 수 있다.
적층체 내의 짝수 마이크로전자 요소(0, 2, 4, 6)들 각각은 제1 및 제2 행(110, 112)들 내의 요소 접점(104)들을 통해 기판 접점(106)들과 전기 결합될 수 있다. 짝수 마이크로전자 요소(0, 2, 4, 6)들 각각의 요소 접점(104)들의 제1 및 제2 행(110, 112)들은 각자의 마이크로전자 요소의 전면(105)을 따라 전면의 반대편의 제1 및 제2 에지(111, 113)들에 각각 인접하여 평행하게 연장될 수 있다. 짝수 마이크로전자 요소(0, 2, 4, 6)들 각각의 전면(105)의 제1 및 제2 에지(111, 113)들은 지지 요소(102)의 남쪽 및 북쪽 에지(132, 130)들을 향해 각각 배향될 수 있다.
짝수 마이크로전자 요소(0, 2, 4, 6)들 각각의 요소 접점(104)들의 제1 및 제2 행(110, 112)들은 지지 요소의 남쪽 및 북쪽 에지(132, 130)들과 짝수 마이크로전자 요소(0, 2, 4, 6)들의 전면(105)의 대응하는 에지(111, 113)들 사이에 놓이는, 지지 요소(102)의 제1 표면(120)에 있는 기판 접점(106)들의 대응하는 행들에 와이어 본딩될 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 제6 마이크로전자 요소(6)의 제1 행(110) 내의 특정 접점(104a)이 지지 요소의 남쪽 에지(132)와 제6 마이크로전자 요소의 전면(105)의 대응하는 제1 에지(111) 사이에 놓이는, 지지 요소(102)의 제1 표면(120)에 있는 대응하는 기판 접점(106a)에 와이어 본딩된다.
짝수 마이크로전자 요소(0, 2, 4, 6)들 각각의 요소 접점(104)들의 제1 행(110)은 각자의 마이크로전자 요소 내의 메모리 저장소 어레이의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 각자의 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 어드레스 정보를 전달하도록 구성될 수 있다. 짝수 마이크로전자 요소(0, 2, 4, 6)들 각각의 요소 접점(104)들의 제2 행(112)은 각자의 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 데이터 정보를 전달하도록 구성될 수 있다.
적층체 내의 홀수 마이크로전자 요소(1, 3, 5, 7)들 각각은 제1 및 제2 열(114, 116)들 내의 요소 접점(104)들을 통해 기판 접점(106)들과 전기 결합될 수 있다. 홀수 마이크로전자 요소(1, 3, 5, 7)들 각각의 요소 접점(104)들의 제1 및 제2 열(114, 116)들은 각자의 마이크로전자 요소의 전면(105)을 따라 전면의 반대편의 제1 및 제2 에지(115, 117)들에 인접하여 평행하게 연장될 수 있다. 홀수 마이크로전자 요소(1, 3, 5, 7)들 각각의 전면(105)의 제1 및 제2 에지(115, 117)들은 지지 요소(102)의 서쪽 및 동쪽 에지(134, 136)들을 향해 각각 배향될 수 있다.
홀수 마이크로전자 요소(1, 3, 5, 7)들 각각의 요소 접점(104)들의 제1 및 제2 열(114, 116)들은 지지 요소의 서쪽 및 동쪽 에지(134, 136)들과 홀수 마이크로전자 요소(1, 3, 5, 7)들의 전면(105)의 대응하는 에지(115, 117)들 사이에 놓이는, 지지 요소(102)의 제1 표면(120)에 있는 기판 접점(106)들 중 대응하는 것들에 와이어 본딩될 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 제7 마이크로전자 요소(7)의 제1 열(110) 내의 특정 접점(104b)이 지지 요소의 서쪽 에지(134)와 제7 마이크로전자 요소의 전면(105)의 대응하는 제1 에지(115) 사이에 놓이는, 지지 요소(102)의 제1 표면(120)에 있는 대응하는 기판 접점(106b)에 와이어 본딩된다.
홀수 마이크로전자 요소(1, 3, 5, 7)들 각각의 요소 접점(104)들의 제1 열(114)은 각자의 마이크로전자 요소 내의 메모리 저장소 어레이의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 각자의 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 어드레스 정보를 전달하도록 구성될 수 있다. 홀수 마이크로전자 요소(1, 3, 5, 7)들 각각의 요소 접점(104)들의 제2 열(116)은 각자의 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 데이터 정보를 전달하도록 구성될 수 있다.
마이크로전자 패키지(100)는 기판 접점(106)들을 통해 마이크로전자 요소(0 내지 7)들과 전기 결합되는 지지 요소(102)의 제2 표면(122)에 있는 단자(124)들을 구비할 수 있다. 단자(124)들은 마이크로전자 요소(0 내지 7)들의 메모리 저장소 어레이들의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(100) 내의 회로에 의해 사용가능한 어드레스 정보를 전달하도록 구성되는 제1 단자(125)들을 포함할 수 있다. 단자(124)들은 또한 제1 단자(125)들에 의해 전달되는 정보 이외의 제2 정보를 전달하도록 구성되는 제2 단자(126)들을 포함할 수 있고, 제2 정보는 데이터 신호들을 포함한다.
도 3a를 참조하면, 본 발명의 실시예들에서 제공되는 단자(124)들의 예시적인 단자 볼아웃에서, 어드레스 정보, 즉 각각의 마이크로전자 요소 내의 메모리 저장소 어레이의 어드레스가능 메모리 위치를 특정하기에 충분한 정보가 지지 요소(102)의 2개의 인접한 에지들(예컨대, 남쪽 및 서쪽 에지(132, 134)들)에 인접한 단자들에 배치된다. 일례에서, 단자(124)들의 예시적인 단자 볼아웃은 지지 요소(102)의 제2 표면(122)에서 행들 및 열들로 배열되는 에어리어 어레이(area array)로 배열될 수 있다.
행 주소 스트로브(strobe), 열 주소 스트로브, 쓰기 허용 및 어드레스 정보를 샘플링하기 위해 사용되는 클록과 같은 명령 정보와 함께 그룹화될 수 있는 그러한 어드레스 정보, 즉 총괄적으로 "명령 어드레스 정보"는 도 3a에 도시된 제1 단자(125)들에서 수신될 수 있는데, 제1 단자들은 예를 들어 지지 요소(102)의 남쪽 에지(132)에 인접한 그룹들 "CA CH 0 L" 및 "CA CH 0 H" 내에서 보이고, 지지 요소의 서쪽 에지(134)에 인접한 그룹들 "CA CH 1 L" 및 "CA CH 1 H" 내에서 보인다.
도 3a에서 볼 수 있는 바와 같이, 모든 그러한 어드레스 정보는 지지 요소(102)의 서쪽 및 남쪽 에지(134, 132)들에 인접하게 배치되는 제1 단자(125)들에서 패키지에 입력될 수 있다. 단자 그룹들 "CA CH 0 L" 및 "CA CH 0 H"는 별개일 수 있거나 서로들 사이에 배치될 수 있으며, 그룹 "CA CH 1 L" 및 "CA CH 1 H"에 대해서도 마찬가지이다.
단자(124)들은 지지 요소(102)의 제2 표면(122)의 남서쪽 영역(SW)에 있는 제1 단자(125)들을 포함할 수 있다. 남서쪽 영역(SW)은 지지 요소(102)의 남쪽 및 서쪽 에지(132, 134)들의 전체 길이들을 포함할 수 있고, 남쪽 및 서쪽 에지들 각각으로부터 북쪽 에지(130)를 향해 그리고 동쪽 에지(136)를 향해 각각의 거리(D1, D2)의 3분의 1만큼 직교 방향들로 각각 연장될 수 있다. 일 실시예에서, 남서쪽 영역은 남쪽 및 서쪽 에지(132, 134)들 각각으로부터 북쪽 에지(130)를 향해 그리고 동쪽 에지(136)를 향해 2 mm 이하만큼 직교 방향들로 각각 연장될 수 있다.
일례에서, 마이크로전자 패키지(100)의 모든 제1 단자(125)들은 지지 요소(102)의 제2 표면(122)의 남서쪽 영역(SW)에서 노출될 수 있어, 제1 단자들이 마이크로전자 요소(0 내지 7)들의 메모리 저장소 어레이들의 모든 입수가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 마이크로전자 패키지 내의 회로에 의해 사용가능한 모든 어드레스 정보를 전달하도록 구성될 수 있다.
모든 제1 단자(125)들이 어드레스 정보를 전달하는 것만으로 제한될 필요는 없지만, 이들은 일부 실시예들에서 그렇게 제한될 수 있다. 예시적인 실시예에서, 제1 단자(125)들은 클록 신호들 및 마이크로전자 패키지(100)로 전달되는 명령 신호들, 어드레스 신호들, 및 뱅크 어드레스 신호들 모두를 전달하도록 구성될 수 있는데, 명령 신호들은 쓰기 허용, 행 주소 스트로브, 및 열 주소 스트로브이고, 클록 신호들은 어드레스 정보를 전달하는 신호들 또는 그의 시간 다중화된 버전(time multiplexed version)들을 샘플링하기 위해 사용되는 클록들이다.
제1 단자(125)들은 남쪽 에지(132)에 평행한 직교 방향들 중 제1 직교 방향(D3)으로 연장되는 복수의 남쪽 단자 행(124s)들 내의 위치들에 그리고 서쪽 에지(134)에 평행한 직교 방향들 중 제2 직교 방향(D4)으로 연장되는 복수의 서쪽 단자 열(124w)들 내의 위치들에 배열될 수 있다. 일 실시예에서, 복수의 남쪽 단자 행(124s)들은 4개 이하의 단자 행들을 포함할 수 있고, 복수의 서쪽 단자 열(124w)들은 4개 이하의 단자 열들을 포함할 수 있다.
제1 단자(125)들은 짝수 마이크로전자 요소(0, 2, 4, 6)들을 홀수 마이크로전자 요소(1, 3, 5, 7)들로부터 독립적으로 작동시키도록 구성될 수 있다. 도 2에서와 같은 4개의 마이크로전자 요소들을 갖는 실시예들에서, 제1 단자(125)들은 짝수 마이크로전자 요소(0, 2)들을 홀수 마이크로전자 요소(1, 3)들로부터 독립적으로 작동시키도록 구성될 수 있다. 2개의 마이크로전자 요소들을 갖는 실시예들에서, 제1 단자(125)들은 제0 마이크로전자 요소(0)를 제1 마이크로전자 요소(1)로부터 독립적으로 작동시키도록 구성될 수 있다.
일례에서, 남서쪽 영역(SW) 내의 남쪽 단자 행(124s)들 내의 제1 단자(125)들은, 홀수 마이크로전자 요소(1, 3, 5, 7)들을 작동시키도록 구성될 수 있는, 또한 남서쪽 영역 내의 서쪽 단자 열(124w)들 내의 제1 단자들로부터, 짝수 마이크로전자 요소(0, 2, 4, 6)들을 독립적으로 작동시키도록 구성될 수 있다.
도 3a에서 추가로 볼 수 있는 바와 같이, 마이크로전자 패키지(100)로의 그리고 이로부터의 데이터 신호들이 예를 들어 각자의 메모리 채널들에 대응하는 DQ 신호들 및 데이터 스트로브 신호들 DQS에 의해 전달될 수 있다. 예를 들어, 제0 채널(131)에 대한 모든 DQ 신호들과 DQ 스트로브 신호들을 전달하는 제2 단자(126)들이 마이크로전자 패키지(100)의 북쪽 에지(130)에 인접하게 제공될 수 있고, 제1 채널(133)에 대한 모든 DQ 신호들과 DQ 스트로브 신호들은 마이크로전자 패키지의 동쪽 에지(136)에 인접하게 제공될 수 있다.
단자(124)들은 지지 요소(102)의 제2 표면(122)의 북동쪽 영역(NE)에 있는 제2 단자(126)들을 포함할 수 있다. 북동쪽 영역(NE)은 지지 요소(102)의 북쪽 및 동쪽 에지(130, 136)들의 전체 길이들을 포함할 수 있고, 북쪽 및 동쪽 에지들 각각으로부터 남쪽 에지(132)를 향해 그리고 서쪽 에지(134)를 향해 각각의 거리(D1, D2)의 3분의 1만큼 직교 방향들로 각각 연장될 수 있다. 도 3b에서 볼 수 있는 바와 같이, 북동쪽 영역(NE)과 남서쪽 영역(SW)이 부분적으로 중첩할 수 있어, 단자(124)들 중 하나 이상이 북동쪽 및 남서쪽 영역들 둘 모두 내에 위치될 수 있다.
일례에서, 마이크로전자 패키지(100)의 모든 제2 단자(126)들은 지지 요소(102)의 제2 표면(122)의 북동쪽 영역(NE)에서 노출될 수 있어, 제2 단자들은 마이크로전자 패키지로 그리고 이로부터 모든 데이터 신호들 전달하도록 구성될 수 있다.
제2 단자(126)들은 북쪽 에지(130)에 평행한 직교 방향들 중 제1 직교 방향(D3)으로 연장되는 복수의 북쪽 단자 행(124n)들 내의 위치들에 그리고 동쪽 에지(136)에 평행한 직교 방향들 중 제2 직교 방향(D4)으로 연장되는 복수의 동쪽 단자 열(124e)들 내의 위치들에 배열될 수 있다. 일 실시예에서, 복수의 북쪽 단자 행(124n)들은 4개 이하의 단자 행들을 포함할 수 있고, 복수의 동쪽 단자 열(124e)들은 4개 이하의 단자 열들을 포함할 수 있다.
마이크로전자 패키지(100)에서, 요소 접점(104)들이 지지 요소(102)의 남쪽 및 북쪽 에지(132, 130)들을 향해 배향된 짝수 마이크로전자 요소(0, 2, 4, 6)들은 남쪽 단자 행(124s)들 및 북쪽 단자 행(124n)들 내의 단자(124)들과 전기 결합될 수 있다. 보다 구체적으로, 남쪽 단자 행(124s)들 내의 제1 단자(125)들 및 북쪽 단자 행(124n)들 내의 제2 단자(126)들이 짝수 마이크로전자 요소(0, 2, 4, 6)들의 요소 접점(104)들과 전기 결합될 수 있다.
남쪽 단자 행(124s)들 내의 제1 단자(125)들은 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 제어 정보를 전달하도록 구성될 수 있고, 북쪽 단자 행(124n)들 내의 제2 단자(126)들은 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 제어 정보에 따라 데이터 신호들을 전달하도록 구성될 수 있다. 남쪽 단자 행(124s)들 내의 제1 단자(125)들은 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 어드레스 정보를 전달하도록 구성될 수 있고, 북쪽 단자 행(124n)들 내의 제2 단자(126)들은 어드레스 정보에 의해 특정되는 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 메모리 저장소 어레이 위치들로 데이터 신호들을 전달하도록 구성될 수 있다.
요소 접점(104)들이 지지 요소(102)의 서쪽 및 동쪽 에지(134, 136)들을 향해 배향된 홀수 마이크로전자 요소(1, 3, 5, 7)들은 서쪽 단자 열(124w)들 및 동쪽 단자 열(124e)들 내의 단자(124)들과 전기 결합될 수 있다. 보다 구체적으로, 서쪽 단자 열(124w)들 내의 제1 단자(125)들 및 동쪽 단자 열(124e)들 내의 제2 단자(126)들이 홀수 마이크로전자 요소(1, 3, 5, 7)들의 요소 접점(104)들과 전기 결합될 수 있다.
서쪽 단자 열(124w)들 내의 제1 단자(125)들은 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 제어 정보를 전달하도록 구성될 수 있고, 동쪽 단자 열(124e)들 내의 제2 단자(126)들은 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 제어 정보에 따라 데이터 신호들을 전달하도록 구성될 수 있다. 서쪽 단자 열(124w)들 내의 제1 단자(125)들은 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 어드레스 정보를 전달하도록 구성될 수 있고, 동쪽 단자 열(124e)들 내의 제2 단자(126)들은 어드레스 정보에 의해 특정되는 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 메모리 저장소 어레이 위치들로 데이터 신호들을 전달하도록 구성될 수 있다.
이러한 구성에서, 마이크로전자 패키지(100)는 짝수 마이크로전자 요소(0, 2, 4, 6)들이 홀수 마이크로전자 요소(1, 3, 5, 7)들로부터 독립적으로 작동되게 할 수 있어, 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 제어 정보에 따른 데이터 신호들이 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 제어 정보에 따라 데이터 신호들로부터 독립적인 시간에 전달될 수 있다.
일례에서, 마이크로전자 패키지(100)는 짝수 마이크로전자 요소(0, 2, 4, 6)들이 홀수 마이크로전자 요소(1, 3, 5, 7)들로부터 독립적으로 작동되게 할 수 있어, 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 메모리 저장소 어레이 위치들로의 데이터 신호들이 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 메모리 저장소 어레이 위치들로의 데이터 신호들로부터 독립적인 시간에 전달될 수 있는데, 짝수 마이크로전자 요소(0, 2, 4, 6)들에 대한 메모리 저장소 어레이 위치들은 홀수 마이크로전자 요소(1, 3, 5, 7)들에 대한 메모리 저장소 어레이 위치들과 상이하다.
마이크로전자 패키지(100) 내에서 북쪽 단자 행(124n)들 내의 제2 단자(126)들 각각은 동쪽 단자 열(124e)들 내의 제2 단자들 각각으로부터 전기 절연될 수 있다. 도 3a에서 볼 수 있는 바와 같이, 짝수 마이크로전자 요소(0, 2, 4, 6)들에 전기 결합되는 제2 단자(126)들의 제0 서브세트가 제0 메모리 채널(131)을 포함할 수 있고, 홀수 마이크로전자 요소(1, 3, 5, 7)들에 전기 결합되는 제2 단자들의 제1 서브세트가 제1 메모리 채널(133)을 포함할 수 있다. 제0 및 제1 메모리 채널(131, 133)들은 서로 독립적으로 작동되도록 구성될 수 있다.
마이크로전자 요소(0 내지 7)들이 유형 LPDDRx의 것인 특정 실시예에서, 제2 단자(126)는 제0 메모리 랭크 내의 제0 메모리 채널에 대한 제0 및 제2 마이크로전자 요소(0, 2)들 각각으로 클록 사이클당 32 비트를, 제0 메모리 랭크 내의 제1 메모리 채널에 대한 제1 및 제3 마이크로전자 요소(1, 3)들 각각으로 클록 사이클당 32 비트를, 제1 메모리 랭크 내의 제0 메모리 채널에 대한 제4 및 제6 마이크로전자 요소(4, 6)들 각각으로 클록 사이클당 32 비트를, 그리고 제1 메모리 랭크 내의 제1 메모리 채널에 대한 제5 및 제7 마이크로전자 요소(5, 7)들 각각으로 클록 사이클당 32 비트를 전달하도록 구성될 수 있다.
도 3a에 도시된 제1 단자(125)들 및 제2 단자(126)들의 배열의 가능한 이점이 이제 기술될 것이다. 위의 설명에 따라서, 본 명세서에 도시된 실시예들에 따라 구성되는 각각의 그러한 마이크로전자 패키지(100)의 단자(124)들은 회로 패널 또는 다른 그러한 구성요소(예컨대, 도 10a) 상에 제공되는 공통 접속 인터페이스에 접속될 수 있다. 예시적인 실시예들에서, 다른 그러한 구성요소는 특히 다른 패키지 또는 메모리 모듈 기판일 수 있다(예컨대, 도 10b).
도 3a에 도시된 특정 단자 볼아웃은 마이크로전자 패키지(100) 내에서 마이크로전자 패키지의 제1 단자(125)들과 동일한 메모리 채널을 지원하는 마이크로전자 패키지 내의 마이크로전자 요소들의 각자의 세트들 사이에 비교적 짧은 길이의 접속부들을 제공하기 위해 이용될 수 있다.
구체적으로, 제0 채널(131)에 대한 모든 제1 단자(125)들을 지지 요소(102)의 남쪽 에지(132)에 인접하게 배치함으로써, 이는 그들 제1 단자들과 짝수 마이크로전자 요소(0, 2, 4, 6)들 상의 요소 접점(104)들의 대응하는 제1 행(110) 사이의 짧은 길이의 전기 접속을 용이하게 한다. 유사한 방식으로, 제1 채널(133)에 대한 모든 제1 단자(125)들을 지지 요소(102)의 서쪽 에지(134)에 인접하게 배치함으로써, 이는 그들 제1 단자와 홀수 마이크로전자 요소(1, 3, 5, 7)들 상의 요소 접점(104)들의 대응하는 제1 열(114) 사이의 짧은 길이의 전기 접속을 용이하게 한다.
LPDDRx-유형 마이크로전자 요소들에서, 어드레스 정보가 그러한 정보를 샘플링하기 위해 사용되는 클록의 상승 및 하강 에지들 둘 모두에서 수신된다. 따라서, LPDDRx-유형 마이크로전자 요소에서, 명령 어드레스 버스 상에서의 어드레스 시그널링 속도는 어드레스 정보가 클록의 하나의 에지에서만 수신되는 DDRx-유형 마이크로전자 요소의 어드레스 시그널링 속도의 2배이다. 본 배열에 의해, 마이크로전자 패키지(100) 내의 보다 짧은 전기 접속부들은 신호 전파 시간, 인덕턴스, 및 마이크로전자 패키지로부터 회로 패널(예컨대, 도 10a) 상의 명령 어드레스 버스 상으로 다시 로딩하는 것을 감소시킬 수 있다. 명령 어드레스 버스 상에서 이들 파라미터를 감소시킴으로써, 달리 가능한 것보다 더 높은 속도로 신호들이 마이크로전자 패키지(100)에서 수신될 수 있다. 따라서, 도시된 패키지 배열은 LPDDRx-유형 마이크로전자 요소들과 함께 사용될 때 특별한 성능 이점을 제공한다.
도 1a 내지 도 1d에 도시된 마이크로전자 패키지(100)의 변형에서, 5개의 짝수 마이크로전자 요소(0, 2, 4, 6, 8)들이 도 1a 내지 도 1d의 짝수 마이크로전자 요소(0, 2, 4, 6)들과 동일한 남북 배향으로 배향되고, 4개의 홀수 마이크로전자 요소(1, 3, 5, 7)들이 도 1a 내지 도 1d의 홀수 마이크로전자 요소(1, 3, 5, 7)들과 동일한 동서 배향으로 배향되는 9-칩 패키지가 제공될 수 있다.
도 2에 도시된 다른 예에서, 짝수 마이크로전자 요소(0, 2)들이 도 1a에서와 같이 배향되고 와이어 본딩되며, 홀수 마이크로전자 요소(1, 3)들이 도 1a에서와 같이 배향되고 와이어 본딩되는 4-칩 패키지(100a)가 제공된다.
도 1a에 도시된 실시예의 변형인, 정면을 아래로 한(face-down) 실시예(도시되지 않음)에서, 마이크로전자 요소(0, 1)들 각각의 전면(105)에 있는 요소 접점(104)들은 지지 요소(102)의 제2 표면(122)(제1 표면(120)에 대해 반대편을 향함)에 있는 대응하는 기판 접점들에 와이어 본딩될 수 있는데, 와이어 본드들은 지지 요소(102)의 구멍들을 통해 연장된다. 그러한 실시예에서, 제0 마이크로전자 요소(0)의 전면(105)은 지지 요소(102)의 제1 표면(120)에 인접하게 배치될 수 있고, 제1 마이크로전자 요소(1)의 전면(105)은 제0 마이크로전자 요소의 후면 위에 놓일 수 있으며, 요소 접점(104)들은 지지 요소의 제1 표면과 제2 표면 사이에서 연장되는 적어도 하나의 구멍과 정렬되는 전도성 구조체(예컨대, 와이어 본드, 리드 본드 등)를 통해 지지 요소의 제2 표면(122)에 있는 단자(124)들과 전기 결합될 수 있다.
또한, 일부 구현예들에서, 관통 규소 비아(through silicon via) 접속부들을 갖는 적층된 칩들이 도 1a 내지 도 1d에 도시된 와이어 본드 접속부들의 대안으로서 제공될 수 있다. 또 다른 구현예에서, 스택 내의 칩들 사이의 접속들이 웨이퍼 레벨 패키징 또는 팬아웃(fan-out) 웨이퍼 레벨 패키징과 같은 패키징 구조를 사용하여 용이해질 수 있다.
일례에서, 마이크로전자 패키지(100)는 도 10b의 하부 마이크로전자 패키지(100b)의 형태를 가질 수 있다. 그러한 마이크로전자 패키지는 마이크로전자 요소(0 내지 1, 0 내지 3, 또는 0 내지 7)들을 적어도 부분적으로 덮는 봉지재를 구비할 수 있다.
모두 도 3a에 도시된 바와 같이 공통 단자 볼아웃에 접속될 수 있는 다수의 유형의 메모리 패키지들의 더 많은 예들이 도 4, 도 5 및 도 6에 도시되어 있다. 예를 들어, 8-마이크로전자 요소 LPDDRx 마이크로전자 패키지가 도 4에 도시되어 있는데, 도 4에서 0, 2, 4, 및 6으로 라벨링된 짝수 마이크로전자 요소들이 도 1a 내지 도 1d에 동일하게 라벨링된 것에 대응하고, 1, 3, 5, 및 7로 라벨링된 홀수 마이크로전자 요소들이 도 1a 내지 도 1d에 동일하게 라벨링된 것에 대응한다. 이중-채널 이중-랭크 메모리 액세스가 도 4에 도시된 8-마이크로전자 요소 LPDDRx 패키지에 제공된다.
추가로 도시된 바와 같이, 신호 그룹(CA Ch0 L)은 각각의 마이크로전자 요소의 메모리 저장소 어레이 내의 어드레스가능 메모리 저장소 위치를 특정하기에 충분한 모든 어드레스 입력을 제0 및 제4 마이크로전자 요소(0, 4)들에 제공한다. 각각의 마이크로전자 요소의 메모리 저장소 어레이 내의 어드레스가능 메모리 저장소 위치를 특정하기에 충분한 모든 어드레스 입력을 제2 및 제6 마이크로전자 요소(2, 6)들에 제공하는 신호 그룹(CA Ch0 H)에서도 마찬가지이다. 마찬가지로, 동일한 것이 제1 채널에 대한 CA Ch1 L과 제1 및 제5 마이크로전자 요소(1, 5)들에 적용되고, 또한 동일한 것이 제1 채널에 대한 CA Ch1 H와 제3 및 제7 마이크로전자 요소(3, 7)들에 적용된다.
각각의 채널에 대한 랭크 0 및 랭크 1에 대한 액세스를 지원하기 위해 사용되는 마이크로전자 요소들이 또한 도 4에 도시되어 있다. 또한, 도시된 예에서, 제0, 제1, 제4, 및 제5 마이크로전자 요소(0, 1, 4, 5)들이 도 4에 도시된 각자의 채널들 및 랭크들 내의 DQs(0 내지 31) 상의 읽기 및 쓰기 액세스를 위해 사용될 수 있다는 것과, 제2, 제3, 제6, 및 제7 마이크로전자 요소(2, 3, 6, 7)들이 도 4에 도시된 각자의 채널들 및 랭크들 내의 DQs(32 내지 63) 상의 읽기 및 쓰기 액세스를 위해 사용될 수 있다는 것을 알 수 있다.
도 5a에서 추가로 볼 수 있는 바와 같이, 이에 도시된 4-마이크로전자 요소 패키지에서, 이중-채널 단일-랭크 메모리 액세스가 제공된다. 도 5에 도시된 4-마이크로전자 요소 LPDDRx 패키지에서, 0과 2로 라벨링된 짝수 마이크로전자 요소들은 도 2에 동일하게 라벨링된 것들에 대응하고, 1과 3으로 라벨링된 홀수 마이크로전자 요소들은 도 2에 동일하게 라벨링된 것들에 대응한다.
여기에 다시, 마이크로전자 패키지 내의 각각의 마이크로전자 요소(0 내지 3)가 패키지 내의 임의의 다른 마이크로전자 요소와 공유될 필요가 없는 제1 단자(125)들의 특정 그룹에 관한 어드레스 정보만을 수신하기 때문에, 명령 어드레스 버스의 로딩이 감소된다. 따라서, 제1 단자(CA CH0 L)들에 대한 어드레스 정보는 제0 마이크로전자 요소(0)에 의해서만 수신되고 동일한 마이크로전자 패키지 내의 다른 마이크로전자 요소들에 의해서는 수신되지 않음으로써, 마이크로전자 패키지(100)가 전기 결합되는 회로 패널 상에서의 그러한 신호들을 전달하는 신호 전도체들 상으로의 로딩을 감소시킨다.
도 6은 각각의 마이크로전자 요소에 의해 수신된 명령 어드레스 버스 정보가 CA CHx L 및 CA CHx H 제1 단자(125)들 둘 모두에서 제공될 필요가 있는 8-마이크로전자 요소 DDRx 마이크로전자 패키지 배열을 도시한다. 도 6은 또한 마이크로전자 요소들의 비트 폭이 각각 16 비트로 제한되어, 4개의 마이크로전자 요소들, 즉 짝수 마이크로전자 요소(0, 2, 4, 6)들이 제0 메모리 채널(0)을 구현하는 데 요구되게 하고, 4개의 홀수 마이크로전자 요소(1, 3, 5, 7)들이 제1 메모리 채널(1)을 구현하는 데 요구되게 하는, 현재 기술에 따른 예를 도시한다. 따라서, 8-마이크로전자 요소 DDRx 마이크로전자 패키지 예가 16-비트 폭 마이크로전자 요소들로 이중-채널 메모리 액세스를 제공하는 반면에, 도 6에 도시된 예는 단지 단일-랭크 메모리 액세스만을 제공한다.
도 6의 실시예의 변형에서, 마이크로전자 요소들의 비트 폭이 각각 8 비트로 제한되어, 5개의 마이크로전자 요소들, 즉 짝수 마이크로전자 요소(0, 2, 4, 6, 8)들이 제0 메모리 채널(0)의 40-비트 제1 부분을 구현하는 데 요구되게 하고, 4개의 홀수 마이크로전자 요소(1, 3, 5, 7)들이 제0 메모리 채널(0)의 32-비트 제2 부분을 구현하는 데 요구되게 하는, 9-마이크로전자 요소 DDRx 마이크로전자 패키지 배열이 제공될 수 있다. 일례에서, 제8 마이크로전자 요소(8)는 ECC 메모리 또는 오류 정정 코드 메모리 기능을 가질 수 있다.
그러한 배열은 단일-채널 단일-랭크 72-비트 메모리 액세스를 제공할 수 있고, 마이크로전자 요소들의 그러한 배열을 갖는 마이크로전자 패키지가 도 6의 실시예와 같이 지지 요소(102)(도 1d)의 제1 표면(120)에 있는 기판 접점(106)들의 동일한 배열에 연결될 수 있지만, 이때 기판 접점들 중 일부가 마이크로전자 패키지의 비-접속 단자들에 접속된다. 이러한 변형은 각각이 보다 좁은 비트 폭을 갖는 마이크로전자 요소들이 상이한 총 비트 폭들의 장치들을 제조하기 위해 사용될 수 있는 방식을 단지 예시하며, 사용된 특정 예는 잠재적인 실시예들을 본 명세서에 기술된 특정 비트 폭들을 갖는 것들로 제한하지 않는 것으로 이해되어야 한다.
본 명세서에 사용된 바와 같이, 마이크로전자 패키지(100, 100a 또는 100b)의 "비-접속 단자"는, 그러한 비-접속 단자에 존재하는 임의의 정보가 항상 있든 또는 없든 간에, 마이크로전자 패키지 내에서 임의의 전기 경로, 즉 임의의 마이크로전자 요소, 예컨대 반도체 칩에 정보를 전달하기 위한 경로에서 접속되지 않은 단자를 의미한다. 따라서, 비-접속 단자에 접속되는 지지 구조체(170)(도 10a)로부터 결합될 수 있는 것과 같은 비-접속 단자에 정보가 존재할 수 있을지라도, 비-접속 단자에 존재하는 정보는 마이크로전자 패키지 내의 임의의 마이크로전자 요소에 제공될 어떠한 경로에도 있지 않는다.
도 7은 또한 도 1a의 마이크로전자 패키지(100) 또는 도 2의 마이크로전자 패키지(100a)에서 사용될 수 있는 LPDDRx-유형 마이크로전자 요소의 전면(105)에서의 요소 접점(104)들(예컨대, LPDDRx에 따라 메모리 마이크로전자 요소의 전면에 제공된 접촉 패드들)의 일반적인 배열을 도시한다. 요소 접점(104)들의 이러한 배열은 마이크로전자 요소의 하나의 에지를 따른 제1 열(110 또는 114) 내의 어드레스 또는 명령/어드레스 접점들, 및 마이크로전자 요소의 반대편 에지를 따른 제2 열(112 또는 116) 내의 데이터 접점들을 보여준다.
도 8을 참조하면, 대조적으로, DDRx 마이크로전자 요소들은 전형적으로, 본래 제공되는 바와 같은 중심 칩 접점(104a)들을 구비하는데, 여기서 칩 접점들은 마이크로전자 요소의 중심'축'을 따라 또는 이에 인접하게 1개 또는 2개의 행으로 연장된다. 그러한 경우에, 접점들을 중심 스파인(spine)으로부터 반대편 에지들로 재배선함으로써, 어드레스 정보 또는 명령/어드레스 정보를 전달하기 위한 요소 접점(104b)들을 마이크로전자 요소의 하나의 에지를 따른 제1 열(110 또는 114)에, 그리고 데이터 신호들을 전달하기 위한 요소 접점들을 마이크로전자 요소의 반대편 에지를 따른 제2 열(112 또는 116)에 제공하는 재배선 층이 칩 상에 제공되거나 형성될 수 있다.
도 9는 또한 일부 DDRx 칩들, 특히 DDR4 칩들의 경우에, 도시된 방식으로 재배선이 이루어질 수 있음을 도시하는데, 여기서 본래의 중심 칩 접점(104a)들이 중간에 있고, 어드레스 정보 또는 명령/어드레스 정보를 전달하기 위한 요소 접점(104b)들이 마이크로전자 요소의 일 에지를 따라 제1 열(110 또는 114)에 있으며, 데이터 신호들을 전달하기 위한 요소 접점들이 마이크로전자 요소의 반대편 에지를 따라 제2 열(112 또는 116)에 있고, 요소 접점들의 제1 및 제2 열들은 도시된 바와 같이 본래의 중심 칩 접점들의 중심축에 평행한 에지들을 따라 연장된다.
도 10a는 마이크로전자 조립체(150) 내의 마이크로전자 패키지(100)의 가능한 상호접속 배열, 및 프로세서(160)(예컨대, 마이크로프로세서)와의 마이크로전자 패키지의 상호접속부를 도시하는 개략도인데, 마이크로전자 패키지 및 프로세서 둘 모두는 회로 패널과 같은 지지 구조체(170)에 실장된다. 도 10a에 도시된 예에서, 마이크로전자 패키지(100)와 프로세서(160)는 지지 구조체(170)의 주 표면(171)에 실장될 수 있다. 마이크로전자 조립체(150)는 또한 마이크로전자 패키지(100)와 프로세서(160) 사이에서 어드레스 정보를 전달하도록 구성되는 전도체(180)들의 세트를 지지 구조체(170) 상에 구비할 수 있다.
지지 요소(102)의 남쪽 및 서쪽 에지(132, 134)들은 프로세서(160)의 에지(161)를 향할 수 있고, 북쪽 및 동쪽 에지(130, 136)들은 프로세서의 에지로부터 멀리 향할 수 있어, 지지 요소(102)의 제2 표면의 남서쪽 영역(SW) 내의 제1 단자(125)들이 지지 요소의 제2 표면의 북동쪽 영역(NE) 내의 제2 단자(126)들보다 프로세서의 에지에 더 가깝게 된다. 특정 예에서, 지지 요소(102)의 남쪽 및 서쪽 에지(132, 134)들 각각은 프로세서(160)의 에지(161)에 대해 대략 45도로 배향될 수 있다. 다른 실시예들에서, 마이크로전자 패키지(100)와 프로세서(160)는 신호들이 마이크로전자 패키지(100)와 프로세서(160) 사이에서 이동하여야 하는 길이를 최소화할 수 있는 다른 상대 위치들로 배향될 수 있다.
도시된 바와 같이, 그러한 배열에서 명령 어드레스 버스의 길이가 감소될 수 있는데, 그 이유는 마이크로전자 패키지(100)에 대한 접속들이 프로세서(160)에 더 가까운 지지 요소(102)의 서쪽 및 남쪽 에지(134, 132)들을 따라 이루어지기 때문이다. 따라서, 감소된 접속 길이들은 프로세서(160)와 마이크로전자 패키지(100) 사이의 명령 어드레스 버스를 따른 시그널링의 증가된 속도를 용이하게 하는 데 도움을 줄 수 있다. 그들 접속은 병렬 종단부(parallel termination)들이 요구되지 않도록 충분히 짧음으로써, 전력을 절감할 수 있다.
마이크로전자 패키지(100)의 단자(124)들과 지지 구조체(170)의 접점(174)들(도 10b) 사이의 접속은 다양한 형태를 취할 수 있다. 접점(174)들은 지지 구조체(170)의 전도체(180)들의 세트에 결합될 수 있고, 마이크로전자 패키지(100)(도 1a) 또는 마이크로전자 패키지(100a)(도 2)의 단자(124)들 중 대응하는 것들과 연결될 수 있다. 접점(174)들은 접점들이 다양한 유형(예컨대, DDRx, GDDRx, LPDDRx 등)들의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들을 갖는 마이크로전자 패키지(100) 또는 마이크로전자 패키지(100a)의 단자(124)들과 접속될 수 있도록 어드레스 및 명령 정보 할당들의 복수의 사전결정된 배열들을 가질 수 있다.
접점(174)들은, 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들이 접점들을 통해 이들에 결합된 어드레스 정보를 제1 샘플링 속도로 샘플링하도록 구성되는(예컨대, DDR3, DDR4, DDRx) 제1 유형의 마이크로전자 패키지(100)와의 접속을 위해 제1 사전결정된 배열에 따라 배열되는 어드레스 정보 할당들을 가질 수 있다. 동일한 접점(174)들은 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들이 접점들을 통해 이들에 결합된 어드레스 정보를 제1 샘플링 속도보다 큰 제2 샘플링 속도로 샘플링하도록 구성되는(예컨대, LPDDR3, LPDDRx) 제2 유형의 마이크로전자 패키지(100)와의 접속을 위해 제2 사전결정된 배열에 따라 배열될 수 있다.
특정 실시예에서, 제1 유형의 마이크로전자 패키지(100 또는 100a) 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들은 유형 DDRx의 것일 수 있고, 제2 유형의 마이크로전자 패키지 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들은 유형 LPDDRx의 것일 수 있다. 각각 2가지 상이한 유형들의 마이크로전자 패키지(100)와의 접속을 위해 하나의 사전결정된 배열에 따라 배치될 수 있는 접점(174)들은 본 명세서에서 "공동-지원 접점"들로서 또한 지칭된다.
일례에서, 제2 샘플링 속도는 제1 샘플링 속도의 정수배일 수 있다. 예를 들어, 마이크로전자 조립체(150)는, 내부에 DDR3 또는 DDR4 메모리를 갖는 제1 유형의 마이크로전자 패키지(100 또는 100a)가 지지 구조체(170)에 부착되면, 마이크로전자 패키지 내의 마이크로전자 요소들이 접점(174)을 통해 이들에 결합된 어드레스 정보를 제1 샘플링 속도로, 예를 들어 클록 사이클당 1회(예컨대, 클록 사이클의 상승 에지에서) 샘플링하도록 구성될 수 있도록, 구성될 수 있다. 이러한 동일한 예에서, 마이크로전자 조립체(150)는 내부에 LPDDR3 메모리를 갖는 제2 유형의 마이크로전자 조립체(100 또는 100a)가 대신에 동일한 지지 구조체(170)에 부착되면, 마이크로전자 패키지 내의 마이크로전자 요소들이 접점(174)을 통해 이들에 결합된 어드레스 정보를 제2 샘플링 속도로, 예를 들어 클록 사이클당 2회(예컨대, 클록 사이클의 상승 에지 및 하강 에지에서 각각 1회씩) 샘플링하도록 구성될 수 있도록, 구성될 수 있다. 따라서, 이 예에서, 제2 샘플링 속도는 제1 샘플링 속도의 정수배(2배)이다. 이들 두 경우에, 지지 구조체(170)는 동일할 수 있고, 마이크로전자 조립체들이 DDRx 또는 LPDDRx 메모리를 구비한 상태로 기능할 수 있다.
내부에 DDRx 또는 LPDDRx 메모리를 갖는 마이크로전자 패키지에 연결되도록 구성되는 지지 구조체(170)의 능력의 추가의 변형들을 본 명세서에 참고로 포함되는, 2013년 3월 15일자로 출원된, 공유되고 공계류 중인 특허 출원 제13/841,052호에서 찾아볼 수 있다.
도 10b는 마이크로전자 조립체(150a) 내에 하부 마이크로전자 패키지(100b)와 함께 적층된 상부 마이크로전자 패키지(100)(도 1a)의 가능한 상호접속 배열, 및 프로세서(160)와의 상부 마이크로전자 패키지의 상호접속부를 도시하는 개략도인데, 마이크로전자 패키지 및 프로세서 둘 모두는 회로 패널과 같은 지지 구조체(170)에 실장된다. 도 10b에 도시된 예에서, 하부 마이크로전자 패키지(100b)와 프로세서(160)는 지지 구조체(170)의 주 표면(171)에 실장될 수 있고, 상부 마이크로전자 패키지(100)는 하부 마이크로전자 패키지에 실장될 수 있다. 마이크로전자 조립체(150a)는 또한 마이크로전자 패키지와 프로세서(160) 사이에서 어드레스 정보를 전달하도록 구성되는 전도체들의 세트(예컨대, 도 10a의 전도체(180)들의 세트)를 지지 구조체(170) 상에 구비할 수 있다.
하부 마이크로전자 패키지(100b)는 지지 요소(102)의 제2 표면(122)에 있는 단자(124)(저부 단자)들을 구비할 수 있다. 하부 마이크로전자 패키지는 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들을 적어도 부분적으로 덮는 봉지재(190)를 구비할 수 있다. 일례에서, 봉지재의 상부 표면(191)에 있는 상부 단자(127)들이 기판 접점(106)을 통해 하부 마이크로전자 패키지의 마이크로전자 요소들과 전기 결합될 수 있다. 다른 실시예들에서, 하부 마이크로전자 패키지(100b)는 지지 요소(102)의 소정 표면 또는 다른 위치들에서 노출되는 상부 단자들을 구비할 수 있다. 상부 마이크로전자 패키지(100)의 단자(124)들은 하부 마이크로전자 패키지(100b)의 상부 단자(127)들에 연결될 수 있다. 일례에서, 상부 마이크로전자 패키지(100)는 상부 및 하부 마이크로전자 패키지들이 칩 선택 단자들의 위치를 제외하고는 동일하도록 (상부 및 저부 단자들 둘 모두를 갖는) 하부 마이크로전자 패키지(100b)의 형태를 취할 수 있다.
특정 실시예에서, 상부 및 하부 마이크로전자 패키지(100, 100b)들 각각의 단자(124)들은 제1 단자들에 의해 전달되는 정보 이외의 제2 정보를 전달하도록 구성되는 제2 단자들을 포함할 수 있고, 제2 정보는 데이터 신호들을 포함한다. 마이크로전자 조립체(150a)의 지지 구조체(170)는 마이크로전자 패키지(100, 100b)와 프로세서(160) 사이에서 64 비트의 제2 정보를 전달하도록 구성되는 전도체들의 세트(예컨대, 도 10a의 전도체(180)들의 세트)를 구비할 수 있는데, 여기서 상부 마이크로전자 패키지의 제2 단자들은 클록 사이클당 32 비트를 전도체들의 세트로 전달하도록 구성되고, 하부 마이크로전자 패키지의 제2 단자들은 클록 사이클당 32 비트를 전도체들의 세트로 전달하도록 구성된다.
상부 및 하부 마이크로전자 패키지(100, 100b)들을 적층함으로써 이중-랭크 메모리 액세스가 제공될 수 있는데, 여기서 상부 마이크로전자 패키지의 제2 단자들 각각은 동일한 신호 할당을 갖는 하부 마이크로전자 패키지의 제2 단자들 중 대응하는 것 위에 놓여 이와 전기 접속되며, 상부 및 하부 마이크로전자 패키지들 각각의 제2 단자들 각각은 상부 및 하부 마이크로전자 패키지들 각각 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들 각각과 전기 접속된다.
상부 및 하부 마이크로전자 패키지(100, 100b)들을 적층함으로써 이중-폭 메모리 액세스가 제공될 수 있는데, 여기서 상부 마이크로전자 패키지의 제2 단자들 각각은 하부 마이크로전자 패키지 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들로부터 전기 절연되는 하부 마이크로전자 패키지의 대응하는 비-접속 단자 위에 놓이고 이와 전기 접속되며, 하부 마이크로전자 패키지의 제2 단자들 각각은 상부 마이크로전자 패키지 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들로부터 전기 절연되는 상부 마이크로전자 패키지의 대응하는 비-접속 단자 밑에 놓여 이와 전기 접속된다.
도 10b의 변형에서, 상부 마이크로전자 패키지(100)가 프로세서를 내부에 갖는 하부 마이크로전자 패키지(100b)와 함께 적층될 수 있다. 그러한 실시예에서, 하부 마이크로전자 패키지(100b)는 예를 들어 시스템 온 칩(system on a chip)일 수 있다. 그러한 실시예는, 지지 요소의 북쪽, 남쪽, 동쪽, 및 서쪽 에지에 인접한 외측 단자(124a)들이 존재하는 반면, 도 10b에 도시된 내측 단자(124b)들이 생략되도록, 상부 마이크로전자 패키지의 지지 요소의 제2 표면에 있는 단자(124)들의 과소화된(depopulated) 중심 영역을 구비할 수 있다. 일례에서, 지지 요소의 그러한 과소화된 중심 영역은 도 3b에 도시된 북동쪽 영역(NE)과 남서쪽 영역(SW) 사이에 배치되는 지지 요소의 중심 영역일 수 있다. 그러한 실시예에서, 도 10b에 도시된 프로세서(160)가 생략될 수 있는데, 그 이유는 하부 마이크로전자 패키지(100b)가 프로세서를 포함할 수 있기 때문이다.
이러한 변형에서, 하부 마이크로전자 패키지(100b)의 상부 단자(127)들은, 각각 2가지 상이한 유형들의 상부 마이크로전자 패키지(100) 중 하나와의 접속을 위해 2가지 상이한 사전결정된 배열들에 따라 배열되는 공동-지원 접점들 또는 공동-지원 단자들일 수 있다. 제1 유형의 상부 마이크로전자 패키지(100) 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들은 유형 DDRx의 것일 수 있고, 상부 단자(127)들을 통해 이들에 결합된 어드레스 정보를 제1 샘플링 속도로, 예를 들어 클록 사이클당 1회(예컨대, 클록 사이클의 상승 에지에서) 샘플링하도록 구성될 수 있으며, 제2 유형의 상부 마이크로전자 패키지 내의 마이크로전자 요소(0 내지 1, 0 내지 3 또는 0 내지 7)들은 유형 LPDDRx의 것일 수 있고, 상부 단자(127)를 통해 이들에 결합된 어드레스 정보를 제2 샘플링 속도로, 예를 들어 클록 사이클당 2회(예컨대, 클록 사이클의 상승 에지 및 하강 에지에서 각각 1회씩) 샘플링하도록 구성될 수 있다.
이러한 변형의 일 실시예에서, 상부 마이크로전자 패키지(100)는 도 5에 도시된 바와 같은 단일-랭크 메모리 액세스를 제공하도록 구성되는 유형 LPDDRx의 4개의 마이크로전자 요소들을 내부에 가질 수 있다. 이러한 변형의 특정 예에서, 상부 마이크로전자 패키지(100)는 도 4에 도시된 바와 같은 이중-랭크 메모리 액세스를 제공하도록 구성되는 유형 LPDDRx의 8개의 마이크로전자 요소들을 내부에 가질 수 있다.
도 1a 내지 도 10b에 관하여 전술된 마이크로전자 패키지들 및 마이크로전자 조립체들은 도 11에 도시된 시스템(200)과 같은 다양한 전자 시스템들의 구성에 이용될 수 있다. 예를 들어, 본 발명의 추가의 실시예에 따른 시스템(200)은, 다른 전자 구성요소(208, 210, 211)들과 함께, 전술된 바와 같은 마이크로전자 패키지들 또는 마이크로전자 조립체들과 같은 복수의 모듈들 또는 구성요소(206)들을 포함한다.
도시된 예시적인 시스템(200)에서, 시스템은 회로 패널, 마더보드, 또는 가요성 인쇄 회로 기판과 같은 라이저 패널(riser panel)(202)을 포함할 수 있고, 회로 패널은 모듈들 또는 구성요소(206, 208, 210)들을 서로 상호접속하는, 도 11에 하나만이 도시된 다수의 전도체(204)들을 포함할 수 있다. 그러한 회로 패널(202)은 신호들을 시스템(200) 내에 포함되는 마이크로전자 패키지들 및/또는 마이크로전자 조립체들 각각으로 그리고 이로부터 전송할 수 있다. 그러나, 이는 단지 예시적이며, 모듈들 또는 구성요소(206) 들 사이의 전기 접속들을 이루기 위한 임의의 적합한 구조체가 사용될 수 있다.
특정 실시예에서, 시스템(200)은 또한, 각각의 모듈 또는 구성요소(206)가 클록 사이클에서 N개의 데이터 비트들을 병렬로 전달하게 구성될 수 있도록 그리고 프로세서가 클록 사이클에서 M개의 데이터 비트들을 병렬로 전달하게 구성될 수 있도록 반도체 칩(208)과 같은 프로세서를 포함할 수 있는데, 이때 M은 N 이상이다.
도 11에 도시된 예에서, 구성요소(208)는 반도체 칩이고, 구성요소(210)는 디스플레이 스크린이지만, 임의의 다른 구성요소가 시스템(200)에 사용될 수 있다. 물론, 예시의 명확성을 위해 도 11에 단지 2개의 추가의 구성요소(208, 211)들만이 도시되어 있지만, 시스템(200)은 임의의 개수의 그러한 구성요소들을 포함할 수 있다.
모듈들 또는 구성요소(206)들 및 구성요소(208, 211)들은 파선으로 개략적으로 도시된 공통 하우징(201) 내에 실장될 수 있으며, 원하는 회로를 형성하기 위해, 필요에 따라 서로 전기적으로 상호접속될 수 있다. 하우징(201)은 예를 들어 휴대폰 또는 PDA(personal digital assistant)에 사용가능한 유형의 휴대용 하우징으로 도시되어 있으며, 스크린(210)은 하우징의 표면에서 노출될 수 있다. 구조체(206)가 이미징 칩과 같은 감광 요소를 포함하는 실시예들에서, 렌즈(211) 또는 다른 광학 장치가 또한 광을 구조체로 라우팅하기 위해 제공될 수 있다. 다시, 도 11에 도시된 단순화된 시스템은 단지 예시적이며, 데스크톱 컴퓨터, 라우터 등과 같은, 통상적으로 고정식 구조체로 여겨지는 시스템들을 비롯한 다른 시스템들이 위에서 논의된 구조체를 사용하여 제조될 수 있다.
본 명세서의 발명이 특정 실시예들을 참고로 하여 설명되었지만, 이들 실시예들은 본 발명의 원리 및 응용에 대한 예시에 불과하다는 것을 이해해야 한다. 따라서, 예시적 실시예들에 대해 다수의 변형들이 이루어질 수 있고, 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남이 없이 다른 배열들이 고려될 수 있음을 이해해야 한다.
다양한 종속항 및 이에 개시된 특징들은 선두 청구항에 제시된 것과는 상이한 방식으로 조합될 수 있음을 이해할 것이다. 또한, 개별 실시예들과 관련하여 설명된 특징들은 설명된 실시예들 중 다른 실시예들과 공유될 수 있음을 알 것이다.

Claims (43)

  1. 마이크로전자 패키지(microelectronic package)로서,
    반대편을 향하는 제1 및 제2 표면들 및 상기 제1 표면 또는 상기 제2 표면에 있는 복수의 기판 접점들을 갖는 지지 요소로서, 상기 지지 요소는 반대편을 향하는 북쪽 및 남쪽 에지들을 구비하고, 상기 북쪽 및 남쪽 에지들은 상기 북쪽 에지와 상기 남쪽 에지 사이에서 각각 연장되는 반대편을 향하는 동쪽 및 서쪽 에지들에 인접하며, 상기 제2 표면은 상기 남쪽 및 서쪽 에지들의 전체 길이를 포함하고 상기 남쪽 및 서쪽 에지들 각각으로부터 상기 북쪽 에지를 향해 그리고 상기 동쪽 에지를 향해 각각의 거리의 3분의 1만큼 직교 방향들로 각각 연장되는 남서쪽 영역을 구비하는, 상기 지지 요소;
    상기 기판 접점들과 전기 결합되는 적층된 제0 및 제1 마이크로전자 요소들로서, 각각의 마이크로전자 요소는 메모리 저장소 어레이, 및 상기 마이크로전자 요소의 전면을 따라 상기 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열(column)들을 구비하고, 상기 제0 마이크로전자 요소의 상기 제1 및 제2 에지들은 각각 상기 남쪽 및 북쪽 에지들에 인접하며, 상기 제1 마이크로전자 요소의 상기 제1 및 제2 에지들은 상기 서쪽 및 동쪽 에지들에 각각 인접하는, 상기 제0 및 제1 마이크로전자 요소들; 및
    상기 기판 접점들을 통해 상기 마이크로전자 요소들과 전기 결합되는 상기 제2 표면에 있는 단자들로서, 상기 단자들은 상기 남서쪽 영역에 있는 제1 단자들을 포함하고, 상기 제1 단자들은 상기 제0 또는 제1 마이크로전자 요소들 중 적어도 하나의 마이크로전자 요소의 상기 메모리 저장소 어레이의 모든 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 상기 마이크로전자 패키지 내의 회로에 의해 사용가능한 어드레스 정보를 전달하도록 구성되는, 상기 단자들을 포함하는, 마이크로전자 패키지.
  2. 제1항에 있어서, 상기 마이크로전자 요소들 각각의 요소 접점들의 제1 열은 각자의 상기 마이크로전자 요소 내의 메모리 저장소 어레이의 모든 상기 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 각자의 상기 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 상기 어드레스 정보를 전달하도록 구성되는, 마이크로전자 패키지.
  3. 제1항에 있어서, 상기 제1 단자들은 상기 남쪽 에지에 평행한 상기 직교 방향들 중 제1 직교 방향으로 연장되는 복수의 남쪽 단자 행(row)들 내의 위치들에 그리고 상기 서쪽 에지에 평행한 상기 직교 방향들 중 제2 직교 방향으로 연장되는 복수의 서쪽 단자 열들 내의 위치들에 배열되고,
    상기 복수의 남쪽 단자 행들은 4개 이하의 단자 행들을 포함하고, 상기 복수의 서쪽 단자 열들은 4개 이하의 단자 열들을 포함하는, 마이크로전자 패키지.
  4. 제1항에 있어서, 상기 제1 단자들은 상기 마이크로전자 패키지로 전달되는 명령 신호들, 어드레스 신호들, 및 뱅크(bank) 어드레스 신호들 모두 및 클록 신호들을 전달하도록 구성되고, 상기 명령 신호들은 쓰기 허용, 행 주소 스트로브(strobe), 및 열 주소 스트로브이며, 상기 클록 신호들은 상기 어드레스 정보를 전달하는 신호들을 샘플링하기 위해 사용되는 클록들인, 마이크로전자 패키지.
  5. 제1항에 있어서, 상기 제1 단자들은 상기 제0 및 제1 마이크로전자 요소들의 상기 메모리 저장소 어레이들의 모든 상기 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 상기 마이크로전자 패키지 내의 회로에 의해 사용가능한 모든 상기 어드레스 정보를 전달하도록 구성되는, 마이크로전자 패키지.
  6. 제1항에 있어서, 상기 제2 표면은 상기 북쪽 및 동쪽 에지들의 전체 길이를 포함하고 상기 북쪽 및 동쪽 에지들 각각으로부터 상기 남쪽 에지를 향해 그리고 상기 서쪽 에지를 향해 각각의 거리의 3분의 1만큼 직교 방향들로 각각 연장되는 북동쪽 영역을 구비하고,
    상기 단자들은 상기 북동쪽 영역에 있는 제2 단자들을 추가로 포함하고, 상기 제2 단자들은 상기 제1 단자들에 의해 전달되는 정보 이외의 제2 정보를 전달하도록 구성되며, 상기 제2 정보는 데이터 신호들을 포함하는, 마이크로전자 패키지.
  7. 제6항에 있어서, 상기 제2 단자들은 상기 마이크로전자 패키지로 그리고 이로부터 모든 데이터 신호들을 전달하도록 구성되고, 모든 상기 제2 단자들은 상기 북동쪽 영역 내에 위치되며,
    상기 마이크로전자 요소들 각각의 요소 접점들의 제1 열은 각자의 상기 마이크로전자 요소 내의 메모리 저장소 어레이의 모든 상기 이용가능한 어드레스가능 메모리 위치들 중에서 어드레스가능 메모리 위치를 결정하기 위해 각자의 상기 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 상기 어드레스 정보를 전달하도록 구성되고,
    상기 마이크로전자 요소들 각각의 요소 접점들의 상기 제2 열은 각자의 상기 마이크로전자 요소 내의 회로에 의해 사용가능한 모든 데이터 정보를 전달하도록 구성되며,
    상기 제2 단자들은 상기 북쪽 에지에 평행하게 연장되는 복수의 북쪽 단자 행들 내의 위치들에 그리고 상기 동쪽 에지에 평행하게 연장되는 복수의 동쪽 단자 열들 내의 위치들에 배열되고,
    상기 제1 단자들은 상기 남쪽 에지에 평행하게 연장되는 복수의 남쪽 단자 행들 내의 위치들에 그리고 상기 서쪽 에지에 평행하게 연장되는 복수의 서쪽 단자 열들 내의 위치들에 배열되는, 마이크로전자 패키지.
  8. 제1항에 있어서, 상기 마이크로전자 패키지는 상기 제0 및 제1 마이크로전자 요소들과 함께 적층되는 제2 및 제3 마이크로전자 요소들을 추가로 포함하고, 상기 제2 및 제3 마이크로전자 요소들 각각은 메모리 저장소 어레이 및 상기 마이크로전자 요소의 전면을 따라 상기 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 상기 제2 마이크로전자 요소의 상기 제1 및 제2 에지들은 상기 남쪽 및 북쪽 에지들에 각각 인접하고, 상기 제3 마이크로전자 요소의 상기 제1 및 제2 에지들은 상기 서쪽 및 동쪽 에지들에 각각 인접하고,
    상기 마이크로전자 패키지는 상기 제0, 제1, 제2, 및 제3 마이크로전자 요소들과 함께 적층되는 제4, 제5, 제6, 및 제7 마이크로전자 요소들을 추가로 포함하고, 상기 제4, 제5, 제6, 및 제7 마이크로전자 요소들 각각은 메모리 저장소 어레이 및 상기 마이크로전자 요소의 전면을 따라 상기 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 상기 제4 및 제6 마이크로전자 요소들 각각의 상기 제1 및 제2 에지들은 상기 남쪽 및 북쪽 에지들에 각각 인접하고, 상기 제5 및 제7 마이크로전자 요소들 각각의 상기 제1 및 제2 에지들은 상기 서쪽 및 동쪽 에지들에 각각 인접한, 마이크로전자 패키지.
  9. 제8항에 있어서, 상기 제0, 제2, 제4, 및 제6 마이크로전자 요소들은 상기 제1, 제3, 제5, 및 제7 마이크로전자 요소들에 직교이고 이들이 단일 적층 배열체 내에서 교번적으로 사이에 끼워지고,
    상기 마이크로전자 패키지는 상기 제0, 제1, 제2, 제3, 제4, 제5, 제6, 및 제7 마이크로전자 요소들과 함께 적층되는 제8 마이크로전자 요소를 추가로 포함하고, 상기 제8 마이크로전자 요소는 메모리 저장소 어레이 및 상기 마이크로전자 요소의 전면을 따라 상기 전면의 반대편의 제1 및 제2 에지들에 인접하여 평행하게 각각 연장되는 요소 접점들의 제1 및 제2 열들을 구비하며, 상기 제8 마이크로전자 요소 각각의 상기 제1 및 제2 에지들은 상기 남쪽 및 북쪽 에지들에 각각 인접한, 마이크로전자 패키지.
  10. 제8항에 있어서, 상기 제0 및 제2 마이크로전자 요소들에 전기 결합되는 제2 단자들의 제0 서브세트(subset)는 제0 메모리 채널을 포함하고, 상기 제1 및 제3 마이크로전자 요소들에 전기 결합되는 상기 제2 단자들의 제1 서브세트는 제1 메모리 채널을 포함하며, 상기 제0 및 제1 메모리 채널들은 서로 독립적으로 작동되도록 구성되는, 마이크로전자 패키지.
  11. 제1항에 있어서, 상기 기판 접점들은 상기 지지 요소의 상기 제1 표면에서 노출되고, 상기 제0 마이크로전자 요소의 후면이 상기 지지 요소에 인접하게 배치되며, 상기 제1 마이크로전자 요소의 후면이 상기 제0 마이크로전자 요소의 상기 전면 위에 놓이고,
    상기 마이크로전자 패키지는 상기 마이크로전자 요소들 각각의 상기 전면 위에서 연장되는 와이어 본드들을 추가로 포함하고, 상기 와이어 본드들은 상기 요소 접점들과 상기 기판 접점들에 전기 결합되는, 마이크로전자 패키지.
  12. 제1항에 있어서, 상기 제0 마이크로전자 요소의 상기 전면은 상기 지지 요소에 인접하게 배치되고, 상기 제1 마이크로전자 요소의 상기 전면은 상기 제0 마이크로전자 요소의 후면 위에 놓이며, 상기 요소 접점들은 상기 지지 요소의 상기 제1 표면과 상기 제2 표면 사이에서 연장되는 적어도 하나의 구멍과 정렬되는 전도성 구조체를 통해 상기 단자들과 전기 결합되는, 마이크로전자 패키지.
  13. 제1항에 있어서, 상기 마이크로전자 요소들은 유형 DDRx의 것이고, 각각의 마이크로전자 요소의 상기 요소 접점들은 상기 마이크로전자 요소의 중심축을 따라 또는 그에 인접하게 2개 이하의 행들로 배열되는 각자의 칩 접점들에 전기 접속되며, 각각의 마이크로전자 요소는 상기 칩 접점들을 상기 요소 접점들로 재배선하는 재배선 층(redistribution layer)을 포함하는, 마이크로전자 패키지.
  14. 제1항에 있어서, 상기 지지 요소는 상기 지지 요소의 평면 내에서의 열팽창 계수가 10 ppm/℃ 미만인 유전체 요소로 본질적으로 이루어지는, 마이크로전자 패키지.
  15. 제1항에 있어서, 상기 단자들은 저부(bottom) 단자들이고, 상기 마이크로전자 패키지는 상기 마이크로전자 요소를 적어도 부분적으로 덮는 봉지재(encapsulant), 및 상기 봉지재의 상부 표면에 있고 상기 기판 접점들을 통해 상기 마이크로전자 요소들과 전기 결합되는 상부 단자들을 추가로 포함하며,
    상기 남서쪽 영역은 상기 남쪽 및 서쪽 에지들 각각으로부터 상기 북쪽 에지를 향해 그리고 상기 동쪽 에지를 향해 2 mm 이하만큼 상기 직교 방향들로 각각 연장되는, 마이크로전자 패키지.
  16. 제1항에서 청구되는 마이크로전자 패키지를 포함하는 상부 마이크로전자 패키지 및 제1항에서 청구되는 마이크로전자 패키지를 포함하는 하부 마이크로전자 패키지를 포함하는 마이크로전자 조립체로서,
    상기 단자들은 저부 단자들이고, 상기 하부 마이크로전자 패키지는 상기 마이크로전자 요소를 적어도 부분적으로 덮는 봉지재 및 상기 봉지재의 상부 표면에 있고 상기 기판 접점들을 통해 상기 하부 마이크로전자 패키지의 상기 마이크로전자 요소들과 전기 결합되는 상부 단자들을 추가로 포함하며, 상기 상부 마이크로전자 패키지의 상기 저부 단자들은 상기 하부 마이크로전자 패키지의 상기 상부 단자들에 연결되고,
    상기 상부 및 하부 마이크로전자 패키지들은 칩 선택 단자들의 위치를 제외하고는 동일하며,
    상기 마이크로전자 패키지들 각각의 상기 저부 단자들은 상기 제1 단자들에 의해 전달되는 상기 정보 이외의 제2 정보를 전달하도록 구성되는 제2 단자들을 포함하고, 상기 제2 정보는 데이터 신호들을 포함하며,
    상기 마이크로전자 조립체는 상기 마이크로전자 패키지들과 마이크로프로세서 사이에서 64 비트의 상기 제2 정보를 전달하도록 구성되는 전도체들의 세트를 구비한 지지 구조체를 추가로 포함하고, 상기 상부 마이크로전자 패키지의 상기 제2 단자들은 클록 사이클당 32 비트를 상기 전도체들의 세트로 전달하도록 구성되며, 상기 하부 마이크로전자 패키지의 상기 제2 단자들은 클록 사이클당 32 비트를 상기 전도체들의 세트로 전달하도록 구성되는, 마이크로전자 조립체.
  17. 지지 구조체 및 상기 지지 구조체의 주 표면(major surface)에 실장되는 제1항의 상기 마이크로전자 패키지를 포함하는 마이크로전자 조립체로서,
    상기 지지 구조체의 상기 주 표면에 실장되는 마이크로프로세서; 및
    상기 마이크로전자 패키지와 상기 마이크로프로세서 사이에서 상기 어드레스 정보를 전달하도록 구성되는 상기 지지 구조체 상의 전도체들의 세트
    를 추가로 포함하는, 마이크로전자 조립체.
  18. 제17항에 있어서, 상기 남쪽 및 서쪽 에지들은 상기 마이크로프로세서의 에지를 향하고, 상기 북쪽 및 동쪽 에지들은 상기 마이크로프로세서의 상기 에지로부터 멀리 향하여, 상기 남서쪽 영역 내의 상기 단자들이 북동쪽 영역 내의 단자들보다 상기 마이크로프로세서의 상기 에지에 더 가까우며,
    상기 남쪽 및 서쪽 에지들 각각은 상기 마이크로프로세서의 상기 에지에 대해 45도로 배향되는, 마이크로전자 조립체.
  19. 제17항에 있어서, 상기 마이크로전자 조립체는
    상기 지지 구조체의 상기 주 표면에 있는 복수의 공동-지원(co-support) 접점들로서, 상기 마이크로전자 패키지의 상기 단자들 중 대응하는 단자들과 연결되고 상기 전도체들의 세트에 결합되는, 상기 복수의 공동-지원 접점들을 추가로 포함하며,
    상기 공동-지원 접점들은,
    (a) 상기 마이크로전자 요소들이 이에 결합된 상기 어드레스 정보를 상기 공동-지원 접점들을 통해 제1 샘플링 속도로 샘플링하도록 구성된 제1 유형의 상기 마이크로전자 패키지와의 접속을 위한 제1 사전결정된 배열에 따라, 그리고
    (b) 상기 마이크로전자 요소들이 이에 결합된 상기 어드레스 정보를 상기 공동-지원 접점들을 통해 상기 제1 샘플링 속도보다 큰 제2 샘플링 속도로 샘플링하도록 구성된 제2 유형의 상기 마이크로전자 패키지와의 접속을 위한 제2 사전결정된 배열에 따라 배열되는 어드레스 정보 할당들을 갖고,
    상기 제2 샘플링 속도는 상기 제1 샘플링 속도의 정수배이며,
    상기 제1 유형의 마이크로전자 패키지 내의 상기 마이크로전자 요소들은 유형 DDRx의 것이고, 상기 제2 유형의 마이크로전자 패키지 내의 상기 마이크로전자 요소들은 유형 LPDDRx의 것인, 마이크로전자 조립체.
  20. 제1항에서 청구되는 마이크로전자 패키지를 포함하는 상부 마이크로전자 패키지, 및 하부 마이크로전자 패키지를 포함하는 마이크로전자 조립체로서,
    상기 단자들은 저부 단자들이고, 상기 하부 마이크로전자 패키지는 상기 하부 마이크로전자 패키지 내의 프로세서를 적어도 부분적으로 덮는 봉지재 및 상기 봉지재의 상부 표면에 있고 상기 프로세서와 전기 결합되는 상부 단자들을 추가로 포함하며, 상기 상부 마이크로전자 패키지의 상기 저부 단자들은 상기 하부 마이크로전자 패키지의 상기 상부 단자들에 연결되고,
    상기 하부 마이크로전자 패키지의 상기 상부 단자들은,
    (a) 상기 마이크로전자 요소들이 이에 결합된 상기 어드레스 정보를 상기 상부 단자들을 통해 제1 샘플링 속도로 샘플링하도록 구성된 제1 유형의 상기 상부 마이크로전자 패키지와의 접속을 위한 제1 사전결정된 배열에 따라, 그리고
    (b) 상기 마이크로전자 요소들이 이에 결합된 상기 어드레스 정보를 상기 상부 단자들을 통해 상기 제1 샘플링 속도보다 큰 제2 샘플링 속도로 샘플링하도록 구성된 제2 유형의 상기 상부 마이크로전자 패키지와의 접속을 위한 제2 사전결정된 배열에 따라 배열되는 어드레스 정보 할당들을 갖는, 마이크로전자 조립체.
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