TW201507203A - 具有共支撐的單封裝雙通道記憶體 - Google Patents

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TW201507203A
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Richard Dewitt Crisp
Yong Chen
Belgacem Haba
Wael Zohni
Zhuo-Wen Sun
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Invensas Corp
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Abstract

一種微電子封裝，可以包含一支撐元件，該支撐元件具有第一及第二表面與複數基板接點於該第一或第二表面處、第零及第一堆疊微電子元件，其電性耦接該等基板接點、以及複數端點，位於該第二表面處，電性耦接該等微電子元件。第二表面可以具有一西南區域，涵蓋第二表面之南側及西側邊緣的整個長度，並於與該南側及西側邊緣各自正交的方向上分別朝第二表面之北側及東側邊緣延伸每一距離的三分之一。該複數端點可以包含位於第二表面之一西南區域處之複數第一端點，該複數第一端點被組構成用以攜載該微電子封裝內之電路能夠使用之位址資訊，以從該第零或第一微電子元件的其中至少一者的記憶體儲存陣列的所有可用的可定址記憶體位置之中決定一可定址記憶體位置。

Description

具有共支撐的單封裝雙通道記憶體
本案之主題係有關於微電子封裝，特別是關於多晶片微電子記憶體封裝，諸如在同一封裝之中包含多個動態隨機存取記憶體(DRAM)者。
微電子元件概括而言包含諸如矽(silicon)或砷化鎵(gallium arsenide)之半導體材料之一薄片，一般稱為晶粒(die)或半導體晶片。半導體晶片通常係提供為微電子封裝形式之個別封裝單元。在一些設計之中，半導體晶片被裝載至一基板或者晶片載體，其又被裝載於諸如一印刷電路板(printed circuit board)的電路面板之上。
主動電路製造於半導體晶片之一第一面(例如，一正面或表面)。為了輔助對於主動電路的電性連接，接合焊墊(bond pad)提供於晶片的同一面上。該等接合焊墊通常被佈放成規則之陣列，環繞於晶粒之邊緣，或者，對於許多記憶體晶片而言，位於晶粒中央。該等接合焊墊基本上係由一諸如銅(copper)或鋁(aluminum)的導電金屬製成，厚度在0.5微米(μm)左右。該等接合焊墊可以包含單層或多層金屬。接合焊墊的尺寸會隨著晶片之特定類型而有所變化，但在一側上通常估計佔數十到數百微米之間。
在任何晶片的實體配置之中，尺寸係一個重要的考量。由於 可攜式電子裝置的快速進展，晶片的更小巧實體配置的要求日趨強烈。單純地舉例而言，通常稱為"智慧型手機"及"平板電腦"的裝置將一行動電話的功能整合強大的資料處理器、記憶體以及諸如全球定位系統接收器、電子相機、與區域網路連接等附屬設備，並伴隨高解析度顯示器和相關的影像處理晶片。此等裝置能夠提供諸如完整網際網路連接、包含全解析度視頻的娛樂、導航、電子銀行以及更多的功能，全部納入一口袋大小的裝置之中。複雜的可攜式裝置需要將眾多晶片包裝到一個狹小的空間之中。此外，若干晶片具有許多輸入及輸出連接，一般稱為輸入/輸出(I/O)。此等I/O必須與其他晶片之I/O互連。形成該等互連之構件不應大幅地增加組件的大小。類似的需求出現在其他應用之中，舉例而言，在諸如使用於網際網路搜尋引擎的資料伺服器之中。例如，提供複雜晶片間的大量短程互連的結構可能增加搜尋引擎的頻寬並降低其功率消耗。
鑑於前述內容，其可以有利地將多個晶片，特別是諸如DRAM的記憶體晶片，組裝於多晶片記憶體封裝之中。多晶片記憶體封裝之結構及功能亦可以得到進一步的改善。
依據本發明之一態樣，一微電子封裝可以具有一支撐元件，此支撐元件具有第一及第二相反朝向之表面與複數基板接點於該第一表面或該第二表面處、第零及第一堆疊微電子元件，電性耦接該等基板接點、以及複數端點，位於該第二表面處，透過該等基板接點電性耦接該等微電子元件。
該支撐元件可以具有相反朝向之北側及南側邊緣，毗鄰各自 延伸於該北側及南側邊緣之間的相反朝向之東側及西側邊緣。第二表面可以具有一西南區域，涵蓋該南側及西側邊緣的整個長度，並於與該南側及西側邊緣各自正交的方向上分別朝該北側邊緣及朝該東側邊緣延伸每一距離的三分之一。
每一微電子元件均可以具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面並且分別毗鄰及平行該正面之第一及第二對側邊緣延伸。第零微電子元件之第一及第二邊緣可以分別被配置成毗鄰該南側及北側邊緣，而第一微電子元件之第一及第二邊緣可以分別被配置成毗鄰該西側及東側邊緣。
該複數端點可以包含位於該西南區域處之複數第一端點，該複數第一端點被組構成用以攜載該微電子封裝內之電路能夠使用之位址資訊，以從該第零或第一微電子元件的其中至少一者的記憶體儲存陣列的所有可用的可定址記憶體位置之中決定一可定址記憶體位置。
在一實施例之中，第二表面可以具有一東北區域，涵蓋該北側及東側邊緣的整個長度，並於與該北側及東側邊緣各自正交的方向上分別朝該南側邊緣及朝該西側邊緣延伸每一距離的三分之一。該複數端點亦可以包含位於該東北區域處之複數第二端點。該複數第二端點可以被組構成用以攜載由該複數第一端點所攜載的資訊以外的第二資訊。該第二資訊可以包含資料信號。在一示範性實施例之中，該複數第二端點可以被組構成用以攜載往返於微電子封裝的所有資料信號。該複數第二端點全部均可以位於該東北區域區域之中。
在一特別的實例之中，該複數第二端點可以被配置於位於平 行於該北側邊緣延伸的複數北側端點列之內的位置處，以及位於平行於該東側邊緣延伸的複數東側端點行之內的位置處。該複數第一端點可以被配置於位於平行於該南側邊緣延伸的複數南側端點列之內的位置處，以及位於平行於該西側邊緣延伸的複數西側端點行之內的位置處。在一實例之中，位於該北側端點列之中的複數第二端點與位於該南側端點列之中的複數第一端點可以電性耦接該第零微電子元件之元件接點，而位於該東側端點行之中的複數第二端點與位於該西側端點行之中的複數第一端點可以電性耦接該第一微電子元件之元件接點。
在一特別的實施例之中，該微電子封裝亦可以包含第二及第三微電子元件堆疊該第零及第一微電子元件，該第二及第三微電子元件各自均具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面並且分別毗鄰及平行該正面之第一及第二對側邊緣延伸，第二微電子元件之第一及第二邊緣分別毗鄰該南側及北側邊緣，而第三微電子元件之第一及第二邊緣分別毗鄰該西側及東側邊緣。
在一示範性實施例之中，該微電子封裝亦可以包含第四、第五、第六、及第七微電子元件堆疊該第零、第一、第二、及第三微電子元件，該第四、第五、第六、及第七微電子元件各自均具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面並分別毗鄰及平行該正面之第一及第二對側邊緣延伸，第四及第六微電子元件各自之第一及第二邊緣分別毗鄰該南側及北側邊緣，而第五及第七微電子元件各自之第一及第二邊緣分別毗鄰該西側及東側邊緣。
在一特別的實例之中，該微電子封裝亦可以包含一第八微電 子元件堆疊該第零、第一、第二、第三、第四、第五、第六、及第七微電子元件，該第八微電子元件具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面並且分別毗鄰及平行該正面之第一及第二對側邊緣延伸，第八微電子元件之第一及第二邊緣分別毗鄰該南側及北側邊緣。
在一實施例之中，電性耦接至該第零及第二微電子元件之該複數第二端點之一第零子集合可以包含一第零記憶體通道，而電性耦接至該第一及第三微電子元件之該複數第二端點之一第一子集合可以包含一第一記憶體通道，且該第零及第一記憶體通道可以被組構成彼此獨立地操作。
依據本發明之另一態樣，一微電子組件可以包含一上方微電子封裝以及一下方微電子封裝，每一微電子封裝均如前所述。該等端點可以是底部端點。該下方微電子封裝亦可以包含一囊封體，至少局部地覆蓋該等微電子元件以及位於該囊封體之一頂部表面處而透過基板接點電性耦接該下方微電子封裝之微電子元件的複數頂部端點，該上方微電子封裝之複數底部端點連結至該下方微電子封裝之複數底部端點。
在一特別的實施例之中，每一微電子封裝之底部端點均可以包含複數第二端點，該等第二端點被組構成用以攜載該複數第一端點所攜載的資訊以外的第二資訊，該第二資訊包含資料信號。該微電子組件亦可以包含具有一組導體之一支撐結構，該組導體被組構成用以攜載介於該微電子封裝與一微處理器之間之第二資訊的64個位元，其中該上方微電子封裝之複數第二端點被組構成用以將每時脈周期32個位元傳輸至該組導體，而該下方微電子封裝之複數第二端點被組構成用以將每時脈周期32個位元傳輸至該組導體。
在一實施例之中，該上方微電子封裝之複數第二端點各自均可以疊置於具有相同信號指派方式的該下方微電子封裝之複數第二端點中對應之一者的上面並與其電性相連。該上方及下方微電子封裝各自之複數第二端點中的每一者均可以電性連接該上方及下方微電子封裝各自之微電子元件中的每一者。在一特別的實例之中，該上方微電子封裝之複數第二端點各自均可以疊置於與該下方微電子封裝內的微電子元件電性絕緣之該下方微電子封裝中之一對應的未連接端點的上面並與其電性相連。該下方微電子封裝之複數第二端點各自均可以鋪置於與該上方微電子封裝內的微電子元件電性絕緣之該上方微電子封裝中之一對應的未連接端點的下面並與其電性連接。
依據本發明之又另一態樣，一微電子組件可以包含一支撐結構以及如前所述之微電子封裝，該微電子封裝裝載至該支撐結構之一主表面。該微電子組件亦可以包含一微處理器，裝載至該支撐結構之該主表面，以及一組導體，位於該支撐結構之上，被組構成用以攜載介於該微電子封裝與該微處理器之間的位址資訊。在一實施例之中，該南側及西側邊緣可以面向該微處理器之一邊緣，而該北側及東側邊緣可以面朝遠離該微處理器之該邊緣的方向，使得位於該西南區域中之端點比位於該東北區域中之端點更接近該微處理器之該邊緣。
在一特別的實施例之中，該微電子組件亦可以包含複數共支撐接點，位於該支撐結構的該主表面處，該等共支撐接點耦接至該組導體並連結於該微電子封裝中對應的複數端點。該等共支撐接點可以具有依據以下方式配置之位址資訊分派：(a)一第一預定配置，用於與一第一類型之 微電子封裝之連接，其中微電子元件被組構成以一第一取樣速率對經由該等共支撐接點耦接至其之位址資訊進行取樣，以及(b)一第二預定配置，用於與一第二類型之微電子封裝之連接，其中微電子元件被組構成以一大於該第一取樣速率的第二取樣速率對經由該等共支撐接點耦接至其之位址資訊進行取樣。在一實例之中，第一類型微電子封裝中之微電子元件可以是DDRx之類型，而第二類型微電子封裝中之微電子元件可以是LPDDRx的類型。
依據本發明之仍另一態樣，一微電子組件可以包含一上方微電子封裝以及一下方微電子封裝，該上方微電子封裝如前所述。該等端點可以是底部端點。該下方微電子封裝亦可以包含一囊封體，至少局部地覆蓋位於其中之一處理器以及位於該囊封體之一頂部表面處而電性耦接該處理器之複數頂部端點。該上方微電子封裝之複數底部端點可以連結至該下方微電子封裝之複數頂部端點。
在一特別的實施例之中，該下方微電子封裝之頂部端點可以具有依據以下方式配置之位址資訊分派：(a)一第一預定配置，用於與一第一類型之上方微電子封裝之連接，其中微電子元件被組構成以一第一取樣速率對經由該等頂部端點耦接至其之位址資訊進行取樣，以及(b)一第二預定配置，用於與一第二類型之上方微電子封裝之連接，其中微電子元件被組構成以一大於該第一取樣速率的第二取樣速率對經由該等頂部端點耦接至其之位址資訊進行取樣。
0-7‧‧‧微電子元件
100‧‧‧微電子封裝
100a‧‧‧微電子封裝
100b‧‧‧微電子封裝
101‧‧‧打線接合
102‧‧‧支撐元件
103‧‧‧黏著層
104‧‧‧元件接點
104a‧‧‧元件接點
104b‧‧‧元件接點
105‧‧‧微電子元件之正面
106‧‧‧基板接點
106a‧‧‧基板接點
106b‧‧‧基板接點
107‧‧‧微電子元件之背面
110‧‧‧元件接點第一列
111‧‧‧偶數編號微電子元件第一邊緣
112‧‧‧元件接點第二列
113‧‧‧偶數編號微電子元件第二邊緣
114‧‧‧元件接點第一行
115‧‧‧奇數編號微電子元件第一邊緣
116‧‧‧元件接點第二行
117‧‧‧奇數編號微電子元件第二邊緣
120‧‧‧支撐元件第一表面
122‧‧‧支撐元件第二表面
124‧‧‧端點
124a‧‧‧外側端點
124b‧‧‧內側端點
124e‧‧‧東側端點行
124n‧‧‧北側端點列
124s‧‧‧南側端點列
124w‧‧‧西側端點行
125‧‧‧第一端點
126‧‧‧第二端點
130‧‧‧支撐元件北側邊緣
131‧‧‧第零通道
132‧‧‧支撐元件南側邊緣
133‧‧‧第一通道
134‧‧‧支撐元件西側邊緣
136‧‧‧支撐元件東側邊緣
150‧‧‧微電子組件
150a‧‧‧微電子組件
160‧‧‧處理器
161‧‧‧處理器之邊緣
170‧‧‧支撐結構
171‧‧‧支撐結構之主表面
174‧‧‧支撐結構之接點
180‧‧‧導體組
190‧‧‧囊封體
191‧‧‧囊封體之頂部表面
200‧‧‧系統
201‧‧‧外殼
202‧‧‧電路面板/母板/轉接面板
204‧‧‧導體
206‧‧‧模組或構件
208‧‧‧電子構件
210‧‧‧電子構件
211‧‧‧電子構件
D1-D2‧‧‧距離
D3-D4‧‧‧方向
NE‧‧‧東北區域
SW‧‧‧西南區域
圖1A係依據本發明一實施例之一微電子封裝之示意性俯視圖。
圖1B係圖1A之微電子封裝之一側面正視圖，取自該封裝之東側邊緣。
圖1C係圖1A之微電子封裝之另一側面正視圖，取自該封裝之南側邊緣。
圖1D係圖1A之微電子封裝之一放大側面正視圖，取自該封裝之南側邊緣，其中一些打線接合(wire bond)被省略。
圖2係依據另一實施例之圖1A之微電子封裝之一變異之放大側面正視圖。
圖3A係圖1A之微電子封裝之支撐元件之第二表面之示意性俯視圖。
圖3B係圖1A之微電子封裝之支撐元件之第二表面之示意性俯視圖，顯示端點之一可能組態。
圖4係微電子元件之一雙選列(dual rank)組態之方塊圖，其係圖1A之微電子封裝之一可能組態。
圖5係微電子元件之一單選列(single rank)組態之方塊圖，其係圖2之微電子封裝之一可能組態。
圖6係微電子元件之一單選列組態之方塊圖，其係圖1A之微電子封裝之另一可能組態。
圖7係可以被納入圖1A的微電子封裝或者圖2的微電子封裝之中之一微電子元件之示意性俯視圖。
圖8係可以被納入圖1A的微電子封裝或者圖2的微電子封裝之中之另一微電子元件之示意性俯視圖。
圖9係可以被納入圖1A的微電子封裝或者圖2的微電子封裝之中之又 另一微電子元件之示意性俯視圖。
圖10A係一示意圖，例示位於一系統中之圖1A之微電子封裝以及其與一處理器之互連的一個可能互連配置。
圖10B係一示意圖，例示位於一封裝體疊層(package-on-package)系統中之圖1A之微電子封裝之一可能互連配置。
圖11係依據本發明一實施例之一系統之示意圖。
在本文進一步說明之中參照各個例圖，其提出各種多晶片微電子封裝組態，該等組態各自均可以於封裝之一表面上具有一共同之封裝端點球位(ballout)，以供該等端點通往一電路面板上之一共同介面或一系統之其他構件的互連。以此一方式，電路面板上的共同介面或者其他構件可以被標準化以供連接至所有的此種微電子封裝，即便特別的微電子封裝可能與另一個此種共支撐封裝類型在其中的半導體記憶體晶片(以下稱"晶片")的數目上、晶片的特殊類型上、和例如位址資訊、或指令位址匯流排信號之輸入信號提供方式所依循的特殊標準上、以及封裝所支援的記憶體選列數目上顯著地不同亦然。
因此，舉例而言，依據本發明之微電子封裝可以包含依據"LPDDR3"標準及其後續標準(本文以下將此等標準共同稱為"LPDDRx")之複數晶片；或者依據"DDR3"標準之複數晶片；或者依據"DDR4"標準(只要情況適當，本文以下將DDR3及DDR4標準共同稱為"DDRx")之複數晶片。
本發明之特定實施例提出一種封裝或者微電子組件，其中一微電子元件，例如，一半導體晶片，或者半導體晶片之堆疊配置，被組構 成主要地係用以提供一記憶體儲存陣列功能。在此一微電子元件之中，配合其他元件組構(意即，構建並互連)於其中以提供記憶體儲存陣列功能的例如電晶體之主動元件的數目，大於被組構成用以提供任何其他功能之主動元件之數目。因此，在一實例之中，諸如DRAM晶片之一微電子元件可以具有記憶體儲存陣列功能做為其主要的或者唯一的功能。或者，在另一實例之中，此一微電子元件可以具有混合的用途而可以納入被組構成用以提供記憶體儲存陣列功能的主動元件，且亦可以納入被組構成用以提供諸如處理器功能、或者信號處理器或繪圖處理器功能等等另外功能之其他主動元件。在此情況下，相較於該微電子元件之任何其他功能，該微電子元件可以仍然具有較多數目之主動元件被組構成用以提供記憶體儲存陣列功能。
圖1A至圖1D例示依據本說明書若干實施例之一微電子封裝100之範例實施方式。圖中可以看出，微電子元件0、1、2、3、4、5、6、及7係面朝上地堆疊於諸如支撐介電元件(例如，使用於捲帶自動接合(tape automated bonding；"TAB")之中的捲帶)之一支撐元件102之上。在一實例之中，支撐元件102基本上可以由一介電元件構成，該介電元件具有一熱膨脹係數位於每攝氏度每百萬中("ppm/℃")小於10個部件的支撐元件的一平面之中。
微電子元件0至7各自均可以具有一記憶體儲存陣列。支撐元件102可以具有相反朝向之北側及南側邊緣130、132，毗鄰各自延伸於該北側及南側邊緣之間的相反朝向之東側及西側邊緣136、134。在本說明書之中，北側、南側、東側與西側等方向僅係基於方便性用以描述一特定 微電子封裝之參考框架中的方位及方向，並非表示地理上的方向。晶片0到7之編號在所有圖式以及以下說明之中維持不變。
如圖1A至1D所示，位於每一微電子元件0至7之一正面105處之元件接點104被打線接合至位於支撐元件102之一第一表面120處之對應基板接點106。打線接合101可以延伸於每一微電子元件0至7之正面105上方，該等打線接合電性耦接至每一微電子元件之元件接點104以及基板接點106。
微電子元件0至7被佈放於呈一交錯組態的堆疊之中，使得偶數編號的微電子元件(意即，0、2、4、6等等)被奇數編號的微電子元件(意即，1、3、5、7等等)隔開或者與奇數編號的微電子元件交替地交錯於一單一堆疊配置之中。微電子元件0至7被佈放於一個奇數編號的微電子元件相對於偶數編號的微電子元件顯現出在其水平平面上旋轉90度的組態的堆疊之中。
第零微電子元件0位於正面105對側之一背面107可以被配置成毗鄰支撐元件102之第一表面120。第一微電子元件1之背面107可以疊置於第零微電子元件0的正面105的上面。此模式可以延續到剩餘的微電子元件2至7，使得每一微電子元件n的背面107均疊置於微電子元件n-1的正面105的上面。
如同可以在圖1D中看出者，一或多個黏著層(adhesive layer)103可以配置於第零微電子元件0之正面105對側之一背面107與支撐元件102之第一表面120之間，而一或多個黏著層103可以配置於相鄰微電子元件0至7的相對的面之間。
堆疊中的偶數編號微電子元件0、2、4、6各自均可以透過位於第一及第二列110及112中的元件接點104電性耦接基板接點106。每一偶數編號微電子元件0、2、4、6之元件接點104之第一及第二列110、112均可以沿著各別微電子元件之正面105分別毗鄰並平行於該正面之第一與第二對側邊緣111、113延伸。每一偶數編號微電子元件0、2、4、6之正面105之第一及第二邊緣111、113可以分別朝向支撐元件102之南側及北側邊緣132、130。
每一偶數編號微電子元件0、2、4、6之元件接點104之第一及第二列110、112可以打線接合至位於支撐元件102之第一表面120處之對應基板接點106，該等基板接點106位於該支撐元件之南側及北側邊緣132、130與偶數編號微電子元件0、2、4、6之正面105中的對應邊緣111、113之間。例如，如圖1B所示，位於第六微電子元件6之第一列110中之一特別接點104a被打線接合至位於支撐元件102之第一表面120處之一對應基板接點106a，而此基板接點106a係位於支撐元件之南側邊緣132與第六微電子元件之正面105中的對應第一邊緣111之間。
每一偶數編號微電子元件0、2、4、6之元件接點104之第一列110均可以被組構成用以攜載各別微電子元件內的電路能夠使用的所有位址資訊，以自各別微電子元件內之一記憶體儲存陣列的所有可用可定址記憶體位置之間，決定一可定址記憶體位置。每一偶數編號微電子元件0、2、4、6之元件接點104之第二列112均可以被組構成用以攜載各別微電子元件內的電路能夠使用的所有資料資訊。
堆疊中的奇數編號微電子元件1、3、5、7各自均可以透過 位於第一及第二行114及116中的元件接點104電性耦接基板接點106。每一奇數編號微電子元件1、3、5、7之元件接點104之第一及第二行114、116均可以沿著各別微電子元件之正面105分別毗鄰並平行於該正面之第一與第二對側邊緣115、117延伸。每一奇數編號微電子元件1、3、5、7之正面105之第一及第二邊緣115、117可以分別朝向支撐元件102之西側及東側邊緣134、136。
每一奇數編號微電子元件1、3、5、7之元件接點104之第一及第二行114、116可以打線接合至位於支撐元件102之第一表面120處之對應基板接點106，該等基板接點106位於該支撐元件之西側及東側邊緣134、136與奇數編號微電子元件1、3、5、7之正面105中的對應邊緣115、117之間。例如，如圖1C所示，位於第七微電子元件7之第一行110中之一特別接點104b被打線接合至位於支撐元件102之第一表面120處之一對應基板接點106b，而此基板接點106b係位於支撐元件之西側邊緣134與第七微電子元件之正面105中的對應第一邊緣115之間。
每一奇數編號微電子元件1、3、5、7之元件接點104之第一行114均可以被組構成用以攜載各別微電子元件內的電路能夠使用的所有位址資訊，以自各別微電子元件內之一記憶體儲存陣列的所有可用可定址記憶體位置之間，決定一可定址記憶體位置。每一奇數編號微電子元件1、3、5、7之元件接點104之第二行116均可以被組構成用以攜載各別微電子元件內的電路能夠使用的所有資料資訊。
微電子封裝100可以具有複數端點124，位於支撐元件102之第二表面122處，透過基板接點106電性耦接微電子元件0至7。複數端 點124可以包含複數第一端點125，被組構成用以攜載微電子封裝100內之電路能夠使用之位址資訊，以自微電子元件0至7的記憶體儲存陣列的所有可用的可定址記憶體位置之中，決定一可定址記憶體位置。複數端點124亦可以包含複數第二端點126，被組構成用以攜載該複數第一端點125所攜載的資訊以外的第二資訊，該第二資訊包含資料信號。
參見圖3A，在提供於本文實施例中的複數端點124之示範性端點球位之中，位址資訊，意即，足以指定每一微電子元件之內之一記憶體儲存陣列之一可定址記憶體位置的資訊，被配置於毗鄰支撐元件102之二毗連邊緣(意即，南側及西側邊緣132、134)的複數端點之中。在一實例之中，複數端點124之示範性端點球位可以被配置於一區域陣列之中，該區域陣列以複數行列的形式配置於支撐元件102的第二表面122處。
此等位址資訊，其可以與諸如用以取樣位址資訊的時脈、寫入致能(write enable)、行位址選通(column address strobe)及列位址選通(row address strobe)等共同稱為"指令位址資訊"的指令資訊組合在一起，可以被接收於見於圖3A之中的複數第一端點125之上，例如，出現於毗鄰支撐元件之南側邊緣132的群組"CA CH 0 L"以及"CA CH 0 H"之中者，以及例如，出現於毗鄰支撐元件之西側邊緣134的群組"CA CH 1 L"以及"CA CH 1 H"之中者。如同在圖3A之中所見，所有的此等位址資訊均可以被輸入至位於配置成毗鄰支撐元件102之西側及南側邊緣134、132之複數第一端點125處之封裝。端點之群組"CA CH 0 L"以及"CA CH 0 H"可以是分離的或者可以穿插於彼此之間，群組"CA CH 1 L"以及"CA CH 1 H"亦然。
複數端點124可以包含複數第一端點125於支撐元件102之 第二表面122之一西南區域SW處。
此西南區域SW可以涵蓋支撐元件102的南側及西側邊緣132、134的整個長度，並於與該南側及西側邊緣各自正交的方向上分別朝北側邊緣130及朝東側邊緣136延伸每一距離D1、D2的三分之一。在一實施例之中，此西南區域可以在與該南側及西側邊緣132、134各自正交的方向上分別朝北側邊緣130及朝東側邊緣136延伸不超過2毫米。
在一實例之中，微電子封裝100的所有第一端點125均可以暴露於支撐元件102之第二表面122之西南區域SW處，使得該等第一端點可以被組構成用以攜載該微電子封裝內的電路能夠使用所有位址資訊，以自微電子元件0至7的記憶體儲存陣列的所有可用的可定址記憶體位置，決定一可定址記憶體位置。
其並不需要限制所有的第一端點125僅攜載位址資訊，雖然在一些實施例之中可以如此限制。在一示範性實施例之中，第一端點125可以被組構成用以攜載時脈信號以及傳輸至微電子封裝100的所有指令信號、位址信號、以及記憶庫位址信號，其中指令信號係寫入致能、列位址選通、以及行位址選通，而時脈信號係用以對攜載位址資訊或其分時多工形式之信號進行取樣的時脈。
複數第一端點125可以被配置於位於在平行於該南側邊緣132之一第一正交方向D3上延伸的複數南側端點列124s之內的位置處，以及位於在平行於該西側邊緣134之一第二正交方向D4上延伸的複數西側端點行124w之內的位置處。在一實施例之中，該複數南側端點列124s可以包含不超過四列端點，而該複數西側端點行124w可以包含不超過四行端點。
複數第一端點125可以被組構成以無關於奇數編號微電子元件1、3、5、7之方式操控偶數編號微電子元件0、2、4、6。在具有四個微電子元件的實施例之中，諸如在圖2之中，複數第一端點125可以被組構成以無關於奇數編號微電子元件1、3之方式操控偶數編號微電子元件0、2。在具有二個微電子元件的實施例之中，複數第一端點125可以被組構成以無關於第一微電子元件1之方式操控第零微電子元件0。
在一實例之中，位於西南區域SW中之複數南側端點列124s中的複數第一端點125可以被組構成以無關於西側端點行124w中的複數第一端點的方式操控偶數編號微電子元件0、2、4、6，同時亦在西南區域之中，可以被組構成用以操控奇數編號微電子元件1、3、5、7。
如同在圖3A之中進一步可見，其可以藉由對應至各別記憶體通道之DQ信號及資料選通信號DQS，舉例而言，攜載往返於微電子封裝100的資料信號。例如，攜載第零通道131的所有DQ信號及DQ選通信號的複數第二端點126可以被提供以毗鄰微電子封裝100之北側邊緣130，而第一通道133的所有DQ信號及DQ選通信號可以被提供以毗鄰微電子封裝之東側邊緣136。
複數端點124可以包含複數第二端點126於支撐元件102之第二表面122之一東北區域NE處。此東北區域NE可以涵蓋支撐元件102的北側及東側邊緣130、136的整個長度，並於與該北側及東側邊緣各自正交的方向上分別朝南側邊緣132及朝西側邊緣134延伸每一距離D1、D2的三分之一。如同可以在圖3B中看出者，東北區域NE及西南區域SW可以局部地交疊，使得一或多個端點124可以位於東北及西南區域二者之中。
在一實例之中，微電子封裝100的所有第二端點126均可以暴露於支撐元件102之第二表面122之東北區域SW處，使得該等第二端點可以被組構成用以攜載往返於微電子封裝的所有資料信號。
複數第二端點126可以被配置於位於在平行於該北側邊緣130之第一正交方向D3上延伸的複數北側端點列124n之內的位置處，以及位於在平行於該東側邊緣136之第二正交方向D4上延伸的複數東側端點行124e之內的位置處。在一實施例之中，該複數北側端點列124n可以包含不超過四列端點，而該複數東側端點行124e可以包含不超過四行端點。
在微電子封裝100之中，偶數編號的微電子元件0、2、4、6，其元件接點104朝向支撐元件102的南側及北側邊緣132、130者，可以電性耦接位於南側端點列124s及北側端點列124n之中的端點124。更具體言之，位於南側端點列124s中的複數第一端點125以及位於北側端點列124n中的複數第二端點126可以電性耦接偶數編號微電子元件0、2、4、6之元件接點104。
位於南側端點列124s中的複數第一端點125可以被組構成用以攜載偶數編號微電子元件0、2、4、6之控制資訊，而位於北側端點列124n中的複數第二端點126可以被組構成用以依據偶數編號微電子元件0、2、4、6之控制資訊傳輸資料信號。位於南側端點列124s中的複數第一端點125可以被組構成用以攜載偶數編號微電子元件0、2、4、6之位址資訊，而位於北側端點列124n中的複數第二端點126可以被組構成用以將資料信號傳輸至該位址資訊所指定之偶數編號微電子元件0、2、4、6之記憶體儲存陣列位置。
奇數編號的微電子元件1、3、5、7，其元件接點104朝向支撐元件102的西側及東側邊緣134、136，可以電性耦接位於西側端點行124w及東側端點行124e之中的端點124。更具體言之，位於西側端點行124w中的複數第一端點125以及位於東側端點行124e中的複數第二端點126可以電性耦接奇數編號微電子元件1、3、5、7之元件接點104。
位於西側端點行124w中的複數第一端點125可以被組構成用以攜載奇數編號微電子元件1、3、5、7之控制資訊，而位於東側端點行124e中的複數第二端點126可以被組構成用以依據奇數編號微電子元件1、3、5、7之控制資訊傳輸資料信號。位於西側端點行124w中的複數第一端點125可以被組構成用以攜載奇數編號微電子元件1、3、5、7之位址資訊，而位於東側端點行124e中的複數第二端點126可以被組構成用以將資料信號傳輸至該位址資訊所指定之奇數編號微電子元件1、3、5、7之記憶體儲存陣列位置。
在此組態之中，微電子封裝100可以允許偶數編號之微電子元件0、2、4、6被以無關於奇數編號微電子元件1、3、5、7的方式操控，使得依據偶數編號微電子元件0、2、4、6之控制資訊可以在一無關於依據奇數編號微電子元件1、3、5、7之控制資訊的資料信號之一時間下傳輸。
在一實例之中，微電子封裝100可以允許偶數編號之微電子元件0、2、4、6被以無關於奇數編號微電子元件1、3、5、7的方式操控，使得通往偶數編號微電子元件0、2、4、6之記憶體儲存陣列位置的資料信號可以在一無關於通往奇數編號微電子元件1、3、5、7之記憶體儲存陣列位置的資料信號之一時間下傳輸，其中偶數編號微電子元件0、2、4、6之 記憶體儲存陣列位置不同於奇數編號微電子元件1、3、5、7之記憶體儲存陣列位置。
位於北側端點列124n中的複數第二端點126各自均可以電性絕緣於微電子封裝100內的東側端點行124e中的每一個第二端點。如同可以在圖3A中看出者，電性耦接至偶數編號微電子元件0、2、4、6之複數第二端點126之一第零子集合可以包含一第零記憶體通道131，而電性耦接至奇數編號微電子元件1、3、5、7之複數第二端點之一第一子集合可以包含一第一記憶體通道133。該第零及第一記憶體通道131、133可以被組構成彼此獨立地操作。
在其中微電子元件0至7係LPDDRx類型之一特別實施例之中，該複數第二端點126可以被組構成用以：針對一第零記憶體選列中之一第零記憶體通道，在每一時脈周期傳輸32位元至第零及第二微電子元件0、2中的每一者、針對第零記憶體選列中之一第一記憶體通道，在每一時脈周期傳輸32位元至第一及第三微電子元件1、3中的每一者、針對一第一記憶體選列中之一第零記憶體通道，在每一時脈周期傳輸32位元至第四及第六微電子元件4、6中的每一者、以及針對第一記憶體選列中之一第一記憶體通道，在每一時脈周期傳輸32位元至第五及第七微電子元件5、7中的每一者。
以下說明圖3A中所見之第一端點125及第二端點126之配置之一可能優點。按照以上的描述，依據本文所述實施例構建的每一個此種微電子封裝100之端點124均可以連接至提供於一電路面板或其他此種構件(例如，圖10A)上之一共同連接介面。在示範性實施例之中，上述之其他 此種構件可以是另一封裝或者一記憶體模組基板，等等(例如，圖10B)。
見於圖3A中的特別端點球位可被用以在微電子封裝之第一端點125與微電子封裝之中支撐同一記憶體通道的各別微電子元件組之間提供位於微電子封裝100之內的長度相當短之連接。
具體而言，藉由將第零通道131的所有第一端點125佈放成毗鄰支撐元件102的南側邊緣132，此促成介於該等第一端點與偶數編號微電子元件0、2、4及6上的元件接點104之對應第一列110之間的短長度電性連接。以類似之形式，藉由將第一通道133的所有第一端點125佈放成毗鄰支撐元件102的西側邊緣134，此促成介於該等第一端點與奇數編號微電子元件1、3、5、及7上的元件接點104之對應第一行114之間的短長度電性連接。
在LPDDRx類型的微電子元件之中，位址資訊係在用以取樣此等資訊的時脈的上升與下降信號緣二者之上接收。因此，在LPDDRx類型的微電子元件之中，位址在一指令位址匯流排上發出信號的速度係DDRx類型微電子元件的兩倍，其中DDRx類型之位址資訊僅在時脈的某一信號緣接收。利用本配置，微電子封裝100內較短的電性連接可以降低信號傳播時間、電感、以及電路面板上從微電子封裝回到一指令位址匯流排之負載(例如，圖10A)。藉由降低指令位址匯流排上的此等參數，信號可以以比其他可能方式更高之速度在微電子封裝100上被接收。因此，所示之封裝配置在配合LPDDRx類型的微電子元件使用時提供一特別的性能優勢。
在圖1A至1D所示之微電子封裝100之一變異之中，其可以提出一種九晶片封裝，其中五個偶數編號微電子元件0、2、4、6、及8 之方位被配置成與圖1A至1D之偶數編號微電子元件0、2、4、6具有相同之南-北方位配置，且其中四個奇數編號微電子元件1、3、5、及7被配置成與圖1A至1D之奇數編號微電子元件1、3、5、7具有相同之東-西方位配置。
在圖2所例示的另一實例之中，其提出一種四晶片封裝100a，其中偶數編號微電子元件0及2之方位配置及打線接合方式與圖1A相同，且其中奇數編號微電子元件1及3之方位配置及打線接合方式與圖1A相同。
在一個面朝下的實施例(圖中未顯示)之中，其係圖1A所示實施例之一變異，位於每一微電子元件0及1的正面105處之元件接點104可以被打線接合至位於支撐元件102之一第二表面122(相對於第一表面120具相反朝向)處之對應基板接點，該等打線接合透過支撐元件102之開孔延伸。在此一實施例之中，第零微電子元件0之正面105可以被配置成毗鄰支撐元件102之第一表面120，第一微電子元件1之正面105可以疊置於第零微電子元件之一背面的上面，而元件接點104可以透過導電結構(例如，打線接合、引腳接合(lead bond)、等等)電性耦接支撐元件之第二表面122處之端點124，該等導電結構與延伸於支撐元件之第一與第二表面之間的至少一開孔對齊。
此外，在一些實施方式之中，具有透過矽通孔連接之堆疊晶片可以被提供做為圖1A至1D中所示之打線接合連接之一備選。在又另一實施方式之中，堆疊中的晶片之間的連接可輔以諸如晶圓層級封裝或者扇出晶圓層級封裝之封裝結構。
在一實例之中，微電子封裝100可以具有圖10B之下方微電子封裝100b之形式。此一微電子封裝可以具有一至少局部地覆蓋微電子元件0至1、0至3、或者0至7之囊封體。
更多多重類型記憶體封裝之實例例示於圖4、5、及6之中，其全部均可以連接至如圖3A所示之一共同端點球位。例如，一個八微電子元件LPDDRx微電子封裝顯示於圖4之中，其中標號0、2、4、及6的偶數編號微電子元件對應至圖1A至1D中標號相同者，而其中標號1、3、5、及7的奇數編號微電子元件對應至圖1A至1D中標號相同者。雙通道雙選列記憶體存取提供於圖4所示的八微電子元件LPDDRx封裝之中。
如同進一步之顯示，信號CA Ch0 L之群組提供所有位址輸入至第零及第四微電子元件0及4，其足以指定每一微電子元件之記憶體儲存陣列內之一可定址記憶體儲存位置。對於信號CA Ch0 H之群組亦同樣成立，其提供所有位址輸入至第二及第六微電子元件2及6，其足以指定每一微電子元件之記憶體儲存陣列內之一可定址記憶體儲存位置。同樣地，相同的情況適用於CA Ch1 L以及第一通道的第一及第五微電子元件1及5，而相同的情況亦適用於CA Ch1 H以及第一通道的第三及第七微電子元件3及7。
被用以支援對於每一通道之選列0及選列1之存取的微電子元件亦顯示於圖4之中。此外，在所顯示的實例之中，其可以看出第零、第一、第四、及第五微電子元件0、1、4、及5可被用於對於位於圖4所示之各別通道及選列中的DQ 0至31之讀取及寫入存取，且第二、第三、第六、及第七微電子元件2、3、6、及7可被用於對於位於圖4所示之各別通 道及選列中的DQ 32至63之讀取及寫入存取。
如同在圖5之中進一步可見，在本文所示的四個微電子元件封裝之中，其提供雙通道單選列記憶體存取。在圖5所示的四微電子元件LPDDRx封裝之中，標號0與2的偶數編號微電子元件對應至圖2中標號相同者，而標號1與3的奇數編號微電子元件對應至圖2中標號相同者。
此處同樣地，由於微電子封裝中的每一微電子元件0至3僅接收不需要與封裝中任何其他微電子元件共用的一特定群組之第一端點125上的位址資訊，故指令位址匯流排的負載得以降低。因此，第一端點上的位址資訊CA CH0 L僅由第零微電子元件0接收，同一微電子封裝中的其他微電子元件均未接收，從而降低攜載微電子封裝100所電性耦接之一電路面板上之該等信號之信號導體之負載。
圖6例示一八微電子元件DDRx微電子封裝配置，其中每一微電子元件所接收之指令位址匯流排資訊需要被提供於CA CHx L及CA CHx H二者之上而通往第一端點125。圖6進一步例示依據目前技術之一實例，其中微電子元件之位元寬度被限定成各為16位元，使得其需要四個微電子元件，意即，偶數編號微電子元件0、2、4、及6，以實施一第零記憶體通道0，且需要四個奇數編號微電子元件1、3、5、及7實施一第一記憶體通道1。因此，雖然八微電子元件DDRx微電子封裝實例提供雙通道記憶體存取，但以16位元微電子元件而言，圖6所示之實例僅提供單選列記憶體存取。
在圖6實施例的一變異之中，其可以提供一個九微電子元件DDRx微電子封裝配置，其中微電子元件之位元寬度被限定成各為8位元， 使得其需要五個微電子元件，意即，偶數編號微電子元件0、2、4、6、及8，以實施一第零記憶體通道0之一40位元第一部分，且需要四個奇數編號微電子元件1、2、5及7實施一第零記憶體通道0之一32位元第二部分。在一實例之中，第八微電子元件8可以具有一ECC記憶體或誤差修正碼(error correction code)記憶體功能。
此一配置可以提供單通道單選列72位元記憶體存取，而一個具有此一微電子元件配置之微電子封裝可以如同圖6之實施例連結至位於支撐元件102之第一表面120處之基板接點106(圖1D)之同一配置，但其中一些基板接點係連接至微電子封裝中的未連接端點。此變異僅係例示一種方式，其中各自具有較窄位元寬度之微電子元件可被用以做出不同總位元寬度之元件；所使用的特別實例應被理解為並未將可能的實施例限定於該等具有本文所述之特別位元寬度者。
在本說明書之中，一微電子封裝100、100a、或100b之一"未連接端點"係表示一個並未連接於任何電性路徑之中的端點，例如，用以將資訊傳導至微電子封裝內的例如半導體晶片之任何微電子元件之路徑，無論該等未連接端點之上是否曾經存在任何資訊。因此，即使資訊可能存在一未連接端點之上，諸如可能從連接至該未連接端點之支撐結構170(圖10A)耦接至其上，該等存在於該未連接端點上的資訊並未位於預定被提供至微電子封裝內的任何微電子元件的任何路徑之中。
圖7進一步例示一LPDDRx類型微電子元件的正面105處之元件接點104(例如，提供於一符合LPDDRx規格之記憶體微電子元件之正面處之接觸焊墊)之一共用配置，該LPDDRx類型微電子元件可以使用於圖 1A的微電子封裝100或者圖2的微電子封裝100a之中。此元件接點104之配置顯示沿著該微電子元件之一邊緣之一第一行110或114中之位址或者指令/位址接點，以及沿著該微電子元件之一對側邊緣之一第二行112或116中之資料接點。
參見圖8，相形之下，DDRx微電子元件通常具有中央晶片接點104a，如同原先提供於延伸於沿著或毗鄰該微電子元件之一中央'軸'之一或二列中的晶片接點者。在此情形之中，其可以提供或形成一重分布層(redistribution layer)於晶片之上，將該等接點從中央脊帶重分布至對側邊緣，從而提供用以攜載位址資訊或指令/位址資訊的元件接點104b於沿著該微電子元件之一邊緣之一第一行110或114之中，以及用以攜載資料信號之元件接點於沿著該微電子元件之一對側邊緣之一第二行112或116之中。
圖9針對一些DDRx晶片，特別是DDR4晶片，進一步例示上述之重分布可以是以所顯示的方式達成，其中原始中央晶片接點104a係位於中間，而用以攜載位址資訊或指令/位址資訊的元件接點104b位於沿著該微電子元件之一邊緣之一第一行110或114之中，並且用以攜載資料信號之元件接點位於沿著該微電子元件之一對側邊緣之一第二行112或116之中，該第一及第二行元件接點如圖所示地沿著平行於原始中央晶片接點之中軸的邊緣延伸。
圖10A係一示意圖，例示位於一微電子組件150中之微電子封裝100以及其與一處理器160(例如，一微處理器)之互連的一個可能互連配置，該微電子封裝與該處理器二者均被裝載至諸如電路面板之一支撐結構170。在圖10A中所示的實例之中，微電子封裝100與處理器160可以被 裝載至支撐結構170之一主表面171。微電子組件150亦可以具有一組導體180，位於支撐結構170之上，被組構成用以攜載微電子封裝100與處理器160之間的位址資訊。
支撐元件102之南側及西側邊緣132、134可以面朝處理器160之一邊緣161，而北側及東側邊緣130、136可以面朝遠離處理器之該邊緣的方向，使得位於支撐元件102第二表面之西南區域SW中的第一端點125比位於該支撐元件第二表面之東北區域NE中的第二端點126更接近處理器之該邊緣。在一特別的實例之中，支撐元件102之南側及西側邊緣132、134各自與處理器160的邊緣161之間的角度可以呈大約45度。在其他實施例之中，微電子封裝100與處理器160之方位可以被配置成能夠使信號必須在微電子封裝100與處理器160之間的行進長度最小化的其他相對位置。
如圖所例示，指令位址匯流排之長度可以在此一配置中縮減，因為通往微電子封裝100之連接被沿著支撐元件102之西側及南側邊緣134、132實施，此較接近處理器160。因此，縮減之連接長度可以有助於促成處理器160與微電子封裝100之間沿著指令位址匯流排的訊號傳送速度。該等連接之長度可以短到使得其不需要平行終止(parallel termination)，從而節省電力。
微電子封裝100之端點124與支撐結構170之接點174(圖10B)之間的連接可以採取各種不同之形式。接點174可以耦接至支撐結構170之導體組180且可以連結於微電子封裝100(圖1A)或者微電子封裝100a(圖2)中的對應端點124。接點174可以具有複數預定配置之位址與指令資訊分派，使得該等接點可以連接具有各種不同類型(例如，DDRx、GDDRx、 LPDDRx、等等)之微電子元件0至1、0至3、或者0至7之一微電子封裝100或者一微電子封裝100a之端點124。
接點174可以具有依據一第一預定配置方式安排的位址資訊分派，此第一預定配置方式用於與一第一類型之微電子封裝100之連接，其中之微電子元件0至1、0至3、或者0至7被組構成以一第一取樣速率對經由該等接點耦接至其之位址資訊進行取樣(例如，DDR3、DDR4、DDRx)。相同的接點174可以被依據一第二預定配置方式安排，此第二預定配置方式用於與一第二類型之微電子封裝100之連接，其中之微電子元件0至1、0至3、或者0至7被組構成以一大於該第一取樣速率的第二取樣速率對經由該等接點耦接至其之位址資訊進行取樣(例如，LPDDR3、LPDDRx)。
在一特別的實施例之中，第一類型微電子封裝100或100a中之微電子元件0至1、0至3、或者0至7可以是DDRx之類型，而第二類型微電子封裝中之微電子元件0至1、0至3、或者0至7可以是LPDDRx的類型。可以依據用以分別與二不同類型之微電子封裝100連接之一預定配置方式安排的該等接點174，本文亦稱其為"共支撐接點"。
在一實例之中，該第二取樣速率可以是該第一取樣速率之一整數倍數。舉例而言，微電子組件150可以被組構成使得若其中具有DDR3或DDR4記憶體之一第一類型之微電子封裝100或100a接合至支撐結構170，則微電子封裝中之微電子元件可以被組構成以一第一取樣速率，諸如每時脈周期一次(例如，在時脈周期的上升信號緣處進行)，對經由接點174耦接至其上之位址資訊進行取樣。在此同一實例之中，微電子組件150可以被組構成使得若換成其中具有LPDDR3記憶體之一第二類型之微電子封 裝100或100a接合至同一支撐結構170，則微電子封裝中之微電子元件可以被組構成以一第二取樣速率，諸如每時脈周期二次(例如，在時脈周期的上升信號緣及下降信號緣處進行)，對經由接點174耦接至其上之位址資訊進行取樣。因此，此例中，第二取樣速率係第一取樣速率之一整數倍數(2)。在此二情形之中，支撐結構170可以是相同的，且可以配合具有DDRx或者LPDDRx記憶體之微電子組件運作。
被組構成用以連結至其中具有DDRx或LPDDRx記憶體之微電子封裝的支撐結構170之功能之其他變異可見於2013年3月15日提申之共同擁有並共同待決的專利申請案No.13/841,052之中，藉由引用特此納入本說明書。
圖10B係一示意圖，例示位於一微電子組件150a中堆疊一下方微電子封裝100b之一上方微電子封裝100(圖1A)以及其與一處理器160之互連的一個可能互連配置，該等微電子封裝與該處理器二者均被裝載至諸如電路面板之一支撐結構170。在圖10B中所示的實例之中，下方微電子封裝100b與處理器160可以被裝載至支撐結構170之一主表面171，而上方微電子封裝100則可以被裝載至該下方微電子封裝。微電子組件150a亦可以具有一組導體(例如，圖10A之導體組180)，位於支撐結構170之上，被組構成用以攜載該等微電子封裝與處理器160之間的位址資訊。
下方微電子封裝100b可以包含複數端點124(底部端點)，位於支撐元件102之第二表面122處。該下方微電子封裝可以具有一至少局部地覆蓋微電子元件0至1、0至3、或者0至7之囊封體190。在一實例之中，該囊封體之一頂部表面191處之複數頂部端點127可以透過基板接點106電 性耦接下方微電子封裝中之微電子元件。在其他實施例之中，下方微電子封裝100b可以具有暴露於支撐元件102之一表面或其他位置處之複數頂部端點。上方微電子封裝100之複數端點124可以連結至該下方微電子封裝100b之複數頂部端點127。在一實例之中，上方微電子封裝100可以採取下方微電子封裝100b之形式(具備頂部及底部端點二者)，使得上方及下方微電子封裝除了晶片選擇端點之位置之外完全相同。
在一特別的實施例之中，每一上方及下方微電子封裝100、100b之複數端點124均可以包含複數第二端點，該等第二端點被組構成用以攜載該複數第一端點所攜載的資訊以外的第二資訊，該第二資訊包含資料信號。微電子組件150a之支撐結構170可以具有一組導體(例如，圖10A之導體組180)，該組導體被組構成用以攜載介於微電子封裝100、100b與微處理器160之間之第二資訊的64個位元，其中上方微電子封裝之複數第二端點被組構成用以於每個時脈周期將32個位元傳輸至該組導體，而下方微電子封裝之複數第二端點被組構成用以於每個時脈周期將32個位元傳輸至該組導體。
其可以藉由堆疊上方及下方微電子封裝100及100b而提供雙選列記憶體存取，其中上方微電子封裝中之複數第二端點中的每一者均疊置於具有相同信號指派方式之下方微電子封裝之複數第二端點中對應的一者的上面並與之電性相連，而每一上方及下方微電子封裝中的複數第二端點中的每一者均電性連接每一上方及下方微電子封裝中之微電子元件0至1、0至3、或者0至7中的每一者。
其可以藉由堆疊上方及下方微電子封裝100及100b而提供 雙寬度記憶體存取，其中上方微電子封裝中之複數第二端點中的每一者均疊置於下方微電子封裝中之一對應未連接端點的上面並與之電性相連，該對應未連接端點電性絕緣於下方微電子封裝內之微電子元件0至1、0至3、或者0至7，而下方微電子封裝中的複數第二端點中的每一者均鋪置於上方微電子封裝中之一對應未連接端點的下面，該對應未連接端點電性絕緣於上方微電子封裝內之微電子元件0至1、0至3、或者0至7。
在圖10B的一個變異形式之中，一上方微電子封裝100可以堆疊一其中具有一處理器之下方微電子封裝100b。在此一實施例之中，舉例而言，下方微電子封裝100b可以是一單晶片系統(system on a chip)。此一實施例在上方微電子封裝之支撐元件之第二表面處可以具有複數端點124之一淨空中央區域，使得毗鄰支撐元件之北側、南側、東側、及西側邊緣之外側端點124a均存在，但圖10B所示之內側端點124b則被略去。在一實例之中，此一支撐元件之一淨空中央區域可以是該支撐元件配置於圖3B之中所示之東北區域NE與西南區域SW之間之一中央區域。在此一實施例之中，顯示於圖10B之中的處理器160可以被省略，因為下方微電子封裝100b可以包含一處理器。
在此變異之中，下方微電子封裝100b之複數頂部端點127可以是依據二不同預定配置方式安排以供分別與二不同類型上方微電子封裝100的其中一者連接之共支撐接點或共支撐端點。位於一第一類型之上方微電子封裝100中之微電子元件0至1、0至3、或0至7可以是DDRx類型且可以被組構成以諸如每時脈周期一次(例如，在時脈周期之上升信號緣)之一第一取樣速率透過頂部端點127對耦接至其的位址資訊進行取樣， 而位於一第二類型之上方微電子封裝中之微電子元件0至1、0至3、或0至7可以是LPDDRx類型且可以被組構成以諸如每時脈周期二次(例如，在時脈周期之上升信號緣及下降信號緣各一次)之第二取樣速率透過頂部端點127對耦接至其的位址資訊進行取樣。
在此變異的一實施例之中，上方微電子封裝100可以具有四個LPDDRx類型之微電子元件於其中，被組構成用以提供如圖5所示之一單選列記憶體存取。在此變異之一特別實施例之中，上方微電子封裝100可以具有八個LPDDRx類型之微電子元件於其中，被組構成用以提供如圖4所示之雙選列記憶體存取。
參照圖1A至圖10B描述於上的微電子封裝及微電子組件可以使用於不同電子系統的構造之中，諸如圖11中所示之系統200。例如，依據本發明另一實施例之系統200包含諸如如前所述之微電子封裝或微電子組件之複數模組或構件206，配合其他的電子構件208、210、以及211。
在所示的示範性系統200之中，該系統可以包含諸如一可撓性印刷電路板之一電路面板、母板、或轉接面板202，且該電路面板可以包含許多導體204，圖11僅繪出其中之一，與模組或構件206、208、210彼此互連。此一電路面板202可以傳輸信號往返於系統200之中所包含的每一微電子封裝及/或微電子組件之間。然而，此僅是示範性質；用以在模組或構件206之間做出電性連接的任何適當結構均可以使用。
在一特別的實施例之中，系統200亦可以包含諸如半導體晶片208之一處理器，使得每一模組或構件206均可以被組構成用以在一時脈周期之中並行地傳輸一數目N之資料位元，且該處理器可以被組構成用以 在一時脈周期之中並行地傳輸一數目M之資料位元，其中M大於或等於N。
在圖11所描繪的實例之中，構件208係一半導體晶片而構件210係一顯示螢幕，但任何其他構件均可以使用於系統200之中。當然，雖然為了清楚例示，僅有二個額外構件208及211描繪於圖11之中，但系統200可以包含任何數目的此等構件。
模組或構件206以及構件208與211可以裝載於一共同外殼201之中，示意性地以虛線描繪，且可以依據需要彼此電性互連以形成所需之電路。外殼201被描繪成，舉例而言，能夠使用於一行動電話或個人數位助理中之類型的可攜式外殼，而螢幕210可以暴露於外殼之表面。在一結構206包含一諸如成像晶片之光敏感元件的實施例之中，一透鏡211或者其他光學裝置亦可以被提供以將光線繞送至該結構。同樣地，圖11所示之簡化系統僅係示範性質；其他系統，包含通常被視為固定結構之系統，諸如桌上型電腦、路由器等等，均可以被製做成使用上述之結構。
雖然本發明已參照特定實施例說明如上，但其應理解，此等實施例僅係例示本發明之原理與應用。因此其應理解，針對例示的實施例可以做出許多修改，且在未脫離如以下申請專利範圍所界定的本發明之精神和範疇下可以設計出其他配置。
其應可領略，列述於本文的各個附屬性專利範圍請求項以及特徵可以以不同於專利範圍請求項首申內容的方式加以結合。其亦應理解，配合個別實施例描述之特徵可以與所述之其他實施例共用。
100‧‧‧微電子封裝
102‧‧‧支撐元件
104‧‧‧元件接點
105‧‧‧微電子元件之正面
110‧‧‧元件接點第一列
111‧‧‧偶數編號微電子元件第一邊緣
112‧‧‧元件接點第二列
113‧‧‧偶數編號微電子元件第二邊緣
114‧‧‧元件接點第一行
115‧‧‧奇數編號微電子元件第一邊緣
116‧‧‧元件接點第二行
117‧‧‧奇數編號微電子元件第二邊緣
130‧‧‧支撐元件北側邊緣
132‧‧‧支撐元件南側邊緣
134‧‧‧支撐元件西側邊緣
136‧‧‧支撐元件東側邊緣

Claims (15)

  1. 一種微電子封裝，包含：一支撐元件，其具有第一及第二相反朝向之表面與於該第一表面或該第二表面處之複數基板接點，該支撐元件具有相反朝向之北側與南側邊緣，其毗鄰各自延伸於該北側與南側邊緣之間的相反朝向之東側與西側邊緣，該第二表面具有一西南區域，該西南區域涵蓋該南側與西側邊緣的整個長度，並於與該南側及西側邊緣各自正交的方向上分別朝該北側邊緣及朝該東側邊緣延伸每一距離的三分之一；第零及第一堆疊微電子元件，電性耦接該複數基板接點，每一微電子元件均具有一記憶體儲存陣列以及複數第一與第二行元件接點沿其之一正面並且分別毗鄰及平行該正面之第一及第二對側邊緣延伸，該第零微電子元件之第一及第二邊緣分別毗鄰該南側與北側邊緣，且該第一微電子元件之第一及第二邊緣分別毗鄰該西側與東側邊緣；以及複數端點，位於該第二表面處，透過該複數基板接點電性耦接該等微電子元件，該複數端點包含位於該西南區域處之複數第一端點，該複數第一端點被組構成用以攜載該微電子封裝內之電路能夠使用之位址資訊，以從該第零或第一微電子元件的其中至少一者的記憶體儲存陣列的所有可用的可定址記憶體位置之中決定一可定址記憶體位置。
  2. 如申請專利範圍第1項之微電子封裝，其中該複數第一端點被配置於位於在平行於該南側邊緣之一第一正交方向上延伸的複數南側端點列之內的位置處，以及位於在平行於該西側邊緣之一第二正交方向上延伸的複數西側端點行之內的位置處。
  3. 如申請專利範圍第1項之微電子封裝，其中該第二表面具有一東北區域，該東北區域涵蓋該北側及東側邊緣的整個長度，並於與該北側及東側邊緣各自正交的方向上分別朝該南側邊緣及朝該西側邊緣延伸每一距離的三分之一，並且其中該複數端點包含複數第二端點，位於該東北區域處，該複數第二端點被組構成用以攜載該複數第一端點所攜載的資訊以外的第二資訊，該第二資訊包含資料信號。
  4. 如申請專利範圍第3項之微電子封裝，其中該複數第二端點被配置於位於平行於該北側邊緣延伸的複數北側端點列之內的位置處，以及位於平行於該東側邊緣延伸的複數東側端點行之內的位置處，並且其中該複數第一端點被配置於位於平行於該南側邊緣延伸的複數南側端點列之內的位置處，以及位於平行於該西側邊緣延伸的複數西側端點行之內的位置處。
  5. 如申請專利範圍第4項之微電子封裝，其中位於該北側端點列之中的該複數第二端點與位於該南側端點列之中的該複數第一端點電性耦接該第零微電子元件之該複數元件接點，並且其中位於該東側端點行之中的該複數第二端點與位於該西側端點行之中的該複數第一端點電性耦接該第一微電子元件之該複數元件接點。
  6. 如申請專利範圍第4項之微電子封裝，其中位於該南側端點列之中的該複數第一端點被組構成用以攜載第零控制資訊，而位於該北側端點列之中的該複數第二端點被組構成用以依據該第零控制資訊傳輸第零資料信號， 且其中位於該東側端點行之中的該複數第一端點被組構成用以攜載第一控制資訊而位於該西側端點行之中的該複數第二端點被組構成用以依據該第一控制資訊傳輸第一資料信號，使得該第一資料信號可以於一無關於該第零資料信號的時間被傳輸。
  7. 如申請專利範圍第5項之微電子封裝，其中位於該北側端點列之中的該複數第二端點各自均電性絕緣於該微電子封裝內的該東側端點行之中的該複數第二端點中的每一者。
  8. 如申請專利範圍第1項之微電子封裝，另包含第二及第三微電子元件堆疊該第零及第一微電子元件，該第二及第三微電子元件各自均具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面且分別毗鄰及平行該正面之第一及第二對側邊緣延伸，該第二微電子元件之第一及第二邊緣分別毗鄰該南側及北側邊緣，而第三微電子元件之第一及第二邊緣分別毗鄰該西側及東側邊緣。
  9. 如申請專利範圍第8項之微電子封裝，另包含第四、第五、第六、及第七微電子元件堆疊該第零、第一、第二、及第三微電子元件，該第四、第五、第六、及第七微電子元件各自均具有一記憶體儲存陣列以及複數第一及第二行元件接點沿其之一正面並分別毗鄰及平行該正面之第一及第二對側邊緣延伸，該第四及第六微電子元件各自之第一及第二邊緣分別毗鄰該南側及北側邊緣，而該第五及第七微電子元件各自之第一及第二邊緣分別毗鄰該西側及東側邊緣。
  10. 如申請專利範圍第8項之微電子封裝，其中電性耦接至該第零及第二微電子元件之該複數第二端點之一第零子集合包含一第零記憶體通道， 而電性耦接至該第一及第三微電子元件之該複數第二端點之一第一子集合包含一第一記憶體通道，且該第零及第一記憶體通道被組構成彼此獨立地操作。
  11. 如申請專利範圍第9項之微電子封裝，其中電性耦接至該第零、第二、第四、及第六微電子元件之該複數第二端點之一第零子集合包含一第零記憶體通道，而電性耦接至該第一、第三、第五、及第七微電子元件之該複數第二端點之一第一子集合包含一第一記憶體通道，且該第零及第一記憶體通道被組構成彼此獨立地操作。
  12. 一種微電子組件，其包含一支撐結構與申請專利範圍第1項之微電子封裝，該微電子封裝裝載至該支撐結構之一主表面，該微電子組件另包含：一微處理器，裝載至該支撐結構之該主表面；以及一組導體，其位於該支撐結構之上，被組構成用以攜載該微電子封裝與該微處理器之間的位址資訊。
  13. 如申請專利範圍第12項之微電子組件，其中該南側及西側邊緣面向該微處理器之一邊緣，而該北側及東側邊緣面朝遠離該微處理器之該邊緣的方向，使得位於該西南區域中之端點比位於該東北區域中之端點更接近該微處理器之該邊緣。
  14. 如申請專利範圍第12項之微電子組件，其中該南側及西側邊緣各自與該處理器之該邊緣之間的角度呈大約45度。
  15. 如申請專利範圍第12項之微電子組件，另包含：複數共支撐接點，位於該支撐結構的該主表面處，該複數共支撐接點 耦接至該組導體並連結於該微電子封裝中對應的複數端點，其中該複數共支撐接點具有依據以下方式配置的位址資訊分派方式(a)一第一預定配置方式，用於與一第一類型之微電子封裝之連接，其中之微電子元件被組構成以一第一取樣速率對經由該複數共支撐接點耦接至其之位址資訊進行取樣，以及依據(b)一第二預定配置方式，用於與一第二類型之微電子封裝之連接，其中之微電子元件被組構成以一大於該第一取樣速率之第二取樣速率對經由該複數共支撐接點耦接至其之位址資訊進行取樣。
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