JP4046026B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4046026B2 JP4046026B2 JP2003183716A JP2003183716A JP4046026B2 JP 4046026 B2 JP4046026 B2 JP 4046026B2 JP 2003183716 A JP2003183716 A JP 2003183716A JP 2003183716 A JP2003183716 A JP 2003183716A JP 4046026 B2 JP4046026 B2 JP 4046026B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- signal
- row
- holes
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、半導体素子が外部端子を有する基板に搭載された半導体装置に関する。
【０００２】
【従来の技術】
ＢＧＡパッケージはパッケージの多ピン化に適し、電源およびグランドがプレーン状であるためにインダクタンスが小さくノイズが小さいことから、広く用いられている。しかし、半導体装置の動作周波数の高速化に伴い、ＢＧＡパッケージを用いても電源、グランドに電気的なノイズが増加している。
【０００３】
電気的ノイズを低減する為の半導体装置としては、特開平7-153869号公報のように、グランドパターンに多数のスルーホールを設ける公知例がある。
【特許文献１】
特開平7-153869号公報
【０００４】
【発明が解決しようとする課題】
前記公知例の構造では、グランドに多数のスルーホールを設けることで、ノイズの原因となるグランドインダクタンスを低減するための構造を開示しているが、動作が高速になるとノイズの低減が十分ではないおそれがある。
【０００５】
信号スルーホールに対する電源・グランドスルーホールの本数の割合を増やせば、インダクタンスは低減できる。スルーホール配置構造において、信号スルーホールに対する電源・グランドスルーホールの本数の割合は全ピン数に大きく影響し、信号スルーホール1本当たりの電源・グランドスルーホールが多ければ、インダクタンスは大きく低減できるが半導体装置は高価となり、信号スルーホール1本当たりの電源・グランドスルーホールが少なければ、インダクタンスはあまり低減できないが半導体装置は安価となる。
【０００６】
このため、単にグランドスルーホールを多数設けるだけでは半導体装置の実装面積が大きくなり、高速動作できたとしてもパッケージが大型化複雑化してしまう。
【０００７】
そこで、本発明は、ノイズ増加を抑制して高速伝送可能でコンパクトな半導体装置を提供する。
【０００８】
【課題を解決するための手段】
前記課題を解決する本願発明は以下の形態を有することができる。
半導体素子と、
半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、
前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、
信号スルーホールと第一電源スルーホールと第二電源スルーホールとを含むスルーホールユニットを形成する領域と前記ユニットを非形成の領域とを有し、
前記スルーホールユニットは、
前記信号スルーホールである第一のスルーホールと、
前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、
前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み前記第一方向と異なる第二方向に配列された第四スルーホール列と、
前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには前記第一電源スルーホールと前記第二電源スルーホールが対角位置に配置されるよう形成されると共に、
前記隣接するスルーホール列の間に更に前記第二電源スルーホールを配置し、
前記スルーホールユニットを構成するスルーホールにはデータ信号或いはクロック信号が流れ、前記スルーホールユニットを非形成の領域を構成するスルーホールにはアドレス信号が流れるよう配置された領域を含むことを特徴とする半導体装置である。
【０００９】
具体的には、半導体素子と、前記半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成された、スルーホールユニットを有することを特徴とする半導体装置である。
【００１０】
具体構造としては、前記第一信号スルーホールに前記第一方向に隣接するスルーホールは信号スルーホールであり、前記第一信号スルーホールに前記第二方向に隣接するスルーホールは信号スルーホールであることを特徴とする半導体装置であることができる。
【００１１】
なお、第一の電位の電源スルーホールとは例えばいわゆる電源スルーホールで、第二の電池の電源スルーホールとはいわゆるグランドスルーホールであることができる。
【００１２】
（２）他の特徴としては、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、信号スルーホールと第一電源スルーホール及び第二電源スルーホールとを備えるスルーホールユニットを有し、
前記第一スルーホールユニットは、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成され、
第二スルーホールユニットは、第二のスルーホールと、前記第二のスルーホールを含み前記第一方向に配列された第七スルーホール列と、前記第七スルーホール列の両側に各々隣接して前記第一方向に配列された第八スルーホール列と第九スルーホール列と、前記第二スルーホールを含み前記第二方向に配列された第十スルーホール列と、前記第十スルーホール列の両側に各々隣接して前記第二方向に配列された第十一スルーホール列と第十二スルーホール列と、を備え、
前記第八スルーホール列、前記第九スルーホール列、前記第十一スルーホール列と前記第十二スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成され、
前記第一スルーホールユニットの一辺を構成するスルーホールと前記第二スルーホールユニットを構成するスルーホールとが共通するよう配置されることを特徴とする半導体装置である。
【００１３】
（３）或いは、スルーホールユニットを構成する領域と当該ユニットを非形成領域を有し、前記第一のスルーホールユニットを構成するスルーホールには前記スルーホールユニットを非形成の領域を構成するスルーホールに流れる信号より高速の信号が流れるスルーホールを含むことを特徴とする半導体装置である。
【００１４】
或いは、前記第一のスルーホールユニットを構成するスルーホールにはデータ信号或いはクロック信号が流れ、前記スルーホールユニットを非形成の領域を構成するスルーホールにはアドレスル信号が流れるよう配置された領域を含むことができる。
【００１５】
或いは、具体例としては、一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの左右または上下に隣接する位置に1ケづつ有し、他の一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの対角位置に２ケづつ有し、半導体装置の外部端子は、同種の信号であり且つ信号波形電圧が雑音電圧に比べ十分に高い信号を同時に伝送する伝送路群であるバス１を有し、同種の信号であり且つ雑音が多い信号を同時に伝送する伝送路群であるバス2を有し、バス1の信号伝送経路上のスルーホールは、前記第一信号スルーホールユニットおよび第二信号スルーホールユニット構成される形態であることができる。
【００１６】
他には、一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの左右または上下に隣接する位置に1ケづつ有し、他の一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの対角位置に２ケづつ有し、半導体装置の外部端子は、高速な信号伝送路である信号伝送路１を有し、低速な信号伝送路群である信号経路2を有し、信号経路1の信号伝送経路上のスルーホールは、前記第一信号スルーホールユニットおよび第二信号スルーホールユニット構成されるものであることができる。
【００１７】
（４）或いは、信号スルーホールの格子配置方向に隣接する位置に電源及びグランドスルーホールを配置する。
【００１８】
具体的には、半導体素子と,前記ベースとを有する半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第一スルーホールを挟んで前記第一方向に隣接して位置するスルーホールは前記第一電源スルーホールと前記第二電源スルーホールであり、前記第一スルーホールを挟んで前記第二方向に隣接して位置するスルーホールは信号スルーホールであり、前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールは信号スルーホールであるよう形成された、スルーホールユニットを有することを特徴等する半導体装置である。
【００１９】
（５）前記（１）〜（４）において、ベースの対角線及びベース主辺の対向する辺の中央部を結ぶ線で区切られた領域であって、最も外周側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列と最も中心側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列との間の領域に配置されるスルーホールのうち、７０％以上が前記スルーホールユニットを構成することを特徴とする半導体装置であることが好ましい。
【００２０】
（６）或いは、半導体素子と、前記ベースはを有する半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された信号スルーホールからなる第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列され、第一電源スルーホール及び第二電源スルーホールを共に含む第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と直交する第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列され、第一電源スルーホール及び第二電源スルーホールを共に含む第五スルーホール列と第六スルーホール列と、を備え、
前記第二のスルーホール列、第三のスルーホール列、第五のスルーホール列及び第六のスルーホール列は、第一の信号スルーホールに対して第一電源スルーホールを介して第二の信号スルーホールが配置され、前記第二信号スルーホールに対して第二電源スルーホールを解して第三電源スルーホールが配置される領域を有し、
前記領域内では、前記第一のスルーホール列の一の信号スルーホールに対して前記第二のスルーホール列の一の第一電源スルーホールと前記第三のスルーホール列の一の第二電源スルーホールとが隣接して配置される領域を有し、
前記第四のスルーホール列の一の信号スルーホールに対して前記第五のスルーホール列の一の第一電源スルーホールと前記第六のスルーホール列の一の第二電源スルーホールとが隣接して配置される領域を有することを特徴とする半導体装置である。
【００２１】
（７）或いは、半導体素子と、前記ベースとを有する、半導体装置であって、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
第一の信号スルーホールと、前記第一の信号スルーホールに最も隣接して取り囲む位置に配置されるスルーホール中の前記第一信号スルーホールの格子列に沿った方向の位置に第一電源スルーホール及び第二電源スルーホールを各々配置する第一信号スルーホールユニットと、
第二の信号スルーホールと、前記第一の信号スルーホールに最も隣接して取り囲む位置に配置されるスルーホール中の角部は第一電源スルーホールと第二電源スルーホールにより構成され、前記第一電源スルーホールと前記第二電源スルーホールは対角配置される第二信号スルーホールユニットと、を有し、
前記ベースにおける前記半導体素子の各辺と対応するベースの外周辺との間の領域に前記第一スルーホールユニットと前記第二スルーホールユニットを有することを特徴とする半導体装置である。
【００２２】
また、ベースには前述したスルーホールユニットを複数備えることができる。例えば、半導体素子の主辺に対向する領域の各々に前述したスルーホールユニットを備えることができる。
【００２３】
或いは、電源スルーホール及びグランドスルーホールを格子状スルーホール配列上で上下左右に交互に2ピッチ間隔で設ける。
【００２４】
このように、本発明の半導体装置により、ノイズを低く抑えて高速伝送可能なコンパクトな半導体装置を提供することができる。
【００２５】
または、信号の数と比較して最小限のスルーホール数で、大型ＢＧＡパッケージの高速な動作に伴う電気的なノイズを低減する為のスルーホール構造を有する半導体装置を得ることができる。
【００２６】
【発明の実施の形態】
本発明に係わる実施の形態に関し、図を参照して説明する。
【００２７】
本発明の一実施例の斜視図を図１に示す。本実施例は半導体素子1をベース5基板側の外部端子と電気的に接続するように配置している。例えば、図のように半導体素子1を搭載したベース5にはベース5の基板側の外部端子にはんだボール3が接続されており、半導体素子1と電気的に接続している。
【００２８】
なお、本実施例の半導体装置は外部端子にはんだ端子を備える形態について説明するが、この形態に限るわけではない。
【００２９】
断面Aを図2に示す。半導体素子１ははんだボール2を介して前記ベース5に電気的に接続される。ベース5は導体層50,51,52,53,54,55,56,87,58,59，ビア6，スルーホール4を介して外部端子に接続する。例えば、はんだボール3はこのＢＧＡ半導体装置をここでは示していない電子装置の基板に接続するために使用する。ベース5はコア層7（厚さ800μm）とコア層を挟んで配置される表層9,11(各厚さ200〜300μm)とを有する。表層9,11は導体を備えた複数の導体層を有し、この導体層50,51,52,53,54,55,56,57,58,59は層間に設けたビア6で接続し、導体層54,55間はコア層7中を通るスルーホール4g.4s,4vで電気的に接続する。表層9,11は、例えばガラス繊維を含む樹脂などの樹脂製のコア層の両面に一層ずつ印刷していくビルドアップ製法で形成し、スルーホール4は通常ドリル加工と導電部材である銅メッキにより形成する。スルーホールはドリルで穴あけ加工するため、スルーホールピッチは通常0.7〜1mm程度が限界となることがある。本実施例のBGA半導体装置ではスルーホールピッチの制約により、限られた数しかスルーホールが設けられない。このため、信号スルーホール、電源スルーホール、グランドスルーホールの個数割合と配置関係が重要になっている。半導体素子１の信号Sは通常半導体装置の外部端子と一対一の関係であり、信号BGAパッド56sと各々接続している。半導体素子１の電源Vは半導体装置の外部端子56vと接続している。半導体素子１のグランドGは半導体装置の外部端子56gと接続している。コア層7を挟んで対向する導体層54,55は同じ電位の導体層である。表層9,11が有する導体層は信号層、電源層、グランド層に大別でき、導体層50,54,55,56,58,59はグランド層、導体層51,53は配線層、導体層52,57は電源層である。
【００３０】
信号Ｓの接続経路は半導体素子１の端子から，はんだボール2，導体層50，ビア6，導体層51，ビア6，導体層52，ビア6，導体層53，ビア6，導体層54，格子状配列信号スルーホール4s，導体層55，ビア6，導体層56，ビア6，導体層57，ビア6，導体層58，ビア6，パッド用の導体層59を経て外部端子に至る。図3は導体層51（配線）の上面図の一部を示している。信号配線は図3の配線10sのように半導体素子の外部端子が集中するBGA半導体装置中心（図3上部方向）からBGA半導体装置外周部（図3下部）に広がっている。図3で外周部に向けて広がった配線10sの疎となった部分は、グランドプレーン10gのように、グランドのベタ層としている。
【００３１】
電源Ｖの接続経路は半導体素子１の電源端子，はんだボール2，導体層50，ビア6，導体層51，ビア6，ベタ状の導体層52，ビア6，導体層53，ビア6，導体層54，スルーホール4v，導体層55，ビア6，導体層56，ビア6，ベタ状の導体層57，ビア6，導体層58，ビア6，パッド用の導体層59の電源BGAパッド56vである。
【００３２】
グランドＧの接続経路は半導体素子１のグランド端子，はんだボール2，ベタ状の導体層50，ビア6，ベタ状の導体層51，ビア6，導体層52，ビア6，ベタ状の導体層53，ビア6，ベタ状の導体層54，スルーホール4g，ベタ状の導体層55，ビア6，ベタ状の導体層56，ビア6，導体層57，ビア6，ベタ状の導体層58，ビア6，パッド用の導体層59のグランドBGAパッド56gである。
【００３３】
半導体装置の動作概要を回路図4で説明する。ベース5内の信号配線10sは半導体素子1内のバッファ1a,1bに接続しており、バッファのグランド、電源はベース内の電源プレーン10v、グランドプレーン10gにそれぞれ接続している。信号配線が同時に複数駆動した時、駆動配線10aを通り信号電流がバッファ1aに流れ込む。このとき、過渡電流102がバッファを流れ、電源プレーン10v、グランドプレーン10gを帰還電流101が流れる。電源プレーン10v、グランドプレーン10gは、それぞれ電源インダクタンス103v、グランドインダクタンス103gを持つため、帰還電流が流れることで電位が上昇する。この電位上昇によって、非駆動バッファ1b二接続された信号配線1bに同時切り換えノイズ104が発生する。同時切り換えノイズ104は電圧上昇が大きければ大きく小さければ小さくなるため、電圧上昇の原因である電源インダクタンス103v、グランドインダクタンス103gを低減することで、同時切り換えノイズ104を低減できる。
【００３４】
信号電流と帰還電流の関係を図5で説明する。グランドプレーン10g上に信号配線10sがあるとき、信号配線10sに信号電流100が流れると、信号電流100と逆行する向きに帰還電流101が流れる。信号電流100は進行方向に対して垂直な方向に電磁場105を発生しており、同じく信号配線10s直下の帰還電流101が発生する電磁場105と互いに結合しあうため、信号配線10s直下ではグランドインダクタンスが低い状態となる。本来、帰還電流101は電源プレーン10g上を自由に流れることができるが、配線直下のグランドプレーン10gではグランドインダクタンスが低いため、帰還電流102はここに集中して流れる。
【００３５】
帰還電流と未結合電流の関係を図６で説明する。互いに対向するグランドプレーン54,55はグランドスルーホール４gで接続され、信号配線53sは信号スルーホール4sで接続されてグランドプレーン54,55を貫通している。このとき、信号配線53sに信号電流100が流れると、グランドプレーン54上を信号電流方向逆向きに帰還電流101aが流れる。帰還電流101aは結合電磁場105bによるインダクタンス低下のために信号配線53sの直下を流れるが、グランドスルーホール4sに向かう未結合電流101bの電磁場105aは結合しておらず、インダクタンスは高くなる。この未結合電流101bが多く流れるとグランドインダクタンスが増大するという事が新たに分かった。
【００３６】
未結合電流経路の重なりとグランドインダクタンス増大の関係を図7で説明する。未結合電流101は信号電流100に対応して流れるため、グランドスルーホール4gに対して信号スルーホール4sが多いと未結合電流101も多く流れる。信号スルーホール4s1つに対する未結合電流量は変化しないが、複数の未結合電流101が一つのグランドスルーホール4sに集中する時に、電流経路が重なることが多々ある。図7内の帰還電流101に添え字した数字はその点での電流の重なり数を示している。インダクタンス増加は信号スルーホール4sとグランドスルーホール4gの距離に比例するが、さらに電流の重なりによっては同じ距離で何倍ものインダクタンス増加となる事が新たに分かった。このため、グランドインダクタンスの低減には、信号スルーホール4sとグランドスルーホール4gの距離を近くすること、信号スルーホール4sに対してグランドスルーホール4gの個数割合を高くすることが重要となる。前記作用説明の例では信号配線に対向している導体層はグランドであるが，導体層が電源の場合も作用は同様である。
【００３７】
実施例１について詳述する。
【００３８】
図8に本実施例のコア層7のスルーホール配置を示す。コア層7のスルーホール4は格子状に配置されている。格子配置が連続する領域が複数構成されており、領域と領域との境界は不連続なスルーホール配置になっている。スルーホール格子は電源スルーホールの電位の違いによって電位の低い内部と高い外側に分けられる。内部のスルーホール格子領域を内部電源領域7in、内部電源領域7inの外側のスルーホール格子領域を外部信号領域7outとする。内部電源領域7inでは、電源スルーホール4vとグランドスルーホール4gを交互に隣接して配置している。外部信号領域7outには、スルーホール格子の格子間に外部端子と対応しないスルーホールが設けてあり、コア層上下の導体層54,55を接続している。
【００３９】
パッケージの対角を結ぶ直線とパッケージ辺と対向するパッケージ辺の中央部を結ぶ線（これが前記領域の境界に位置しない場合は最も近い境界により形成される線）で区切られた部分のうち信号スルーホールを含む台形の格子状スルーホール領域Bは、外部信号領域7outの1/8の領域であり、その他の外部信号領域7outの1/8領域とは対称関係にある。前記中央部を結ぶ線はパッケージ辺とパッケージ辺の垂直二等分線である場合もある。
【００４０】
図16は電源層である導体層 52のパターンを示した図である。電源層は電圧の異なる電源プレーンを有しており、電源層の内側に内部電源プレーン52in、内部電源プレーン52inの外側に外部電源プレーン 52outを有する。外部電源プレーン52outは8枚の台形状の電源プレーンC に分かれている。電源プレーンＣは間隔を介して配置されている。内部電源プレーン52inと外部電源プレーン 52outの各電源プレーンは電気的に独立しており、それぞれが電位の異なる電源を扱うことができる。本実施例では、内部電源プレーン52inは外部電源プレーン 52outに比べて低電位の電源を扱っている。なお、各プレーンにはコア層7のスルーホールに対応したスルーホール孔が空いており、信号スルーホール4sに対応する孔を信号スルーホール孔4S、グランドスルーホール4gに対応する孔をグランドスルーホール孔4Gとする。
【００４１】
前記領域Bは、導体層52の電源プレーンCと接続されているコア層7の電源スルーホールを含むコア層7の台形状のスルーホール領域として本実施例の形態を見ることもできる。
【００４２】
この領域Bのスルーホール配置は、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図11に示すパターン領域300を含むものとする。パターン領域 300は8行58のスルーホール格子で表現され、インダクタンスを低減するために信号スルーホールと電源・グランドスルーホールが最適なスルーホール本数割合で配置されており、ある信号スルーホール4ｓに対して、その周囲のスルーホール群に少なくとも1つの電源スルーホール4vとグランドスルーホール4gが信号スルーホール4ｓに隣接するように配置してある。パターン領域300の電源・グランドスルーホールと信号スルーホールの本数割合は、信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合である。
【００４３】
この割合にした理由は、図9に示すように、信号本数を1000本必要とする場合の全ピン数直線202と、信号スルーホール1本当たりの電源・グランドスルーホールの本数割合に対するインダクタンス比曲線200が、変曲点201において交差しており、この変曲点201での本数割合が最もインダクタンス低減の効率を良くするためである。全ピン数直線202は、1000本の信号スルーホールが必要とされる場合に、電源・グランドスルーホールも含めて全部で何ピン必要になるかということを示している。インダクタンス比曲線200は、電源・グランドスルーホールと信号スルーホールの本数割合が1対1の場合のインダクタンスを1として、各本数割合でのインダクタンス比を示している。なお、パターン領域中には格子間スルーホールを含む場合もある。
【００４４】
第1信号ユニットとは、ある信号スルーホール4sを中心とした隣接する9つのスルーホール列の中で、左右または上下に隣接する位置に電源スルーホール4v、グランドスルーホール4ｇを1ヶづつ有する構造とする。第2信号ユニットとは、ある信号スルーホール4sを中心とした隣接するスルーホール列の中で、斜めに隣接する位置に電源スルーホール4v、グランドスルーホール4ｇを2ヶづつ有する構造とする。上下左右に対称の組み合わせも同様である。第1信号ユニット、第2信号ユニットが領域の境界上にかかる場合には、第1信号ユニット、第2信号ユニットの配置構造において領域Bの境界によって縦1列または横1列を区切られた配置構造である境界信号ユニット300b,301b,302b,303bを第1信号ユニット、第2信号ユニットとして用いる。なお、図11のスルーホール配置は、領域B内の信号スルーホールの内、第1信号ユニットまたは第2信号ユニットの配置を持つ信号スルーホール個数が領域B全体の信号スルーホール個数の大多数を占めることが効果を向上させる点で好ましい。例えば、70％以上であることが好ましい。
少なくとも過半数であることが好ましい。
【００４５】
例えば、ベースの対角線及びベース主辺の対向する辺の中央部を結ぶ線で区切られた領域であって、最も外周側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列と最も中心側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列との間の領域に配置されるスルーホールのうち、７０％以上が前記スルーホールユニットを構成することが好ましい。
【００４６】
或いは、半導体素子の主辺に平行で最も前記半導体素子に近い信号スルーホールを含む線と、前記主辺に対向する前記ベースの主辺に平行で前記最も前記主辺に近い信号スルーホールを含む線と、前記半導体素子の主辺の両端から前記ベースの主辺の最短距離に位置する領域とを結ぶ線とによって囲まれた領域に位置するスルーホールのうち、７０％以上が前記スルーホールユニットを構成する。なお、スルーホールユニットは前記領域外の領域を含み、前記領域のスルーホールがそのユニットの一部を構成する状態になってもよい。
【００４７】
ＢＧＡ半導体装置は半導体素子と電子装置の基板とを接続して信号を伝達する機能を果たすため，なるべく多くの信号を高密度に収容できれば小型，低価格を実現できる。限られた大きさのBGA半導体装置で、より高密度に信号を実装するためには、外部端子における信号の割合を増やし、電源とグランドの割合を少なくする必要がある。しかし、信号の割合に対して電源とグランドの割合が少なすぎると電源やグランドのインダクタンスが増大し、ノイズが大きくなるという問題があった。高速信号伝送の障害となる同時切り換えノイズは、グランドプレーン、電源プレーンのインダクタンスに大きく影響され、インダクタンスを低減することで同時切り換えノイズを低減できる。
【００４８】
本実施例の半導体装置は、グランド・電源インダクタンス増大のメカニズムを解明しており、このメカニズムに即したインダクタンス増大を効果的に抑制できるスルーホール配置構造を備えている。本実施例のこのスルーホール配置構造をとることで、当該構造とした領域において導体層内を流れる未結合電流の経路の長短の差を均一化することができ、さらに未結合電流のスルーホールへの過剰集中を抑制することができる。このように、大きなインダクタンスを持つ未結合電流の電流経路を減少させることで、対象とする領域全体としてのグランドインダクタンス、電源インダクタンスを大きく低減することができる。このインダクタンス低減により同時切り換えノイズは低減させることができ、ノイズの少ない高速な信号伝送が可能である。
【００４９】
さらに本構成をとることにより、このような高速伝送可能な伝送経路を密に形成することができるので高密度なパッケージを構成することができる。半導体素子で必要とされる信号端子を満足するためにBGA半導体装置に必要な外部端子の総数は、信号端子、グランド端子、電源端子の総和であり、信号端子にはある割合でグランド端子、電源端子が必要である。本実施例では、伝送特性を劣化させずに信号端子に対するグランド端子、電源端子の割合を従来に比べて低くできる。
【００５０】
この結果、信号端子を増やしながらも外部端子の数の増加を抑制して、さらに電源やグランドのインダクタンスは小さくできる。以上のように、本発明は高密度実装ができ、低価格でよりノイズの小さなＢＧＡ半導体装置を提供できる効果がある。
【００５１】
以下に特徴を列挙する。
半導体素子を搭載するベースに形成される複数のスルーホールについて信号スルーホールの周囲のスルーホールのうち対角位置に電源或いはグランドに連らくするスルーホールを配置する半導体装置である。
ベースには、ある信号スルーホールである第一のスルーホールと、第一のスルーホールを含み第一方向（紙面の左右方向）に配列された第一スルーホール列と、第一スルーホール列の両側に各々隣接して第一方向に配列された第二スルーホール列と第三スルーホール列と、第一スルーホールを含み第一方向と異なる第二方向（例えば直交する方向）に沿って配列された第四スルーホール列と、第四スルーホール列の両側に各々隣接して第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
第二スルーホール列、第三スルーホール列、第五スルーホール列と第六スルーホール列との交点に位置するスルーホールには電源スルーホールとグランドスルーホールが対角位置に配置されるよう形成されたスルーホールユニットを有している。
【００５２】
また、信号スルーホールの格子配置方向に隣接する位置に電源及びグランドスルーホールを配置するスルーホールユニットを備える。
第一スルーホールを挟んで第一方向に隣接して位置するスルーホールは電源スルーホールとグランドスルーホールであり、第一スルーホールを挟んで第二方向に隣接して位置するスルーホールは信号スルーホールであり、第二スルーホール列、第三スルーホール列、第五スルーホール列と第六スルーホール列との交点に位置するスルーホールは信号スルーホールであるよう形成されたスルーホールユニットを有する。
【００５３】
また、更に格子間に追加スルーホールを設けることが好ましい、格子間スルーホール4iを設けた例を示す。当該スルーホールも内部に導電部材を有する。格子間スルーホールは前記格子を構成するスルーホール列の端部より内側に列端部が位置しているものであることができる。このように、前記隣接するスルーホール列の間に導電部材を備えた追加スルーホールを配置することができる。なお、前記追加する格子間スルーホールはグランドスルーホールが配置される。
【００５４】
これを設けることで導体層54,55間の未結合電流101が分散し、電流経路のインダクタンス低減を図れる。本実施例では格子間スルーホールが外部信号領域外側に多く、内側には少ない構造にすることが好ましい。これはベタ層上下の配線層の信号配線がベタ層内のスルーホール孔上を通過し、インピーダンスが変化するの避けることができるためである。図17に導体層51,52を重ねた場合の配線とスルーホール孔の位置関係を、図18に導体層52,53を重ねた場合の配線とスルーホール孔の位置関係を示す。図17では配線が密なため、どうしても格子間スルーホール孔上を通過してしまうが、図18では配線が疎なため、配線は格子間スルーホール孔上を避けて設計している。このように外部信号領域の内側では配線層内の信号配線密度が密なため、配線がスルーホール上を通過しないようにスルーホールを減らして配線スペースを確保する必要がある。しかし、格子状のスルーホールは外部端子と対応していて減らすことができないため、格子間スルーホールを減らすことで対処している。配線密度が疎になる外部信号領域外側では格子間スルーホールを可能な限り設けており、グランドインダクタンス、電源インダクタンスの低減を図っている。
【００５５】
コア層上下の導体層は同じ電位のベタ層となっており、電流をコア層の上下導体層でループさせることで、グランドインダクタンス、電源インダクタンスの低減を図っている。
【００５６】
外部信号領域のスルーホール列最外周2列は信号配線がほとんど無いため、信号スルーホールと電源スルーホールを交互に配置している。このようにスルーホールを増加することでインダクタンス増大の原因となる帰還電流の集中を解消し、グランドインダクタンス、電源インダクタンスの低減を図っている。
コア層上下の導体層54,55の最近隣の導体層53,56では、導体層54,55のスルーホール孔の真上または真下に当たる部分の導体層を円形にくり抜いている。これはスルーホールの端部とスルーホール端部に対向する導体層53,56が大きな容量を持つことを防ぐためである。この容量が大きく配線が寄生容量を持つとインピーダンス増加を招き、伝送特性を劣化させると考えられる。
【００５７】
実施例２について説明する。
【００５８】
基本的には実施例１と同じ形態を備えることができる。コア層のスルーホール配置が異なるBGA半導体装置での実施例2を図13に示す。コア層の領域Bは、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図13に示す高速信号領域400を含むものとする。この領域内の格子の信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合であり、これは実施例1のパターン領域300と同様の理由によるものである。なお、高速信号領域中には格子間スルーホールを含む場合もある。図12に示すように本実施例のBGA半導体装置が用いられる半導体装置であるCPU 400a、SRAM 400b、LSI 400c、メモリ 400d間で伝送される信号である信号伝送1 401a,401b,401c、信号伝送2 402a,402b,402cは、用途に応じて相対的に低速な信号伝送２（本実施例ではアドレス信号転送）と相対的に高速な信号伝送1に分類できる（本実施例ではデータ信号転送、クロック信号転送）。高速な信号伝送1で用いられる信号スルーホールはコア層においてまとまった領域を形成しており、この領域を高速信号領域400としている。また、図13は、高速な信号伝送1に用いられる信号スルーホールは第1信号ユニットまたは第2信号ユニットと同じスルーホール配置を持つ、とも言える。
【００５９】
なお、半導体素子がダブルレートで動作するなどの理由でクロックが低速でも問題ない場合は、低速な信号伝送2にアドレス信号転送、クロック信号転送、高速な信号伝送1にデータ信号転送としたBGA半導体装置も考えられる。クロックに精度が要求される場合にはクロック信号の低ノイズを図るために、低速な信号伝送2にアドレス信号転送、データ信号転送、高速な信号伝送1にクロック信号転送としたBGA半導体装置も考えられる。
【００６０】
実施例2では、実施例１と比べて必要とされる信号配線数が多く、外部信号領域の内側でグランド、電源を減らして信号配線を増加させる必要があった。このため実施例1とは違い、一部の信号スルーホールでは第1信号ユニットまたは第2信号ユニットの配置が困難である。しかし、本実施例で用いる半導体素子ではアドレス信号をデータ信号に比べて低速な伝送で処理しているため、本実施例2では相対的に高速な伝送を要求されるデータ信号を高速信号領域にまとめて割り当て、低速なアドレス信号はその他の領域に割り当てた。従来はデータ信号の伝送速度が全体の処理速度のネックとなっていた半導体装置において、本実施例によりネックとなっていたデータ信号伝送を高速化することが可能となり、半導体装置全体の処理速度を向上させる効果を得た。
【００６１】
実施例3について説明する。
【００６２】
実施例3は基本的には実施例1と同様の形態を有することができる。コア層のスルーホール配置の異なるBGA半導体装置での実施例3を図15に示す。コア層の領域Bは、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図15に示す高速バス領域500を含む。この領域内の格子の信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合であり、これは実施例1のパターン領域300と同等の理由による。なお、高速バス領域中には格子間スルーホールを含む場合もある。図14に示すように、本実施例3のBGA半導体装置が用いられるLSI1 500a、LSI2 500b、LSI3 500c、LSI4 500dで1クロックに処理される論理的なデータのまとまりを複数の信号配線で伝送するバス501a,501b,501c、は、バスに応じて相対的に低速なバス（本実施例ではバス3）と相対的に高速なバス（バス1、バス2）に分けられる。本実施例3では、LSI2が伝送している複数のバス1,バス2,バス3の中で最も低速な伝送のバス3を低速なバスと考え、バス3に比べて相対的に高速なバスであるバス1,バス2を高速なバスと考える。なお、複数のバスが存在する場合は、最低速のバスを低速なバス、その他のバスを高速なバスとする考え方、最高速のバスを高速なバス、その他のバスを低速なバスとする考え方、最高速のバスを含む半数のバスを高速なバス、その他のバスを低速なバスとする考え方等が考えられる。高速なバスで用いる信号配線の信号スルーホールはコア層においてまとまった領域を形成しており、この領域を高速バス領域 500としている。また図15は、高速なバスに用いられる信号配線の信号スルーホールは第1信号ユニットまたは第2信号ユニットと同じスルーホール配置を持つ、とも言える。
【００６３】
実施例3では、半導体素子は複数のバスを高速に処理する必要があり、さらにバスによる伝送速度の差は大きい。このため実施例1とは違い、高速なバスで用いる信号配線の信号スルーホールでは第1信号ユニットまたは第2信号ユニットの配置を行い、低速なバスで用いる信号スルーホールでは上記ユニットの配置もせず、周囲の格子間スルーホールも無くした。こうすることで、全スルーホール数に対する信号スルーホールの割合を増加することができ、さらに格子間スルーホールを減らすことで工程上のコストダウンの効果も得られる。
【００６４】
なお、ここで述べたBGA半導体装置とは、ベース上面からスルーホールを通り下面にむけて電流の流れる半導体装置を指す。したがって、半導体装置に搭載される半導体素子は1つであるとは限らず、MCM（Multi Chip Module）等でも本発明を適用することが可能なのは自明である。
【００６５】
このように述べた本発明の実施例においては、信号スルーホールと電源スルーホール及びグランドスルーホールをインダクタンス低減に最適な本数割合、最適なパターンで配置した構造であるため、グランド・電源スルーホールの本数を増加することなくインダクタンスを低減して電気的ノイズを低減する効果があり、安価で低ノイズのＢＧＡ半導体装置を提供できる。
【００６６】
【発明の効果】
本発明の半導体装置により、ノイズを低く抑えて高速伝送可能なコンパクトな半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に関する斜視図
【図２】本発明の一実施例に関する断面図
【図３】本発明の一実施例に関する平面図
【図４】本発明の動作原理に関する平面図
【図５】電流経路を示す模式斜視図
【図６】電流経路を示す模式斜視図
【図７】電流経路を示す模式平面図
【図８】本発明の一実施例に関する平面図
【図９】本発明の特長に関するグラフ図
【図１０】本発明の特長に関する平面図
【図１１】本発明の一実施例に関する平面図
【図１２】本発明の一実施例に関する平面図
【図１３】本発明の一実施例に関する平面図
【図１４】本発明の一実施例に関する平面図
【図１５】本発明の一実施例に関する平面図
【図１６】本発明の一実施例に関する平面図
【図１７】本発明の一実施例に関する平面図
【図１８】本発明の一実施例に関する平面図
【符号の説明】
１…半導体素子、2、3…はんだボール、5…ベース、9,11…表層、
7…コア層、50〜59…導体層、6…ビア
10g…グランドプレーン、10v…電源プレーン
4ｓ…信号スルーホール,4g…グランドスルーホール,4v…電源スルーホール
56ｓ…信号BGAパッド、56ｖ…電源BGAパッド、56ｇ…グランドBGA
1a…駆動バッファ、1b…非駆動バッファ、10a…駆動配線、10b…非駆動配線
100…信号電流、101a…帰還電流，101b…未結合電流、102…過渡電流
103v…電源インダクタンス、103g…グランドインダクタンス、104…同時切り換えノイズ
105a…電磁場、105b…結合電磁場
66…信号領域，65…内部電源領域，Ｓ…信号、Ｖ…電源、Ｇ…グランド
7in…内部電源領域、7out…外部信号領域
200…インダクタンス比曲線、201…変曲点、202…全ピン数直線
300a,300b,301a,301b…第1信号ユニット
302a,302b,303a,303b…第2信号ユニット
400…高速信号領域、400a…CPU、400b…SRAM、400c…LSI、400d…メモリ401a,401b,401c…データ転送、402a,402b,402c…アドレス転送
500…高速バス領域、500a…LSI１、500b…LSI2、500c…LSI3、500d…LSI4
501a…バス1、501b…バス2、501c…バス3
52…導体層（電源層）、52in…内部電源プレーン、52out…外部電源プレーン4S…信号スルーホール孔、4G…グランドスルーホール孔
51s…信号配線、52h…格子間スルーホール孔、52g…グランドプレーン、53s…信号配線
【発明の属する技術分野】
本発明は半導体装置に係り、半導体素子が外部端子を有する基板に搭載された半導体装置に関する。
【０００２】
【従来の技術】
ＢＧＡパッケージはパッケージの多ピン化に適し、電源およびグランドがプレーン状であるためにインダクタンスが小さくノイズが小さいことから、広く用いられている。しかし、半導体装置の動作周波数の高速化に伴い、ＢＧＡパッケージを用いても電源、グランドに電気的なノイズが増加している。
【０００３】
電気的ノイズを低減する為の半導体装置としては、特開平7-153869号公報のように、グランドパターンに多数のスルーホールを設ける公知例がある。
【特許文献１】
特開平7-153869号公報
【０００４】
【発明が解決しようとする課題】
前記公知例の構造では、グランドに多数のスルーホールを設けることで、ノイズの原因となるグランドインダクタンスを低減するための構造を開示しているが、動作が高速になるとノイズの低減が十分ではないおそれがある。
【０００５】
信号スルーホールに対する電源・グランドスルーホールの本数の割合を増やせば、インダクタンスは低減できる。スルーホール配置構造において、信号スルーホールに対する電源・グランドスルーホールの本数の割合は全ピン数に大きく影響し、信号スルーホール1本当たりの電源・グランドスルーホールが多ければ、インダクタンスは大きく低減できるが半導体装置は高価となり、信号スルーホール1本当たりの電源・グランドスルーホールが少なければ、インダクタンスはあまり低減できないが半導体装置は安価となる。
【０００６】
このため、単にグランドスルーホールを多数設けるだけでは半導体装置の実装面積が大きくなり、高速動作できたとしてもパッケージが大型化複雑化してしまう。
【０００７】
そこで、本発明は、ノイズ増加を抑制して高速伝送可能でコンパクトな半導体装置を提供する。
【０００８】
【課題を解決するための手段】
前記課題を解決する本願発明は以下の形態を有することができる。
半導体素子と、
半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、
前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、
信号スルーホールと第一電源スルーホールと第二電源スルーホールとを含むスルーホールユニットを形成する領域と前記ユニットを非形成の領域とを有し、
前記スルーホールユニットは、
前記信号スルーホールである第一のスルーホールと、
前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、
前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み前記第一方向と異なる第二方向に配列された第四スルーホール列と、
前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには前記第一電源スルーホールと前記第二電源スルーホールが対角位置に配置されるよう形成されると共に、
前記隣接するスルーホール列の間に更に前記第二電源スルーホールを配置し、
前記スルーホールユニットを構成するスルーホールにはデータ信号或いはクロック信号が流れ、前記スルーホールユニットを非形成の領域を構成するスルーホールにはアドレス信号が流れるよう配置された領域を含むことを特徴とする半導体装置である。
【０００９】
具体的には、半導体素子と、前記半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成された、スルーホールユニットを有することを特徴とする半導体装置である。
【００１０】
具体構造としては、前記第一信号スルーホールに前記第一方向に隣接するスルーホールは信号スルーホールであり、前記第一信号スルーホールに前記第二方向に隣接するスルーホールは信号スルーホールであることを特徴とする半導体装置であることができる。
【００１１】
なお、第一の電位の電源スルーホールとは例えばいわゆる電源スルーホールで、第二の電池の電源スルーホールとはいわゆるグランドスルーホールであることができる。
【００１２】
（２）他の特徴としては、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、信号スルーホールと第一電源スルーホール及び第二電源スルーホールとを備えるスルーホールユニットを有し、
前記第一スルーホールユニットは、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成され、
第二スルーホールユニットは、第二のスルーホールと、前記第二のスルーホールを含み前記第一方向に配列された第七スルーホール列と、前記第七スルーホール列の両側に各々隣接して前記第一方向に配列された第八スルーホール列と第九スルーホール列と、前記第二スルーホールを含み前記第二方向に配列された第十スルーホール列と、前記第十スルーホール列の両側に各々隣接して前記第二方向に配列された第十一スルーホール列と第十二スルーホール列と、を備え、
前記第八スルーホール列、前記第九スルーホール列、前記第十一スルーホール列と前記第十二スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成され、
前記第一スルーホールユニットの一辺を構成するスルーホールと前記第二スルーホールユニットを構成するスルーホールとが共通するよう配置されることを特徴とする半導体装置である。
【００１３】
（３）或いは、スルーホールユニットを構成する領域と当該ユニットを非形成領域を有し、前記第一のスルーホールユニットを構成するスルーホールには前記スルーホールユニットを非形成の領域を構成するスルーホールに流れる信号より高速の信号が流れるスルーホールを含むことを特徴とする半導体装置である。
【００１４】
或いは、前記第一のスルーホールユニットを構成するスルーホールにはデータ信号或いはクロック信号が流れ、前記スルーホールユニットを非形成の領域を構成するスルーホールにはアドレスル信号が流れるよう配置された領域を含むことができる。
【００１５】
或いは、具体例としては、一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの左右または上下に隣接する位置に1ケづつ有し、他の一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの対角位置に２ケづつ有し、半導体装置の外部端子は、同種の信号であり且つ信号波形電圧が雑音電圧に比べ十分に高い信号を同時に伝送する伝送路群であるバス１を有し、同種の信号であり且つ雑音が多い信号を同時に伝送する伝送路群であるバス2を有し、バス1の信号伝送経路上のスルーホールは、前記第一信号スルーホールユニットおよび第二信号スルーホールユニット構成される形態であることができる。
【００１６】
他には、一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの左右または上下に隣接する位置に1ケづつ有し、他の一つの信号スルーホールユニットは、信号スルーホールの最近隣の格子状スルーホール群中に電源スルーホール及びグランドスルーホールを信号スルーホールの対角位置に２ケづつ有し、半導体装置の外部端子は、高速な信号伝送路である信号伝送路１を有し、低速な信号伝送路群である信号経路2を有し、信号経路1の信号伝送経路上のスルーホールは、前記第一信号スルーホールユニットおよび第二信号スルーホールユニット構成されるものであることができる。
【００１７】
（４）或いは、信号スルーホールの格子配置方向に隣接する位置に電源及びグランドスルーホールを配置する。
【００１８】
具体的には、半導体素子と,前記ベースとを有する半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第一スルーホールを挟んで前記第一方向に隣接して位置するスルーホールは前記第一電源スルーホールと前記第二電源スルーホールであり、前記第一スルーホールを挟んで前記第二方向に隣接して位置するスルーホールは信号スルーホールであり、前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールは信号スルーホールであるよう形成された、スルーホールユニットを有することを特徴等する半導体装置である。
【００１９】
（５）前記（１）〜（４）において、ベースの対角線及びベース主辺の対向する辺の中央部を結ぶ線で区切られた領域であって、最も外周側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列と最も中心側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列との間の領域に配置されるスルーホールのうち、７０％以上が前記スルーホールユニットを構成することを特徴とする半導体装置であることが好ましい。
【００２０】
（６）或いは、半導体素子と、前記ベースはを有する半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、前記ベースには、第一のスルーホールと、前記第一のスルーホールを含み第一方向に配列された信号スルーホールからなる第一スルーホール列と、前記第一スルーホール列の両側に各々隣接して前記第一方向に配列され、第一電源スルーホール及び第二電源スルーホールを共に含む第二スルーホール列と第三スルーホール列と、前記第一スルーホールを含み第一方向と直交する第二方向に配列された第四スルーホール列と、前記第四スルーホール列の両側に各々隣接して前記第二方向に配列され、第一電源スルーホール及び第二電源スルーホールを共に含む第五スルーホール列と第六スルーホール列と、を備え、
前記第二のスルーホール列、第三のスルーホール列、第五のスルーホール列及び第六のスルーホール列は、第一の信号スルーホールに対して第一電源スルーホールを介して第二の信号スルーホールが配置され、前記第二信号スルーホールに対して第二電源スルーホールを解して第三電源スルーホールが配置される領域を有し、
前記領域内では、前記第一のスルーホール列の一の信号スルーホールに対して前記第二のスルーホール列の一の第一電源スルーホールと前記第三のスルーホール列の一の第二電源スルーホールとが隣接して配置される領域を有し、
前記第四のスルーホール列の一の信号スルーホールに対して前記第五のスルーホール列の一の第一電源スルーホールと前記第六のスルーホール列の一の第二電源スルーホールとが隣接して配置される領域を有することを特徴とする半導体装置である。
【００２１】
（７）或いは、半導体素子と、前記ベースとを有する、半導体装置であって、前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
第一の信号スルーホールと、前記第一の信号スルーホールに最も隣接して取り囲む位置に配置されるスルーホール中の前記第一信号スルーホールの格子列に沿った方向の位置に第一電源スルーホール及び第二電源スルーホールを各々配置する第一信号スルーホールユニットと、
第二の信号スルーホールと、前記第一の信号スルーホールに最も隣接して取り囲む位置に配置されるスルーホール中の角部は第一電源スルーホールと第二電源スルーホールにより構成され、前記第一電源スルーホールと前記第二電源スルーホールは対角配置される第二信号スルーホールユニットと、を有し、
前記ベースにおける前記半導体素子の各辺と対応するベースの外周辺との間の領域に前記第一スルーホールユニットと前記第二スルーホールユニットを有することを特徴とする半導体装置である。
【００２２】
また、ベースには前述したスルーホールユニットを複数備えることができる。例えば、半導体素子の主辺に対向する領域の各々に前述したスルーホールユニットを備えることができる。
【００２３】
或いは、電源スルーホール及びグランドスルーホールを格子状スルーホール配列上で上下左右に交互に2ピッチ間隔で設ける。
【００２４】
このように、本発明の半導体装置により、ノイズを低く抑えて高速伝送可能なコンパクトな半導体装置を提供することができる。
【００２５】
または、信号の数と比較して最小限のスルーホール数で、大型ＢＧＡパッケージの高速な動作に伴う電気的なノイズを低減する為のスルーホール構造を有する半導体装置を得ることができる。
【００２６】
【発明の実施の形態】
本発明に係わる実施の形態に関し、図を参照して説明する。
【００２７】
本発明の一実施例の斜視図を図１に示す。本実施例は半導体素子1をベース5基板側の外部端子と電気的に接続するように配置している。例えば、図のように半導体素子1を搭載したベース5にはベース5の基板側の外部端子にはんだボール3が接続されており、半導体素子1と電気的に接続している。
【００２８】
なお、本実施例の半導体装置は外部端子にはんだ端子を備える形態について説明するが、この形態に限るわけではない。
【００２９】
断面Aを図2に示す。半導体素子１ははんだボール2を介して前記ベース5に電気的に接続される。ベース5は導体層50,51,52,53,54,55,56,87,58,59，ビア6，スルーホール4を介して外部端子に接続する。例えば、はんだボール3はこのＢＧＡ半導体装置をここでは示していない電子装置の基板に接続するために使用する。ベース5はコア層7（厚さ800μm）とコア層を挟んで配置される表層9,11(各厚さ200〜300μm)とを有する。表層9,11は導体を備えた複数の導体層を有し、この導体層50,51,52,53,54,55,56,57,58,59は層間に設けたビア6で接続し、導体層54,55間はコア層7中を通るスルーホール4g.4s,4vで電気的に接続する。表層9,11は、例えばガラス繊維を含む樹脂などの樹脂製のコア層の両面に一層ずつ印刷していくビルドアップ製法で形成し、スルーホール4は通常ドリル加工と導電部材である銅メッキにより形成する。スルーホールはドリルで穴あけ加工するため、スルーホールピッチは通常0.7〜1mm程度が限界となることがある。本実施例のBGA半導体装置ではスルーホールピッチの制約により、限られた数しかスルーホールが設けられない。このため、信号スルーホール、電源スルーホール、グランドスルーホールの個数割合と配置関係が重要になっている。半導体素子１の信号Sは通常半導体装置の外部端子と一対一の関係であり、信号BGAパッド56sと各々接続している。半導体素子１の電源Vは半導体装置の外部端子56vと接続している。半導体素子１のグランドGは半導体装置の外部端子56gと接続している。コア層7を挟んで対向する導体層54,55は同じ電位の導体層である。表層9,11が有する導体層は信号層、電源層、グランド層に大別でき、導体層50,54,55,56,58,59はグランド層、導体層51,53は配線層、導体層52,57は電源層である。
【００３０】
信号Ｓの接続経路は半導体素子１の端子から，はんだボール2，導体層50，ビア6，導体層51，ビア6，導体層52，ビア6，導体層53，ビア6，導体層54，格子状配列信号スルーホール4s，導体層55，ビア6，導体層56，ビア6，導体層57，ビア6，導体層58，ビア6，パッド用の導体層59を経て外部端子に至る。図3は導体層51（配線）の上面図の一部を示している。信号配線は図3の配線10sのように半導体素子の外部端子が集中するBGA半導体装置中心（図3上部方向）からBGA半導体装置外周部（図3下部）に広がっている。図3で外周部に向けて広がった配線10sの疎となった部分は、グランドプレーン10gのように、グランドのベタ層としている。
【００３１】
電源Ｖの接続経路は半導体素子１の電源端子，はんだボール2，導体層50，ビア6，導体層51，ビア6，ベタ状の導体層52，ビア6，導体層53，ビア6，導体層54，スルーホール4v，導体層55，ビア6，導体層56，ビア6，ベタ状の導体層57，ビア6，導体層58，ビア6，パッド用の導体層59の電源BGAパッド56vである。
【００３２】
グランドＧの接続経路は半導体素子１のグランド端子，はんだボール2，ベタ状の導体層50，ビア6，ベタ状の導体層51，ビア6，導体層52，ビア6，ベタ状の導体層53，ビア6，ベタ状の導体層54，スルーホール4g，ベタ状の導体層55，ビア6，ベタ状の導体層56，ビア6，導体層57，ビア6，ベタ状の導体層58，ビア6，パッド用の導体層59のグランドBGAパッド56gである。
【００３３】
半導体装置の動作概要を回路図4で説明する。ベース5内の信号配線10sは半導体素子1内のバッファ1a,1bに接続しており、バッファのグランド、電源はベース内の電源プレーン10v、グランドプレーン10gにそれぞれ接続している。信号配線が同時に複数駆動した時、駆動配線10aを通り信号電流がバッファ1aに流れ込む。このとき、過渡電流102がバッファを流れ、電源プレーン10v、グランドプレーン10gを帰還電流101が流れる。電源プレーン10v、グランドプレーン10gは、それぞれ電源インダクタンス103v、グランドインダクタンス103gを持つため、帰還電流が流れることで電位が上昇する。この電位上昇によって、非駆動バッファ1b二接続された信号配線1bに同時切り換えノイズ104が発生する。同時切り換えノイズ104は電圧上昇が大きければ大きく小さければ小さくなるため、電圧上昇の原因である電源インダクタンス103v、グランドインダクタンス103gを低減することで、同時切り換えノイズ104を低減できる。
【００３４】
信号電流と帰還電流の関係を図5で説明する。グランドプレーン10g上に信号配線10sがあるとき、信号配線10sに信号電流100が流れると、信号電流100と逆行する向きに帰還電流101が流れる。信号電流100は進行方向に対して垂直な方向に電磁場105を発生しており、同じく信号配線10s直下の帰還電流101が発生する電磁場105と互いに結合しあうため、信号配線10s直下ではグランドインダクタンスが低い状態となる。本来、帰還電流101は電源プレーン10g上を自由に流れることができるが、配線直下のグランドプレーン10gではグランドインダクタンスが低いため、帰還電流102はここに集中して流れる。
【００３５】
帰還電流と未結合電流の関係を図６で説明する。互いに対向するグランドプレーン54,55はグランドスルーホール４gで接続され、信号配線53sは信号スルーホール4sで接続されてグランドプレーン54,55を貫通している。このとき、信号配線53sに信号電流100が流れると、グランドプレーン54上を信号電流方向逆向きに帰還電流101aが流れる。帰還電流101aは結合電磁場105bによるインダクタンス低下のために信号配線53sの直下を流れるが、グランドスルーホール4sに向かう未結合電流101bの電磁場105aは結合しておらず、インダクタンスは高くなる。この未結合電流101bが多く流れるとグランドインダクタンスが増大するという事が新たに分かった。
【００３６】
未結合電流経路の重なりとグランドインダクタンス増大の関係を図7で説明する。未結合電流101は信号電流100に対応して流れるため、グランドスルーホール4gに対して信号スルーホール4sが多いと未結合電流101も多く流れる。信号スルーホール4s1つに対する未結合電流量は変化しないが、複数の未結合電流101が一つのグランドスルーホール4sに集中する時に、電流経路が重なることが多々ある。図7内の帰還電流101に添え字した数字はその点での電流の重なり数を示している。インダクタンス増加は信号スルーホール4sとグランドスルーホール4gの距離に比例するが、さらに電流の重なりによっては同じ距離で何倍ものインダクタンス増加となる事が新たに分かった。このため、グランドインダクタンスの低減には、信号スルーホール4sとグランドスルーホール4gの距離を近くすること、信号スルーホール4sに対してグランドスルーホール4gの個数割合を高くすることが重要となる。前記作用説明の例では信号配線に対向している導体層はグランドであるが，導体層が電源の場合も作用は同様である。
【００３７】
実施例１について詳述する。
【００３８】
図8に本実施例のコア層7のスルーホール配置を示す。コア層7のスルーホール4は格子状に配置されている。格子配置が連続する領域が複数構成されており、領域と領域との境界は不連続なスルーホール配置になっている。スルーホール格子は電源スルーホールの電位の違いによって電位の低い内部と高い外側に分けられる。内部のスルーホール格子領域を内部電源領域7in、内部電源領域7inの外側のスルーホール格子領域を外部信号領域7outとする。内部電源領域7inでは、電源スルーホール4vとグランドスルーホール4gを交互に隣接して配置している。外部信号領域7outには、スルーホール格子の格子間に外部端子と対応しないスルーホールが設けてあり、コア層上下の導体層54,55を接続している。
【００３９】
パッケージの対角を結ぶ直線とパッケージ辺と対向するパッケージ辺の中央部を結ぶ線（これが前記領域の境界に位置しない場合は最も近い境界により形成される線）で区切られた部分のうち信号スルーホールを含む台形の格子状スルーホール領域Bは、外部信号領域7outの1/8の領域であり、その他の外部信号領域7outの1/8領域とは対称関係にある。前記中央部を結ぶ線はパッケージ辺とパッケージ辺の垂直二等分線である場合もある。
【００４０】
図16は電源層である導体層 52のパターンを示した図である。電源層は電圧の異なる電源プレーンを有しており、電源層の内側に内部電源プレーン52in、内部電源プレーン52inの外側に外部電源プレーン 52outを有する。外部電源プレーン52outは8枚の台形状の電源プレーンC に分かれている。電源プレーンＣは間隔を介して配置されている。内部電源プレーン52inと外部電源プレーン 52outの各電源プレーンは電気的に独立しており、それぞれが電位の異なる電源を扱うことができる。本実施例では、内部電源プレーン52inは外部電源プレーン 52outに比べて低電位の電源を扱っている。なお、各プレーンにはコア層7のスルーホールに対応したスルーホール孔が空いており、信号スルーホール4sに対応する孔を信号スルーホール孔4S、グランドスルーホール4gに対応する孔をグランドスルーホール孔4Gとする。
【００４１】
前記領域Bは、導体層52の電源プレーンCと接続されているコア層7の電源スルーホールを含むコア層7の台形状のスルーホール領域として本実施例の形態を見ることもできる。
【００４２】
この領域Bのスルーホール配置は、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図11に示すパターン領域300を含むものとする。パターン領域 300は8行58のスルーホール格子で表現され、インダクタンスを低減するために信号スルーホールと電源・グランドスルーホールが最適なスルーホール本数割合で配置されており、ある信号スルーホール4ｓに対して、その周囲のスルーホール群に少なくとも1つの電源スルーホール4vとグランドスルーホール4gが信号スルーホール4ｓに隣接するように配置してある。パターン領域300の電源・グランドスルーホールと信号スルーホールの本数割合は、信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合である。
【００４３】
この割合にした理由は、図9に示すように、信号本数を1000本必要とする場合の全ピン数直線202と、信号スルーホール1本当たりの電源・グランドスルーホールの本数割合に対するインダクタンス比曲線200が、変曲点201において交差しており、この変曲点201での本数割合が最もインダクタンス低減の効率を良くするためである。全ピン数直線202は、1000本の信号スルーホールが必要とされる場合に、電源・グランドスルーホールも含めて全部で何ピン必要になるかということを示している。インダクタンス比曲線200は、電源・グランドスルーホールと信号スルーホールの本数割合が1対1の場合のインダクタンスを1として、各本数割合でのインダクタンス比を示している。なお、パターン領域中には格子間スルーホールを含む場合もある。
【００４４】
第1信号ユニットとは、ある信号スルーホール4sを中心とした隣接する9つのスルーホール列の中で、左右または上下に隣接する位置に電源スルーホール4v、グランドスルーホール4ｇを1ヶづつ有する構造とする。第2信号ユニットとは、ある信号スルーホール4sを中心とした隣接するスルーホール列の中で、斜めに隣接する位置に電源スルーホール4v、グランドスルーホール4ｇを2ヶづつ有する構造とする。上下左右に対称の組み合わせも同様である。第1信号ユニット、第2信号ユニットが領域の境界上にかかる場合には、第1信号ユニット、第2信号ユニットの配置構造において領域Bの境界によって縦1列または横1列を区切られた配置構造である境界信号ユニット300b,301b,302b,303bを第1信号ユニット、第2信号ユニットとして用いる。なお、図11のスルーホール配置は、領域B内の信号スルーホールの内、第1信号ユニットまたは第2信号ユニットの配置を持つ信号スルーホール個数が領域B全体の信号スルーホール個数の大多数を占めることが効果を向上させる点で好ましい。例えば、70％以上であることが好ましい。
少なくとも過半数であることが好ましい。
【００４５】
例えば、ベースの対角線及びベース主辺の対向する辺の中央部を結ぶ線で区切られた領域であって、最も外周側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列と最も中心側の信号スルーホールを含み前記外周に対応する辺に沿う方向に配列されたスルーホール列との間の領域に配置されるスルーホールのうち、７０％以上が前記スルーホールユニットを構成することが好ましい。
【００４６】
或いは、半導体素子の主辺に平行で最も前記半導体素子に近い信号スルーホールを含む線と、前記主辺に対向する前記ベースの主辺に平行で前記最も前記主辺に近い信号スルーホールを含む線と、前記半導体素子の主辺の両端から前記ベースの主辺の最短距離に位置する領域とを結ぶ線とによって囲まれた領域に位置するスルーホールのうち、７０％以上が前記スルーホールユニットを構成する。なお、スルーホールユニットは前記領域外の領域を含み、前記領域のスルーホールがそのユニットの一部を構成する状態になってもよい。
【００４７】
ＢＧＡ半導体装置は半導体素子と電子装置の基板とを接続して信号を伝達する機能を果たすため，なるべく多くの信号を高密度に収容できれば小型，低価格を実現できる。限られた大きさのBGA半導体装置で、より高密度に信号を実装するためには、外部端子における信号の割合を増やし、電源とグランドの割合を少なくする必要がある。しかし、信号の割合に対して電源とグランドの割合が少なすぎると電源やグランドのインダクタンスが増大し、ノイズが大きくなるという問題があった。高速信号伝送の障害となる同時切り換えノイズは、グランドプレーン、電源プレーンのインダクタンスに大きく影響され、インダクタンスを低減することで同時切り換えノイズを低減できる。
【００４８】
本実施例の半導体装置は、グランド・電源インダクタンス増大のメカニズムを解明しており、このメカニズムに即したインダクタンス増大を効果的に抑制できるスルーホール配置構造を備えている。本実施例のこのスルーホール配置構造をとることで、当該構造とした領域において導体層内を流れる未結合電流の経路の長短の差を均一化することができ、さらに未結合電流のスルーホールへの過剰集中を抑制することができる。このように、大きなインダクタンスを持つ未結合電流の電流経路を減少させることで、対象とする領域全体としてのグランドインダクタンス、電源インダクタンスを大きく低減することができる。このインダクタンス低減により同時切り換えノイズは低減させることができ、ノイズの少ない高速な信号伝送が可能である。
【００４９】
さらに本構成をとることにより、このような高速伝送可能な伝送経路を密に形成することができるので高密度なパッケージを構成することができる。半導体素子で必要とされる信号端子を満足するためにBGA半導体装置に必要な外部端子の総数は、信号端子、グランド端子、電源端子の総和であり、信号端子にはある割合でグランド端子、電源端子が必要である。本実施例では、伝送特性を劣化させずに信号端子に対するグランド端子、電源端子の割合を従来に比べて低くできる。
【００５０】
この結果、信号端子を増やしながらも外部端子の数の増加を抑制して、さらに電源やグランドのインダクタンスは小さくできる。以上のように、本発明は高密度実装ができ、低価格でよりノイズの小さなＢＧＡ半導体装置を提供できる効果がある。
【００５１】
以下に特徴を列挙する。
半導体素子を搭載するベースに形成される複数のスルーホールについて信号スルーホールの周囲のスルーホールのうち対角位置に電源或いはグランドに連らくするスルーホールを配置する半導体装置である。
ベースには、ある信号スルーホールである第一のスルーホールと、第一のスルーホールを含み第一方向（紙面の左右方向）に配列された第一スルーホール列と、第一スルーホール列の両側に各々隣接して第一方向に配列された第二スルーホール列と第三スルーホール列と、第一スルーホールを含み第一方向と異なる第二方向（例えば直交する方向）に沿って配列された第四スルーホール列と、第四スルーホール列の両側に各々隣接して第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
第二スルーホール列、第三スルーホール列、第五スルーホール列と第六スルーホール列との交点に位置するスルーホールには電源スルーホールとグランドスルーホールが対角位置に配置されるよう形成されたスルーホールユニットを有している。
【００５２】
また、信号スルーホールの格子配置方向に隣接する位置に電源及びグランドスルーホールを配置するスルーホールユニットを備える。
第一スルーホールを挟んで第一方向に隣接して位置するスルーホールは電源スルーホールとグランドスルーホールであり、第一スルーホールを挟んで第二方向に隣接して位置するスルーホールは信号スルーホールであり、第二スルーホール列、第三スルーホール列、第五スルーホール列と第六スルーホール列との交点に位置するスルーホールは信号スルーホールであるよう形成されたスルーホールユニットを有する。
【００５３】
また、更に格子間に追加スルーホールを設けることが好ましい、格子間スルーホール4iを設けた例を示す。当該スルーホールも内部に導電部材を有する。格子間スルーホールは前記格子を構成するスルーホール列の端部より内側に列端部が位置しているものであることができる。このように、前記隣接するスルーホール列の間に導電部材を備えた追加スルーホールを配置することができる。なお、前記追加する格子間スルーホールはグランドスルーホールが配置される。
【００５４】
これを設けることで導体層54,55間の未結合電流101が分散し、電流経路のインダクタンス低減を図れる。本実施例では格子間スルーホールが外部信号領域外側に多く、内側には少ない構造にすることが好ましい。これはベタ層上下の配線層の信号配線がベタ層内のスルーホール孔上を通過し、インピーダンスが変化するの避けることができるためである。図17に導体層51,52を重ねた場合の配線とスルーホール孔の位置関係を、図18に導体層52,53を重ねた場合の配線とスルーホール孔の位置関係を示す。図17では配線が密なため、どうしても格子間スルーホール孔上を通過してしまうが、図18では配線が疎なため、配線は格子間スルーホール孔上を避けて設計している。このように外部信号領域の内側では配線層内の信号配線密度が密なため、配線がスルーホール上を通過しないようにスルーホールを減らして配線スペースを確保する必要がある。しかし、格子状のスルーホールは外部端子と対応していて減らすことができないため、格子間スルーホールを減らすことで対処している。配線密度が疎になる外部信号領域外側では格子間スルーホールを可能な限り設けており、グランドインダクタンス、電源インダクタンスの低減を図っている。
【００５５】
コア層上下の導体層は同じ電位のベタ層となっており、電流をコア層の上下導体層でループさせることで、グランドインダクタンス、電源インダクタンスの低減を図っている。
【００５６】
外部信号領域のスルーホール列最外周2列は信号配線がほとんど無いため、信号スルーホールと電源スルーホールを交互に配置している。このようにスルーホールを増加することでインダクタンス増大の原因となる帰還電流の集中を解消し、グランドインダクタンス、電源インダクタンスの低減を図っている。
コア層上下の導体層54,55の最近隣の導体層53,56では、導体層54,55のスルーホール孔の真上または真下に当たる部分の導体層を円形にくり抜いている。これはスルーホールの端部とスルーホール端部に対向する導体層53,56が大きな容量を持つことを防ぐためである。この容量が大きく配線が寄生容量を持つとインピーダンス増加を招き、伝送特性を劣化させると考えられる。
【００５７】
実施例２について説明する。
【００５８】
基本的には実施例１と同じ形態を備えることができる。コア層のスルーホール配置が異なるBGA半導体装置での実施例2を図13に示す。コア層の領域Bは、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図13に示す高速信号領域400を含むものとする。この領域内の格子の信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合であり、これは実施例1のパターン領域300と同様の理由によるものである。なお、高速信号領域中には格子間スルーホールを含む場合もある。図12に示すように本実施例のBGA半導体装置が用いられる半導体装置であるCPU 400a、SRAM 400b、LSI 400c、メモリ 400d間で伝送される信号である信号伝送1 401a,401b,401c、信号伝送2 402a,402b,402cは、用途に応じて相対的に低速な信号伝送２（本実施例ではアドレス信号転送）と相対的に高速な信号伝送1に分類できる（本実施例ではデータ信号転送、クロック信号転送）。高速な信号伝送1で用いられる信号スルーホールはコア層においてまとまった領域を形成しており、この領域を高速信号領域400としている。また、図13は、高速な信号伝送1に用いられる信号スルーホールは第1信号ユニットまたは第2信号ユニットと同じスルーホール配置を持つ、とも言える。
【００５９】
なお、半導体素子がダブルレートで動作するなどの理由でクロックが低速でも問題ない場合は、低速な信号伝送2にアドレス信号転送、クロック信号転送、高速な信号伝送1にデータ信号転送としたBGA半導体装置も考えられる。クロックに精度が要求される場合にはクロック信号の低ノイズを図るために、低速な信号伝送2にアドレス信号転送、データ信号転送、高速な信号伝送1にクロック信号転送としたBGA半導体装置も考えられる。
【００６０】
実施例2では、実施例１と比べて必要とされる信号配線数が多く、外部信号領域の内側でグランド、電源を減らして信号配線を増加させる必要があった。このため実施例1とは違い、一部の信号スルーホールでは第1信号ユニットまたは第2信号ユニットの配置が困難である。しかし、本実施例で用いる半導体素子ではアドレス信号をデータ信号に比べて低速な伝送で処理しているため、本実施例2では相対的に高速な伝送を要求されるデータ信号を高速信号領域にまとめて割り当て、低速なアドレス信号はその他の領域に割り当てた。従来はデータ信号の伝送速度が全体の処理速度のネックとなっていた半導体装置において、本実施例によりネックとなっていたデータ信号伝送を高速化することが可能となり、半導体装置全体の処理速度を向上させる効果を得た。
【００６１】
実施例3について説明する。
【００６２】
実施例3は基本的には実施例1と同様の形態を有することができる。コア層のスルーホール配置の異なるBGA半導体装置での実施例3を図15に示す。コア層の領域Bは、図10に示す第1信号ユニット300a,300b,301a,301bと第２信号ユニット302a,302b,303a,303bを組み合わせて構成した図15に示す高速バス領域500を含む。この領域内の格子の信号スルーホール：電源スルーホール：グランドスルーホールは6：1：1の割合であり、これは実施例1のパターン領域300と同等の理由による。なお、高速バス領域中には格子間スルーホールを含む場合もある。図14に示すように、本実施例3のBGA半導体装置が用いられるLSI1 500a、LSI2 500b、LSI3 500c、LSI4 500dで1クロックに処理される論理的なデータのまとまりを複数の信号配線で伝送するバス501a,501b,501c、は、バスに応じて相対的に低速なバス（本実施例ではバス3）と相対的に高速なバス（バス1、バス2）に分けられる。本実施例3では、LSI2が伝送している複数のバス1,バス2,バス3の中で最も低速な伝送のバス3を低速なバスと考え、バス3に比べて相対的に高速なバスであるバス1,バス2を高速なバスと考える。なお、複数のバスが存在する場合は、最低速のバスを低速なバス、その他のバスを高速なバスとする考え方、最高速のバスを高速なバス、その他のバスを低速なバスとする考え方、最高速のバスを含む半数のバスを高速なバス、その他のバスを低速なバスとする考え方等が考えられる。高速なバスで用いる信号配線の信号スルーホールはコア層においてまとまった領域を形成しており、この領域を高速バス領域 500としている。また図15は、高速なバスに用いられる信号配線の信号スルーホールは第1信号ユニットまたは第2信号ユニットと同じスルーホール配置を持つ、とも言える。
【００６３】
実施例3では、半導体素子は複数のバスを高速に処理する必要があり、さらにバスによる伝送速度の差は大きい。このため実施例1とは違い、高速なバスで用いる信号配線の信号スルーホールでは第1信号ユニットまたは第2信号ユニットの配置を行い、低速なバスで用いる信号スルーホールでは上記ユニットの配置もせず、周囲の格子間スルーホールも無くした。こうすることで、全スルーホール数に対する信号スルーホールの割合を増加することができ、さらに格子間スルーホールを減らすことで工程上のコストダウンの効果も得られる。
【００６４】
なお、ここで述べたBGA半導体装置とは、ベース上面からスルーホールを通り下面にむけて電流の流れる半導体装置を指す。したがって、半導体装置に搭載される半導体素子は1つであるとは限らず、MCM（Multi Chip Module）等でも本発明を適用することが可能なのは自明である。
【００６５】
このように述べた本発明の実施例においては、信号スルーホールと電源スルーホール及びグランドスルーホールをインダクタンス低減に最適な本数割合、最適なパターンで配置した構造であるため、グランド・電源スルーホールの本数を増加することなくインダクタンスを低減して電気的ノイズを低減する効果があり、安価で低ノイズのＢＧＡ半導体装置を提供できる。
【００６６】
【発明の効果】
本発明の半導体装置により、ノイズを低く抑えて高速伝送可能なコンパクトな半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に関する斜視図
【図２】本発明の一実施例に関する断面図
【図３】本発明の一実施例に関する平面図
【図４】本発明の動作原理に関する平面図
【図５】電流経路を示す模式斜視図
【図６】電流経路を示す模式斜視図
【図７】電流経路を示す模式平面図
【図８】本発明の一実施例に関する平面図
【図９】本発明の特長に関するグラフ図
【図１０】本発明の特長に関する平面図
【図１１】本発明の一実施例に関する平面図
【図１２】本発明の一実施例に関する平面図
【図１３】本発明の一実施例に関する平面図
【図１４】本発明の一実施例に関する平面図
【図１５】本発明の一実施例に関する平面図
【図１６】本発明の一実施例に関する平面図
【図１７】本発明の一実施例に関する平面図
【図１８】本発明の一実施例に関する平面図
【符号の説明】
１…半導体素子、2、3…はんだボール、5…ベース、9,11…表層、
7…コア層、50〜59…導体層、6…ビア
10g…グランドプレーン、10v…電源プレーン
4ｓ…信号スルーホール,4g…グランドスルーホール,4v…電源スルーホール
56ｓ…信号BGAパッド、56ｖ…電源BGAパッド、56ｇ…グランドBGA
1a…駆動バッファ、1b…非駆動バッファ、10a…駆動配線、10b…非駆動配線
100…信号電流、101a…帰還電流，101b…未結合電流、102…過渡電流
103v…電源インダクタンス、103g…グランドインダクタンス、104…同時切り換えノイズ
105a…電磁場、105b…結合電磁場
66…信号領域，65…内部電源領域，Ｓ…信号、Ｖ…電源、Ｇ…グランド
7in…内部電源領域、7out…外部信号領域
200…インダクタンス比曲線、201…変曲点、202…全ピン数直線
300a,300b,301a,301b…第1信号ユニット
302a,302b,303a,303b…第2信号ユニット
400…高速信号領域、400a…CPU、400b…SRAM、400c…LSI、400d…メモリ401a,401b,401c…データ転送、402a,402b,402c…アドレス転送
500…高速バス領域、500a…LSI１、500b…LSI2、500c…LSI3、500d…LSI4
501a…バス1、501b…バス2、501c…バス3
52…導体層（電源層）、52in…内部電源プレーン、52out…外部電源プレーン4S…信号スルーホール孔、4G…グランドスルーホール孔
51s…信号配線、52h…格子間スルーホール孔、52g…グランドプレーン、53s…信号配線
Claims (1)
- 半導体素子と、
半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、
前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、
信号スルーホールと第一電源スルーホールと第二電源スルーホールとを含むスルーホールユニットを形成する領域と前記ユニットを非形成の領域とを有し、
前記スルーホールユニットは、
前記信号スルーホールである第一のスルーホールと、
前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、
前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み前記第一方向と異なる第二方向に配列された第四スルーホール列と、
前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには前記第一電源スルーホールと前記第二電源スルーホールが対角位置に配置されるよう形成されると共に、
前記隣接するスルーホール列の間に更に前記第二電源スルーホールを配置し、
前記スルーホールユニットを構成するスルーホールにはデータ信号或いはクロック信号が流れ、前記スルーホールユニットを非形成の領域を構成するスルーホールにはアドレス信号が流れるよう配置された領域を含むことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003183716A JP4046026B2 (ja) | 2003-06-27 | 2003-06-27 | 半導体装置 |
| US10/876,462 US7151319B2 (en) | 2003-06-27 | 2004-06-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003183716A JP4046026B2 (ja) | 2003-06-27 | 2003-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005019765A JP2005019765A (ja) | 2005-01-20 |
| JP4046026B2 true JP4046026B2 (ja) | 2008-02-13 |
Family
ID=34074291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003183716A Expired - Fee Related JP4046026B2 (ja) | 2003-06-27 | 2003-06-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7151319B2 (ja) |
| JP (1) | JP4046026B2 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7391122B1 (en) * | 2005-03-04 | 2008-06-24 | Altera Corporation | Techniques for flip chip package migration |
| JP2007041867A (ja) | 2005-08-03 | 2007-02-15 | Elpida Memory Inc | インダクタンス解析システムと方法並びにプログラム |
| US7602062B1 (en) * | 2005-08-10 | 2009-10-13 | Altera Corporation | Package substrate with dual material build-up layers |
| JP4731336B2 (ja) * | 2006-01-31 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US9504156B1 (en) * | 2006-04-07 | 2016-11-22 | Altera Corporation | Distribution of return paths for improved impedance control and reduced crosstalk |
| US7646082B2 (en) | 2007-05-22 | 2010-01-12 | International Business Machines Corporation | Multi-layer circuit substrate and method having improved transmission line integrity and increased routing density |
| US20090160475A1 (en) * | 2007-12-20 | 2009-06-25 | Anwar Ali | Test pin reduction using package center ball grid array |
| US7821796B2 (en) | 2008-01-17 | 2010-10-26 | International Business Machines Corporation | Reference plane voids with strip segment for improving transmission line integrity over vias |
| US8830690B2 (en) * | 2008-09-25 | 2014-09-09 | International Business Machines Corporation | Minimizing plating stub reflections in a chip package using capacitance |
| US8011950B2 (en) | 2009-02-18 | 2011-09-06 | Cinch Connectors, Inc. | Electrical connector |
| US8552563B2 (en) | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
| US8502390B2 (en) | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
| US8513817B2 (en) | 2011-07-12 | 2013-08-20 | Invensas Corporation | Memory module in a package |
| US8823165B2 (en) | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
| JP2013062296A (ja) * | 2011-09-12 | 2013-04-04 | Shinko Electric Ind Co Ltd | 配線基板、及び半導体パッケージ |
| US8436477B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
| US8659143B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
| KR20140069343A (ko) | 2011-10-03 | 2014-06-09 | 인벤사스 코포레이션 | 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화 |
| US8659141B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
| US8525327B2 (en) | 2011-10-03 | 2013-09-03 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
| JP5887415B2 (ja) | 2011-10-03 | 2016-03-16 | インヴェンサス・コーポレイション | 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化 |
| EP2769409A1 (en) | 2011-10-03 | 2014-08-27 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with orthogonal windows |
| JP5855913B2 (ja) * | 2011-11-14 | 2016-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2013258271A (ja) * | 2012-06-12 | 2013-12-26 | Ps4 Luxco S A R L | 半導体装置 |
| US8848391B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support component and microelectronic assembly |
| US8787034B2 (en) | 2012-08-27 | 2014-07-22 | Invensas Corporation | Co-support system and microelectronic assembly |
| US8848392B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support module and microelectronic assembly |
| US9368477B2 (en) | 2012-08-27 | 2016-06-14 | Invensas Corporation | Co-support circuit panel and microelectronic packages |
| US9171798B2 (en) * | 2013-01-25 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for transmission lines in packages |
| US9070423B2 (en) | 2013-06-11 | 2015-06-30 | Invensas Corporation | Single package dual channel memory with co-support |
| US9123555B2 (en) | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
| US10090235B2 (en) | 2013-11-14 | 2018-10-02 | Toshiba Memory Corporation | Semiconductor device and semiconductor package |
| US9281296B2 (en) | 2014-07-31 | 2016-03-08 | Invensas Corporation | Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design |
| US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
| US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
| US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
| CN111133569B (zh) * | 2017-09-29 | 2023-09-08 | 株式会社爱信 | 电路基板、电路基板的设计方法以及半导体装置 |
| US10784199B2 (en) * | 2019-02-20 | 2020-09-22 | Micron Technology, Inc. | Component inter-digitated VIAS and leads |
| US20230009901A1 (en) * | 2021-07-09 | 2023-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
| US20230317581A1 (en) * | 2022-03-31 | 2023-10-05 | Texas Instruments Incorporated | Flip chip package for semiconductor devices |
| CN117059606B (zh) * | 2023-10-11 | 2024-01-23 | 芯耀辉科技有限公司 | 一种半导体封装结构及其形成方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3287673B2 (ja) | 1993-11-30 | 2002-06-04 | 富士通株式会社 | 半導体装置 |
| US5487218A (en) * | 1994-11-21 | 1996-01-30 | International Business Machines Corporation | Method for making printed circuit boards with selectivity filled plated through holes |
| US5637920A (en) * | 1995-10-04 | 1997-06-10 | Lsi Logic Corporation | High contact density ball grid array package for flip-chips |
| JPH11121524A (ja) * | 1997-10-20 | 1999-04-30 | Sony Corp | 半導体装置 |
| US6052287A (en) * | 1997-12-09 | 2000-04-18 | Sandia Corporation | Silicon ball grid array chip carrier |
| US6075710A (en) * | 1998-02-11 | 2000-06-13 | Express Packaging Systems, Inc. | Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips |
| US6696763B2 (en) * | 2001-04-02 | 2004-02-24 | Via Technologies, Inc. | Solder ball allocation on a chip and method of the same |
| TWI286826B (en) * | 2001-12-28 | 2007-09-11 | Via Tech Inc | Semiconductor package substrate and process thereof |
| US20040061241A1 (en) * | 2002-09-30 | 2004-04-01 | Osburn Edward P. | Semiconductor device power interconnect striping |
| US7327554B2 (en) * | 2003-03-19 | 2008-02-05 | Ngk Spark Plug Co., Ltd. | Assembly of semiconductor device, interposer and substrate |
| US6936502B2 (en) * | 2003-05-14 | 2005-08-30 | Nortel Networks Limited | Package modification for channel-routed circuit boards |
-
2003
- 2003-06-27 JP JP2003183716A patent/JP4046026B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-28 US US10/876,462 patent/US7151319B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050017357A1 (en) | 2005-01-27 |
| JP2005019765A (ja) | 2005-01-20 |
| US7151319B2 (en) | 2006-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4046026B2 (ja) | 半導体装置 | |
| US6650014B2 (en) | Semiconductor device | |
| US20180012831A1 (en) | Semiconductor device | |
| US8680691B2 (en) | Semiconductor device having semiconductor member and mounting member | |
| CA2313611C (en) | Semiconductor device | |
| JP2002353365A (ja) | 半導体装置 | |
| KR20160091831A (ko) | 반도체 장치 | |
| US6815621B2 (en) | Chip scale package, printed circuit board, and method of designing a printed circuit board | |
| JP3825252B2 (ja) | フリップチップ型半導体装置 | |
| JP4539916B2 (ja) | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム | |
| KR100575041B1 (ko) | 신호라우팅 디바이스에서 층수를 줄이는 기술 | |
| US20090091019A1 (en) | Memory Packages Having Stair Step Interconnection Layers | |
| US6768206B2 (en) | Organic substrate for flip chip bonding | |
| JP2006313855A (ja) | 半導体回路 | |
| JPH0870090A (ja) | 半導体集積回路 | |
| US11158597B2 (en) | Electronic device including through conductors in sealing body | |
| US20050104184A1 (en) | Semiconductor chip package and method | |
| TW201929176A (zh) | 半導體裝置 | |
| JP2002280453A (ja) | 半導体集積回路 | |
| JP3507300B2 (ja) | Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板 | |
| JP4828270B2 (ja) | 半導体装置 | |
| JP2520225B2 (ja) | 半導体集積回路装置 | |
| JP2002170920A (ja) | フリップチップ装置 | |
| US20240047316A1 (en) | Jump-fusing and tailored pcb system for loop inductance reduction | |
| JPH09223758A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050527 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070528 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071112 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |