KR101458538B1 - 적층형 마이크로 전자 유닛, 및 이의 제조방법 - Google Patents

적층형 마이크로 전자 유닛, 및 이의 제조방법 Download PDF

Info

Publication number
KR101458538B1
KR101458538B1 KR1020107004470A KR20107004470A KR101458538B1 KR 101458538 B1 KR101458538 B1 KR 101458538B1 KR 1020107004470 A KR1020107004470 A KR 1020107004470A KR 20107004470 A KR20107004470 A KR 20107004470A KR 101458538 B1 KR101458538 B1 KR 101458538B1
Authority
KR
South Korea
Prior art keywords
microelectronic
subassembly
edge
stacked
front side
Prior art date
Application number
KR1020107004470A
Other languages
English (en)
Other versions
KR20100047880A (ko
Inventor
벨가셈 하바
자일스 험슨
데이비드 오브루트스키
로라 미르카리미
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Publication of KR20100047880A publication Critical patent/KR20100047880A/ko
Application granted granted Critical
Publication of KR101458538B1 publication Critical patent/KR101458538B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

앞면(117), 앞면에 노출된 콘택(22), 뒷면(118), 및 앞면과 뒷면 사이에서 연장하는 에지(18, 20)를 각가 구비하는 수직 방향으로 적층된 다수의 마이크로 전자 소자(12, 12A)를 포함할 수 있는 적층형 마이크로 전자 유닛을 제공한다. 콘택에 접속된 트레이스(24)는 마이크로 전자 소자의 에지 쪽으로 앞면을 따라 연장될 수 있으며, 하나 이상의 적층형 마이크로 전자 소자의 뒷면은 마이크로 전자 유닛의 상면(90)에 인접한다. 다수의 도체(66)는 트레이스(24)로부터 상면(90)까지 마이크로 전자 소자의 에지를 따라 연장될 수 있다. 도체는 유닛 콘택(76)에 전도가능하게 접속될 수 있는데, 유닛 콘택이 상면에 인접한 하나 이상의 마이크로 전자 소자(12A)의 뒷면(118)에 중첩되도록 접속된다.

Description

적층형 마이크로 전자 유닛, 및 이의 제조방법 {A STACKED MICROELECTRONIC UNIT, AND METHOD OF FABRICATION THEREOF}
본 발명은 마이크로 전자 소자(microelectronic element)를 적층한 마이크로 전자 패키지 또는 어셈블리와, 어레이 형태로 정렬된 다수의 마이크로 전자 소자를 동시에 처리하는 것에 의해 상기 마이크로 전자 패키지 또는 어셈블리를 제조하는 방법에 관한 것이다.
본 출원은 2007년 7월 27일에 출원된 미국 가출원 60/962,200호의 우선권을 주장하며, 상기 미국 가출원의 전체 내용을 본 명세서에서 참조에 의해 원용한다.
반도체 칩 등의 마이크로 전자 소자는, 소자의 전기 회로에 접속된 앞면(front surface) 상에 배치된 콘택(contact)을 구비하는 평평한 본체이다. 마이크로 전자 소자는, 통상적으로 기판(substrate)과 패키지화되어, 소자의 콘택에 전기적으로 접속된 단자를 구비하는 마이크로 전자 패키지 또는 어셈블리를 형성한다. 이 패키지 또는 어셈블리를 테스트 장비에 연결하여, 패키지화된 디바이스가 원하는 성능의 표준에 부합하는지 여부를 판정할 수 있다. 테스트를 마치면, 패키지는 더 큰 회로, 예를 들어 컴퓨터나 셀폰과 같은 전자 제품 내의 회로에 내장시킬 수 있다.
마이크로 전자 패키지 또는 어셈블리는, 또한 다이(die)가 웨이퍼 형태인 상태에서 제조되는 마이크로 전자 성분(microelectronic component)에 대한 패키지를 제공하는 웨이퍼 레벨 패키지(wafer level package)를 포함한다. 웨이퍼는 패키지 구조를 형성하기 위한 많은 추가의 공정 단계를 거친 후, 개별의 다이로 분할하기 위한 다이 공정을 거치게 된다. 웨이퍼 레벨 공정은 비용을 절감할 수 있다는 장점이 있을 수 있다. 또한, 패키지 풋프린트(footprint)를 다이 사이즈와 동일하게 하여, 다이가 최종적으로 장착될 인쇄회로기판(PCB) 상의 영역을 매우 효과적으로 이용할 수 있다. 이러한 특징에 의해, 상기 언급한 방식으로 패키지화된 다이를, 통상적으로 웨이퍼 레벨 칩 스케일 패키지(WLCSP: wafer-level chip scale packages)라고 한다.
공간을 절약하기 위해, 종래에는 패키지 또는 어셈블리 내에 다수의 마이크로 전자 칩 또는 소자를 적층하고 있다. 이에 의하면, 패키지는 서로 추가된 스택 내의 모든 칩의 전체 표면 면적보다 작은, 기판상의 표면 면적을 차지하게 된다. 본 기술분야에서의 개발 노력은 신뢰성이 있거나, 얇거나, 테스트 가능하거나, 제조 비용이 저렴하거나, 이들 중 몇몇 특징들을 갖는 웨이퍼 레벨 어셈블리를 생산하는 것에 집중하고 있다.
본 발명에 의하면, 적층형 마이크로 전자 어셈블리를 제조하는 방법을 제공한다. 본 방법은, 재구성 웨이퍼 또는 재구성 웨이퍼의 일부가 되는 다수의 서브 어셈블리를 제공하는 단계를 포함할 수 있다. 각각의 재구성 웨이퍼 또는 웨이퍼 부분은, 앞쪽 면(front side)과 앞쪽 면으로부터 이격된 뒤쪽 면(rear side)을 각각 구비하며, 앞쪽 면에 노출된 앞면(front face), 앞쪽 면에 노출된 콘택(contacts), 뒤쪽 면에 인접한 뒷면(rear face), 및 앞면과 뒷면 사이에 연장된 에지(edge)를 각각 가지며, 일정 간격으로 분리된 다수의 마이크로 전자 소자를 각각 구비할 수 있다. 각각의 재구성 웨이퍼는, 마이크로 전자 소자의 뒷면의 하부에 위치하며, 인접한 마이크로 전자 소자의 에지들 사이로 연장되는 충전 층(fill layer)을 더 포함할 수 있다.
서브 어셈블리의 앞쪽 면에, 콘택으로부터 마이크로 전자 소자의 에지를 넘어 연장되는 다수의 트레이스(trace)가 형성될 수 있다. 마이크로 전자 소자 중 제1 마이크로 전자 소자의 두께는, 내부의 마이크로 전자 소자의 두께를 감소시키기 위해, 예를 들어 뒤쪽 면부터 처리를 행함으로써 감소될 수 있다. 이후, 서브 어셈블리 중의 제2 서브 어셈블리가, 제1 서브 어셈블리에 결합되는데, 제2 서브 어셈블리의 앞쪽 면이 제1 서브 어셈블리의 뒤쪽 면에 마주보도록 하고, 제2 서브 어셈블리의 마이크로 전자 소자의 앞면이 제1 서브 어셈블리의 마이크로 전자 소자의 뒷면과 마주보도록 결합된다. 제2 서브 어셈블리의 뒤쪽 면으로부터 아래쪽으로 연장하는 하나 이상의 구멍(opening)에, 제1 및 제2 서브 어셈블리의 마이크로 전자 소자의 트레이스에 접속되는 리드(leads)를 형성할 수 있다.
본 발명의 이러한 특징에 의하면, 리드를 형성하기 전에, 하나 이상의 추가의 서브 어셈블리가, 제1 및 제2 서브 어셈블리와 결합될 수 있는데, 각각의 추가의 서브 어셈블리에서의 마이크로 전자 소자의 앞면이, 추가의 서브 어셈블리 하부의 각각의 서브 어셈블리 내의 마이크로 전자 소자의 뒷면을 향하도록 해서 결합된다.
본 발명의 다른 측면에 의하면, 적층형 마이크로 전자 어셈블리를 제조하기 위한 방법을 제공한다. 이러한 측면에 의하면, 다수의 서브 어셈블리가 제공되는데, 각각의 서브 어셈블리는, 재구성 웨이퍼 또는 재구성 웨이퍼의 일부가 된다. 이러한 각각의 재구성 웨이퍼 또는 웨이퍼 일부는 앞쪽 면과 앞쪽 면으로부터 이격된 뒤쪽 면을 각각 구비하며, 앞쪽 면에 노출된 앞면, 앞쪽 면에 노출된 콘택, 뒤쪽 면에 인접한 뒷면, 및 앞면과 뒷면 사이에 연장된 에지를 각각 가지며, 일정 간격으로 분리된 다수의 마이크로 전자 소자를 각각 구비한다. 이러한 재구성 웨이퍼는 콘택으로부터 마이크로 전자 소자의 에지를 넘어 연장하는 다수의 트레이스와, 마이크로 전자 소자의 뒷면에 중첩되고 인접한 마이크로 전자 소다의 에지들 사이에서 연장하는 충전 층을 더 포함할 수 있다.
서브 어셈블리 중의 제1 서브 어셈블리는, 내부의 마이크로 전자 소자의 두께를 감소시키기 위해, 뒤쪽 면에 처리를 수행함으로써 두께를 감소시킬 수 있다. 서브 어셈블리 중의 제2 서브 어셈블리는 제1 서브 어셈블리에 결합될 수 있는데, 제2 서브 어셈블리의 마이크로 전자 소자의 앞쪽 면이 제1 서브 어셈블리의 마이크로 전자 소자의 위에 배치되어 서로 마주보도록 결합된다.
제2 서브 어셈블리의 뒤쪽 면으로부터 아래쪽으로 연장하는 하나 이상의 구멍에, 제1 및 제2 서브 어셈블리의 마이크로 전자 소자의 트레이스에 전도가능하게 접속되는 리드를 형성할 수 있다.
본 발명의 다른 관점에 의하면, 적층형 마이크로 전자 유닛을 제조하기 위한 방법이 제공된다. 이러한 방법에 의하면, 다수의 마이크로 전자 소자가 적층되고 서로 결합될 수 있다. 이러한 마이크로 전자 소자의 각각은, 앞면, 앞면으로부터 이격된 뒷면, 앞면에 노출된 콘택, 앞면과 뒷면 사이로 연장되는 에지, 및 콘택에 접속된 트레이스를 포함한다. 트레이스는 에지를 향해, 앞면을 따라 연장된다. 마이크로 전자 소자는 적어도 몇몇의 앞면이 다른 마이크로 전자 소자의 뒷면에 중첩되고 서로 마주보도록 적층될 수 있다. 트레이스로부터 적층형 마이크로 전자 유닛 내의 적어도 몇몇의 마이크로 전자 소자의 마이크로 전자 소자의 뒷면에 중첩하고 인접하는 유닛 콘택까지 마이크로 전자 소자의 에지를 따라 연장하는 다수의 도체(conductor)를 형성할 수 있다.
본 발명의 하나의 관점에 의하면, 유닛 콘택은 적층형 마이크로 전자 유닛 내의 가장 상단의 마이크로 전자 소자의 마이크로 전자 소자의 뒷면에 중첩된다.
본 발명의 하나의 관점에 따라 적층형 마이크로 전자 유닛이 제공될 수 있다. 적층형 유닛은, 상면, 상면에 노출된 유닛 콘택, 및 상면으로부터 이격된 바닥면을 갖는다. 이러한 본 발명의 관점에 의하면, 적층형 유닛은, 앞면, 앞면에 노출된 콘택, 뒷면, 및 앞면과 뒷면 사이로 연장된 에지를 각각 구비하는 수직 방향으로 적층된 다수의 마이크로 전자 소자를 포함할 수 있다. 콘택과 연결된 트레이스는 마이크로 전자 소자의 에지 쪽으로 앞면을 따라 연장될 수 있다. 하나 이상의 적층형 마이크로 전자 소자의 뒷면은 마이크로 전자 유닛의 상면에 접한다. 트레이스로부터 상면까지 마이크로 전자 소자의 에지를 따라 다수의 도체가 연장될 수 있다. 도체는 유닛 콘택과 전도가능하게 접속될 수 있는데, 유닛 콘택이 적층형 마이크로 전자 유닛의 상면에 인접한 하나 이상의 마이크로 전자 소자의 뒷면에 중첩되도록 접속된다.
본 발명의 하나 이상의 관점에 의하면, 몇몇 유닛 콘택은 적층형 마이크로 전자 유닛의 바닥면에 노출될 수 있다. 하나 이상의 유닛 콘택은 하나 이상의 마이크로 전자 소자의 앞면 상의 콘택에 접속될 수 있는데, 앞면이 바닥면에 인접하도록 접속된다.
본 발명의 관점에 의하면, 수직 방향으로 적층된 제1 및 제2 마이크로 전자 소자를 포함할 수 있는 적층형 마이크로 전자 유닛을 제공한다. 각각의 적층형 마이크로 전자 소자는, 수평 방향을 형성하는 앞면, 앞면으로부터 먼 쪽으로 연장된 하나 이상의 에지, 앞면에 노출된 콘택, 및 콘택으로부터 에지 쪽으로 연장된 트레이스를 구비할 수 있다. 제2 마이크로 전자 소자의 앞면이 제1 마이크로 전자 소자의 앞면에 적어도 부분적으로 중첩되고, 제2 마이크로 전자 소자가 제1 마이크로 전자 소자의 인접하는 에지로부터 수평 방향으로 배치된 하나 이상의 에지를 구비한다. 유전체 층이 마이크로 전자 소자의 수평 방향으로 배치된 에지에 중첩하고, 적층형 마이크로 전자 유닛의 에지를 형성할 수 있다. 리드는 마이크로 전자 소자의 앞면에 있는 트레이스에 접속되고, 마이크로 전자 소자의 에지를 따라 유닛 콘택까지 연장될 수 있다.
본 발명의 또 다른 관점에 의하면, 적층형 마이크로 전자 유닛을 제공할 수 있는데, 수평 방향으로 배치된 에지는 제1 방향으로 연장하는 제1 에지이며, 마이크로 전자 소자의 에지는 제1 방향에 대해 횡단하는 방향인 제2 방향으로 연장하는 제2 에지를 포함할 수 있다. 제1 및 제2 마이크로 전자 소자는 각각 다른 쪽 마이크로 전자 소자의 인접하는 제2 에지로부터 수평 방향으로 배치된 하나 이상의 제2 에지를 포함할 수 있다. 유전체 층은 마이크로 전자 소자의 제2 에지에 중첩되고, 제2 리드는 유전체 층에 중첩될 수 있고, 마이크로 전자 유닛의 제2 에지를 따라 유닛 콘택까지 연장될 수 있다.
본 발명의 하나의 관점에 의하면, 적층형 마이크로 전자 유닛이 제공된다. 이러한 마이크로 전자 유닛에는, 수직 방향으로 적층된 제1 및 제2 마이크로 전자 소자가 제공될 수 있는데, 제1 레벨에서의 제1 마이크로 전자 소자의 하나 이상의 제1 에지가, 제1 레벨에 중첩하는 제2 레벨에서의 제2 마이크로 전자 소자의 대응하는 제1 에지를 넘어 연장될 수 있다. 유전체 층은 제1 및 제2 마이크로 전자 소자의 제1 에지에 중첩될 수 있고, 유전체 층은 적층형 유닛의 제1 에지를 형성한다.
본 발명의 다른 관점에 의하면, 도전성 비아가 전체 층을 통해 연장될 수 있고, 마이크로 전자 소자의 앞면에 있는 트레이스에 접속된다.
본 발명의 다른 관점에 의하면, 적층형 마이크로 전자 유닛이 제공되는데, 적층형 마이크로 전자 유닛 내의 제1 및 제2 마이크로 전자 소자는, 제1 마이크로 전자 소자의 앞면이 제2 마이크로 전자 소자의 뒷면 또는 앞면 중 하나 이상에 중첩된다. 제1 및 제2 마이크로 전자 소자의 앞면들의 길이 또는 폭 중의 하나 이상은 서로 상이할 수 있다. 유전체 층은 제1 및 제2 마이크로 전자 소자의 제1 에지에 중첩될 수 있다. 리드는 마이크로 전자 소자의 앞면에 있는 트레이스에 접속될 수 있다. 리드는 유전체 층에 중첩될 수 있고, 적층형 유닛의 제1 에지를 따라 연장될 수 있다.
도 1a는 본 발명의 실시예에 의한 적층형 마이크로 전자 유닛을 제조하는 방법의 과정에 따라, 외주 에지에 부착된 다수의 마이크로 전자 소자를 포함하는 웨이퍼 또는 웨이퍼의 일부를 나타내는 평면도이다.
도 1b는 도 1a의 라인 1B-1B에 따라 절취한 웨이퍼 또는 웨이퍼의 일부를 나타내는 단면도이다.
도 2a, 2b, 3, 4, 5, 6, 7, 및 8a는 본 발명의 실시예에 의한 적층형 마이크로 전자 유닛을 제조하는 방법의 단계를 나타내는 단면도이다.
도 8b는 도 8a의 단면도에 대응하는 제조 단계에 따른 적층형 어셈블리의 부분 평면도이다.
도 9 및 도 10a는 본 발명의 실시예에 따른 적층형 마이크로 전자 유닛을 제조하는 방법에서, 도 8a 및 도 8b에 나타낸 단계에 후속하는 단계를 나타내는 단면도이다.
도 10b는 도 10a에 나타낸 실시예의 변형예에 따른 적층형 마이크로 전자 유닛을 나타내는 단면도이다.
도 10c는 본 발명의 실시예에 따른 방법의 단계에서의 적층형 어셈블리의 단면도이다.
도 10d는 라인 10C-10C에 따라 절취한 도 10c의 단면도에 대응하는 부분 평면도이다.
도 11은 본 발명의 실시예에 따른 적층형 마이크로 전자 유닛과 다른 유닛과의 외부 접속을 나타내는 단면도이다.
도 12는 도 2a 내지 도 10a에 나타낸 본 발명의 실시예의 변형예에 따른 방법의 단계에서의 적층형 어셈블리의 부분 평면도이다.
도 13은 본 발명의 실시예에 따른 적층형 마이크로 전자 유닛을 제조하는 방법 중의 일련의 연속하는 단계 (a)~(d)를 나타내는 단면도이다.
도 14는 본 발명의 실시예에 따른 적층형 마이크로 전자 유닛을 제조하는 방법에서 도 13의 단계 (d)에 후속하는 단계의 적층형 어셈블리를 나타내는 단면도이다.
도 15는 본 발명의 실시예에 따른 적층형 마이크로 전자 유닛을 제조하는 방법에서 도 14에 도시한 단계에 후속하는 단계의 적층형 어셈블리를 나타내는 단면도이다.
도 16은 도 13 내지 도 15에 도시한 본 발명의 실시예의 변형예에 따른 적층형 어셈블리 내에 포함된 마이크로 전자 소자를 나타내는 단면도이다.
도 17은 본 발명의 하나 이상의 실시예에 따른 적층형 마이크로 전자 유닛으로 제조하기 위한 재구성된 웨이퍼를 나타내는 부분 평면도이다.
도 1a~c는 반도체 웨이퍼 상에 제공될 수 있는, 마이크로 전자 소자의 어레이 또는 그 일부를 나타낸다. 도 1a는 웨이퍼(10) 또는 웨이퍼의 일부를 나타내는 상면도이고, 다수의 마이크로 전자 소자(12, 12', 12")를 포함하는데, 이들 마이크로 전자 소자는 각각 사각형인 것으로 도시되어 있다. 도 1a에 나타낸 바와 같이, 마이크로 전자 소자는 나란하게 서로 인접해서 위치한다. 웨이퍼는 원형으로 할 수도 있다. 이후의 설명에서는, 편의를 위해, 웨이퍼(10) 또는 웨이퍼의 일부를 간단히 "웨이퍼"라고 한다. 웨이퍼(10)는 X축과 Y축을 따라 정렬된 마이크로 전자 소자(12)의 다수의 열을 포함할 수 있다. 웨이퍼(10)는 임의 개수의 마이크로 전자 소자를 포함할 수 있는데, 2개 정도의 작은 개수를 포함해도 되고 그 이상의 개수를 포함해도 된다. 마이크로 전자 소자는 반도체 제조 기술을 사용하여 서로 통합되어 형성된다. 웨이퍼의 마이크로 전자 소자는 통상적으로 동일한 타입으로 이루어진다. 마이크로 전자 소자는 다른 가능한 타입들 중에서 메모리 기능, 로직 또는 프로세서 기능, 또는 로직과 프로세서가 조합된 기능을 가질 수 있다. 한 예로서, 마이크로 전자 소자는 각각 플래시 메모리를 구비한다. 예를 들어, 각각의 마이크로 전자 소자는 전용의 플래시 메모리 칩이 될 수 있다.
도 1a의 웨이퍼(10)는 상단 에지(15), 우측 에지(13), 좌측 에지(11), 및 하단 에지(17)를 포함한다. 도 1c는 라인 1B(도 1a)를 따라 절취한 웨이퍼(10)의 측면을 나타낸 입면도로서, 웨이퍼(10)의 좌측 에지(11)와 우측 에지(13)를 나타내고 있다. 도 1c는 또한 웨이퍼(10)의 각각의 마이크로 전자 소자가 앞면(14)과 이에 대향하는 뒷면(16)을 포함하는 것으로 도시하고 있다. 도 1c에서는, 웨이퍼(10)의 앞면(14)이 도면에서 아래쪽을 향해 뒤집어져 있다.
도 1a에서, 3개의 마이크로 전자 소자(12, 12", 12')가 웨이퍼(10)의 중간 열에 표시되어 있다. 도 1a의 마이크로 전자 소자(12)를 보면, 각각의 마이크로 전자 소자는, 제1 에지(18), 제2 에지(20), 제3 에지(19), 및 제4 에지(21)를 포함한다. 마이크로 전자 소자(12)가 웨이퍼(10)의 어레이의 일부를 이루고 있으면, 어느 하나의 마이크로 전자 소자(12)의 제1 에지(18)는 인접한 다른 마이크로 전자 소자(12)의 제2 에지(20)에 접한다(붙어 있다). 마찬가지로, 어느 하나의 마이크로 전자 소자(12)의 제3 에지(도 1a)는 인접한 다른 마이크로 전자 소자의 제4 에지(21)에 접한다. 따라서, 웨이퍼(10)의 중간 열에 위치한 마이크로 전자 소자(12")는, 도 1a에 나타낸 바와 같이, 인접한 마이크로 전자 소자에 의해 모두 4개의 에지에서 경계를 이룬다. 마이크로 전자 소자(12)가 웨이퍼(10)로부터 전체적으로 분리(예컨대, 독립)되어 있으면, 제1 에지(18), 제2 에지(20), 제3 에지(19), 및 제4 에지(21)가 마이크로 전자 소자(12)의 앞면(14, 도 1c)으로부터 뒷면(16, 도 1c)으로 연장된다.
웨이퍼(10)의, 인접한 마이크로 전자 소자가 서로 접하는 부분은, 웨이퍼가 개별 마이크로 전자 소자에 손상을 주지 않으면서 절단될 수 있도록 하기 위한 절취선 또는 스트립(23, 25)을 형성한다. 예를 들어, 도 1b에 나타낸 바와 같이, 마이크로 전자 소자(12')의 제2 에지(20')는 마이크로 전자 소자(12")의 제1 에지(18')에 접하고, 절취선(23)을 이룬다. 마찬가지로, 웨이퍼(10) 전체를 통해, 마이크로 전자 소자(12)가 서로 접하는 위치에 절취선(23, 도 1a 및 도 1c 참조)이 위치한다.
도 1b의 마이크로 전자 소자(12")를 보면, 각각의 마이크로 전자 소자는, 마이크로 전자 소자(12)의 각각의 앞면(14)에 노출된 다수의 콘택(22")을 포함한다. 콘택(22)은, 예를 들어 웨이퍼 제조 설비에서 처음에 형성한 마이크로 전자 소자의 접착 패드(bond pads) 또는 랜드(lands)가 될 수 있다. 절단하지 않은 웨이퍼(10)의 각각의 마이크로 전자 소자는, 액티브한 반도체 디바이스(active semiconductor devices)와 또한 통상적으로 패시브한 디바이스가 배치되는 디바이스 영역[점선(27) 내의 영역]을 포함한다. 각각의 마이크로 전자 소자는. 액티브한 반도체 디바이스 또는 패시브한 반도체 디바이스가 배치되지 않은 디바이스 영역(26)의 에지를 넘어 배치된 비-디바이스(non-device) 영역을 포함한다. 디바이스 영역(26)의 경계 영역은 도 1c에 실선으로 나타내고 있다.
적층형 어셈블리를 제조하는 실시예에서, 다수의 적층형 마이크로 전자 소자를 포함하는 어셈블리는 다수의 마이크로 전자 소자를 동시에 집단으로 처리함으로써 제조된다. 또한, 이러한 마이크로 전자 소자를 포함하는 최초의 웨이퍼를 처리하는 것과 유사하게, 어레이 형태로 배치된 마이크로 전자 소자에 대해 동시에 처리를 수행할 수 있다. 도 2a~10a는 제1 제조 실시예에 따른 적층형 마이크로 전자 소자의 패키지 또는 어셈블리를 형성하는 방법의 과정들을 나타낸다. 이 실시예에서, 최초의 웨이퍼(10)는 개별의 마이크로 전자 소자로 분할된 후, 이러한 개별의 마이크로 전자 소자들 중에서 선택된 것들을 추가의 처리를 위한 캐리어 층에 어레이의 형태로 부착한다. 본 실시예에서, 선택된 마이크로 전자 소자의 어레이를 "재구성 웨이퍼"(reconstituted wafer)라고도 하며, 이것을 웨이퍼 레벨 처리 기술에 따른 처리에 사용할 수 있다.
도 2는 최초의 웨이퍼(10)가, 절취선(23, 25; 도 1a 참조)을 따라 웨이퍼(10)를 톱질(sawing)이나 스크라이빙(scribing)하는 것 등에 의해 절취함으로써, 개별의 마이크로 전자 소자(12)로 분할하는 제조 단계를 나타낸다.
도 2a는 웨이퍼(10)가, 절취선(23, 25; 도 1a 참조)을 따라 웨이퍼(10)를 톱질이나 스크라이빙하는 것 등에 의해 절취함으로써, 개별의 마이크로 전자 소자(12)로 분할하는 제조 단계를 나타낸다. 이 단계에 의해 얻어진 개별의 마이크로 전자 소자(도 2b)로부터, 마이크로 전자 소자 중 선택된 마이크로 전자 소자(12), 즉 우량 다이(KGD: known good die)가, 접착 캐리어(160; 도 3) 또는 접착 계면(도시 안 됨)을 갖는 캐리어에 앞면이 부착된다. 도 2b는 우량 다이(12a)와 불량 다이(rejected die: 12b)를 판정하는 것을 나타내며, 불량 다이는 추가의 처리를 행하지 않도록 제거된다.
도 3의 단면에 도시된 바와 같은 제1 재구성 웨이퍼(110)를 구성하는 한 층의 마이크로 전자 소자를 형성하기 위해 캐리어(160) 상의 적절한 위치에 각각의 마이크로 전자 소자(12)를 위치시키기 위하여, 예컨대 픽앤플레이스(pick-and-place) 툴이 사용될 수 있다. 재구성 웨이퍼(110)는 도 2의 절취(절단) 단계에 의해 이루어진 마이크로 전자 소자(12)로부터 선택된 개별의 마이크로 전자 소자(12)를 포함한다는 것을 알 수 있다. 개별의 마이크로 전자 소자(12)를 우량 다이라고 할 수 있으며, 접착제(162)를 사용하여 캐리어(160)에 부착될 수 있는데, 각 다이의 앞면과 콘택(22)이 캐리어(160)를 향하도록 해서 부착된다. 재구성 웨이퍼 구조(90)를 형성하기 위해, 각각의 마이크로 전자 소자(12)를 캐리어(160) 상의 적절한 위치에 위치시키는 데에 픽앤플레이스 툴이 사용될 수 있다.
최초의 웨이퍼(10)를 처리하는 것에 비해 재구성 웨이퍼를 처리하는 장점은, 각각의 재구성 웨이퍼를 이루는 마이크로 전자 소자가 개별적으로 선택될 수 있다는 점이다. 최초의 웨이퍼 중의 몇몇 마이크로 전자 소자가 알려진 또는 의심되는 쓸모없는 또는 불량한 품질을 갖는다면, 이것들은 재구성 웨이퍼로 처리할 필요가 없다. 그 대신에, 이러한 마이크로 전자 소자는 재구성 웨이퍼로부터 제거하여, 재구성 웨이퍼가 양호한 품질의 마이크로 전자 소자를 포함하도록 할 수 있다. 재구성 웨이퍼에 속할 마이크로 전자 소자를 선택하는 것은, 가시적, 기계적 또는 전기적 검사 결과 또는 최초 웨이퍼(10) 내의 마이크로 전자 소자의 위치에 기초한 다양한 품질 기준이나 예측 품질에 기초할 수 있다. 다른 실시예에서, 마이크로 전자 소자는 재구성 웨이퍼 상의 위치에 배치하기 전에 전기 검사를 거칠 수 있다. 마이크로 전자 소자가 가시적, 기계적 또는 전기적 기준 등에 기초하여 선택되는지 여부에 따라, 재구성 웨이퍼에 포함시키기 위해 선택된 마이크로 전자 소자를 "우량"(known good) 마이크로 전자 소자 또는 "우량 다이"(known good die)라고 부를 수 있다.
마이크로 전자 소자(12)를 캐리어(160)에 부착한 후에, 인접한 마이크로 전자 소자들 사이의 재구성 웨이퍼(110)의 스페이스(114)을 채우는 충전 층(fill layer: 116)(도 4 참조)을 형성한다. 이 충전 층은 마이크로 전자 소자(112)의 뒷면(118)을 커버할 수 있다. 충전 층은 마이크로 전자 소자와 이하에 설명하는 바와 같이 마이크로 전자 소자에 접속될 수 있는 도체(conductors) 사이의 절연을 제공하기 위한 유전 재료를 포함하여 이루어질 수 있다. 예를 들어, 충전 층은 이산화규소, 질화규소 또는 SiCOH 등과 같은 실리콘을 포함하는 유전체 혼합물을 포함하는 산화물, 질화물 등과 같은 하나 이상의 무기 유전 재료를 포함하여 이루어지거나, 에폭시, 폴리이미드, 열가소성 수지, 열경화성 수지 등과 같은 다양한 폴리머인 유기 유전체를 포함하여 이루어질 수 있다. 충전 층은 뒷면 위에 적층되는 오버몰드(overmold)와 오버몰드 패키지 칩의 에지를 형성하기 위해 일반적으로 사용되는 것과 같은 캡슐화 재료가 될 수 있다
다음으로, 캐리어(160)가, 마이크로 전자 소자의 앞면(117)과 마이크로 전자 소자(12', 12")의 콘택[콘택(22', 22") 등을 포함]을 노출시키기 위해 제거될 수 있다. 이후, 콘택(22)으로부터 마이크로 전자 소자의 적어도 몇몇 에지(18, 20', 18", 20"; 도 5 참조)를 넘어, 그리고 선택적으로 개별 마이크로 전자 소자(12)의 에지(19, 21; 도 1a 참조)를 넘어 바깥쪽으로 연장되는 트레이스(24)가 형성된다. 인접한 마이크로 전자 소자(12', 12")의 트레이스(24', 24")는, 인접한 마이크로 전자 소자의 에지(20', 18") 사이의 위치에서 만나게 될 것이다. 트레이스(24', 24"; 도 5 참조)는 실제로 콘택(22')과 콘택(22") 사이에서 연장된 단일의 트레이스를 형성한다. 그러나 이들 드레이스를 서로 접촉시킬 필요는 없다.
이에 따라 형성되는 재구성 웨이퍼(130; 도 5 참조)는 뒷면(118)과 스페이스(114)를 덮는 다른 충전 층(116)이나 오버몰드를 갖는 마이크로 전자 소자(12', 12")를 구비하는 재구성 웨이퍼(110)를 포함한다. 트레이스(24, 24', 24", 24"')는 마이크로 전자 소자의 앞면(117)을 따라 콘택(22)[콘택(22', 22") 등을 포함]으로부터 연장된다. 마이크로 전자 소자(12)의 앞면(117)은 재구성 웨이퍼의 앞쪽 면(132)에 인접한다. 마이크로 전자 소자의 뒷면(118)은 재구성 웨이퍼(130)의 뒤쪽 면(134)에 인접하며 앞쪽 면(312)으로부터 이격되어 배치된다.
적층형 마이크로 전자 유닛을 형성하기 위해 이하에 설명하는 것과 같은 추가의 공정을 수행하기 전에, 다수의 재구성 웨이퍼(130)가 앞서 설명한 공정에 따라 준비될 수 있다. 이러한 추가의 공정에서, 각각의 재구성 웨이퍼(130)를 "서브 어셈블리"라고 부를 수 있는데, 왜냐하면 이하에 설명하는 바와 같이, 이러한 서브 어셈블리가 개별적으로 제조될 수 있으며, 적층형 마이크로 전자 유닛을 형성하도록 조립 및 처리될 수 있기 때문이다. 도 6은 제1 서브 어셈블리(130)의 앞쪽 면(132)이 패키지 층(140), 예컨대 유기 또는 무기 재료나 이들을 조합한 재료를 포함하는 바닥의 유전체 기판과 결합되는 제조 단계를 나타낸다. 서브 어셈블리(130)와 패키지 층(140)을 결합시키기 위해 접착 층(162)이 사용될 수 있다.
이어서, 제1 서브 어셈블리(130; 도 7 참조)와 그 내부의 마이크로 전자 소자(12)의 두께는, 그 내부의 각각의 마이크로 전자 소자(12)의 두께를 감소시키기 위해 이러한 서브 어셈블리를 그 뒤쪽 면(134)에서 그라인딩(grinding), 래핑(lapping), 연마(polishing)함으로써 감소될 수 있다. 제1 서브 어셈블리와 유사한 제2 서브 어셈블리(130A)가 접착 층(162A)을 사용하여 제1 서브 어셈블리에 접착될 수 있는데, 도 7에 나타낸 바와 같이, 제2 서브 어셈블리의 앞쪽 면(132)이 제1 서브 어셈블리의 뒤쪽 면(134)과 마주 보도록 해서 접착한다. 제2 서브 어셈블리의 마이크로 전자 소자(12A)는 제1 서브 어셈블리의 대응하는 마이크로 전자 소자(12)와 정렬되면서 적층되는데, 제2 서브 어셈블리의 마이크로 전자 소자(12A)의 적어도 일부가 제1 서브 어셈블리의 마이크로 전자 소자(12)의 뒷면(118)에 직접 적층된다. 도 8a-8b에 나타낸 실시예에서, 제2 서브 어셈블리(130A)의 마이크로 전자 소자(12A)의 에지(18)는, 제1 서브 어셈블리(130)의 마이크로 전자 소자(12)의 대응하는 에지(18)와 수직 방향(60)[마이크로 전자 소자(12)의 앞면(117)을 횡단하는 방향]으로 정렬된다. 또한, 제2 서브 어셈블리(130A)의 마이크로 전자 소자(12A)의 에지(20)는, 제1 서브 어셈블리의 마이크로 전자 소자(12)의 대응하는 에지(20)와 수직 방향(60)으로 정렬될 수 있다. 마찬가지로, 제2 서브 어셈블리(130A)의 마이크로 전자 소자(12A)의 에지(19, 21; 도 1a 참조)는, 제1 서브 어셈블리(130)의 대응하는 마이크로 전자 소자(12)의 에지(19, 21)와 각각 수직 방향으로 정렬될 수 있다.
이후, 제2 서브 어셈블리의 두께는, 도 8a에 나타낸 바와 같이, 마이크로 전자 소자(12A)의 두께를, 그라인딩, 래핑, 또는 연마에 의해 감소시키는 것에 의해 감소된다. 그 결과, 각각의 마이크로 전자 소자(12A)의 바로 위에 적층된 충전 층(116)의 유전 재료가 제거될 수 있는데, 충전 층이 서로 마주보는 에지(18, 20) 사이와 제2 서브 어셈블리의 인접한 마이크로 전자 소자(12A)의 서로 마주보는 에지(19, 21) 사이에서만 유지될 수 있도록 한다. 이것을 도 8b의 부분 평면도로 가장 잘 나타내고 있다. 도 8b에 나타낸 바와 같이, 제2 서브 어셈블리의 마이크로 전자 소자(12A)의 에지와 그 하부의 제1 서브 어셈블리의 마이크로 전자 소자(12)의 에지는, 적층형 어셈블리(30)의 스트리트(123, 125)를 형성하도록 정렬되는데, 이러한 스트리트(streets) 내에 충전 층(116)이 배치된다. 도 8b에 나타낸 바와 같이, 트레이스(22)는 각 칩의 에지(18, 19, 20, 21)를 넘어 바깥쪽으로 마이크로 전자 소자 사이의 스트리트(123, 125)까지 연장된다.
이어서, 다수의 채널(46)이, 도 9에 나타낸 바와 같이, 적층형 어셈블리(30) 내로, 스트리트와 정렬되도록 절단 형성된다. 채널(46)은 도시하지 않은 기계적 절단 기구를 사용하여 형성될 수 있다. 이러한 기계적 절단 기구의 예는, 미국특허 6,646,289호 및 6,972,480호에 개시되어 있는데, 이들 특허문헌의 내용을 본 명세서에서 참조에 의해 원용하는 것으로 한다. 이와 달리, 레이저 드릴 기술을 사용하여 채널을 형성해도 된다. 채널(46)은 적층형 어셈블리(30) 내의 마이크로 전자 소자(12, 12A)의 제1 에지(18)와 적층형 어셈블리 내의 다른 마이크로 전자 소자(12, 12A)의 인접한 제2 에지(20) 사이의 위치에 형성될 수 있다. 채널은 마이크로 전자 소자의 제3 에지(19; 도 8b 참조)와 인접한 마이크로 전자 소자(12, 12A) 제4 에지(21; 도 8b 참조) 사이의 위치에 형성될 수 있다. 채널(46)은 서브 어셈블리(130, 130A)의 마이크로 전자 소자(12, 12A)의 에지에 인접한 스트리트 내에서 아래쪽으로 연장된다.
도 9에 나타낸 바와 같이, 채널(46)은 적층형 어셈블리(30)를 통해 전체적으로 연장되지 않도록 형성될 수 있다. 예를 들어, 도 9에 나타낸 바와 같이, 제1 서브 어셈블리(130)의 마이크로 전자 소자(12)는 서로 부착된 상태를 유지하는데, 채널(46)이 제1 서브 어셈블리(130) 하부의 캐리어 층(140)을 통해 연장되지 않기 때문이다. 그러나, 채널(46)은 제1 서브 어셈블리(130)의 트레이스(24)와 접촉할 정도로 멀리 연장된다. 마찬가지로, 채널(46)은 제1 및 제2 서브 어셈블리(130, 130A)를 연결하는 접착 층(162A)을 통해 연장한다. 선택적으로, 채널은 제1 서브 어셈블리를 캐리어 층(140)에 연결하는 하부의 접착 층(162)을 통해 연장될 수 있다. 채널(46)은 경사진 벽(48, 50)을 갖는 것으로 도시되어 있지만, 선택적으로 벽은 똑바로, 즉 서로 평행하고 마이크로 전자 소자(12)의 앞면(117)에 의해 형성되는 평면에 수직인 방향으로 배향될 수 있다.
일단 적층형 어셈블리(30) 내에 채널(46)에 형성되었으면, 채널(46)의 벽(48, 50) 위에 리드(66; 도 9 참조)가 형성될 수 있다. 리드(lead: 66)는 임의의 적절한 금속 증착 기술, 예를 들어 스퍼터링(sputtering) 또는 비전기 도금(electroless plating), 포토리소그래피 및 전기도금 또는 이들의 조합을 포함하는 공정에 의해 형성될 수 있다. 리드의 위치를 정하기 위해 3차원의 포토리소그래피 공정이 사용될 수 있는데, 이에 대해서는 공동 소유인 미국특허 5,716,759호에 개시되어 있으며, 상기 특허문헌의 내용을 본 명세서에 참조에 의해 원용하는 것으로 한다. 리드(66)는 채널(46)의 벽을 따라 연장하고, 서브 어셈블리(130, 130A)의 마이크로 전자 소자(12, 12A)의 트레이스(24)와 전기적으로 접촉한다.
도 9에 나타낸 실시예에서, 리드(66)는 채널(46)의 벽(48, 50)을 넘어 연장하는데, 리드가 마이크로 전자 소자(12A)의 뒷면(118)에 배치될 수 있도록 연장된다. 리드(66)는 솔더 범프(74)가 배치될 수 있는, 채널(46)로부터 원격의 위치에, 단부(75) 또는 패드를 포함할 수 있다. 각각의 리드(66)는, 트레이스(24, 24A)가 정렬되고 채널(46)의 소정의 벽, 예컨대 벽(48)에서 노출된 결과로서, 마이크로 전자 소자(12)의 트레이스(24)와 마이크로 전자 소자(12A)의 트레이스(24A)와 모두 전기적으로 접속될 수 있다.
이와 달리, 각각의 리드(66)는 채널의 벽, 예컨대 벽(48)에서 노출된 트레이스(24, 24A) 중의 하나의 트레이스하고만 전기적으로 접속되도록 해도 된다. 이러한 결과는, 트레이스(24, 24A)를, 도 9에 나타낸 특정의 단면에 상대적인 시트로 들어가고 시트로부터 나오는 여러 위치에서 생기는, 상이한 평면에 위치시킴으로써 얻을 수 있다. 예를 들어, 트레이스(24)가 도 9에 나타낸 것처럼 보이는 평면은, 트레이스(24A)가 3차원으로 봤을 때에 보는 사람에 더 가깝게 되는 평면으로부터 오프셋될 수 있다. 정렬되고 트레이스(24)와 연결된 리드(66)는, 트레이스(24A)로부터 오프셋될 수 있고, 트레이스(24A)와 접촉하지 않을 수 있다. 본 실시예에서, 각각의 트레이스(24, 24A)는 벽(48 또는 50)을 따라 연장하는 상이한 리드(66)에 그리고 마이크로 전자 소자(12A)의 뒷면(118) 위의 위치에 부착될 수 있다.
도 10a에 나타낸 바와 같이, 채널(46)과 리드(66)를 포함하는 다양한 도전성 소자를 적층형 어셈블리(30)에 형성한 후에, 각각의 패키지(80)를 적층형 어셈블리(30)로부터 절단할 수 있는데, 이러한 절단은 캐리어 층(140)을 적층형 어셈블리로부터 분리시키고, 적층형 어셈블리의 인접한 마이크로 전자 소자 사이에 남아 있는 재료를 절단 또는 분해해서 이루어진다. 이에 의하여, 다수의 적층형 개별 마이크로 전자 유닛(80)이 생기는데, 각각의 적층형 개별 유닛(80)은 서로 적층된 다수의 마이크로 전자 소자를 포함한다. 이와 달리, 캐리어 층(140)이 제 위치에 남아 있고, 캐리어 층이 채널(46)과 나란하게 절단될 수 있다. 이러한 경우, 캐리어 층의 일부가 적층된 개별 유닛(80)에 포함될 수 있다.
도 10a로부터 알 수 있는 바와 같이, 선택적으로 그 위에 범프(74)가 배치된, 리드의 단부(75)는 마이크로 전자 유닛(80)의 상면(90)에서의 유닛 콘택(76)으로서 작용한다. 각각의 적층형 마이크로 전자 유닛(80)에서, 적어도 하나 이상의 마이크로 전자 소자(12, 12A)는 앞면(117)과 적층 유닛의 상면(90)으로부터 먼 쪽을 바라보는 콘택(22)을 구비한다.
도 10b는 4개의 마이크로 전자 소자(412, 412A, 412B, 412C)가 적층된 각각의 적층형 마이크로 전자 유닛(490)의 일부를 나타내는 부분 단면도이다. 마이크로 전자 소자는 접착 층(162, 162A, 162B)을 통해 서로 접합되어 있다. 수직으로 적층된 마이크로 전자 소자의 개수는 더 많은 수 또는 더 적은 수의 소자가 패키지 내에 포함되어도 된다. 몇몇 마이크로 전자 소자의 앞면(417)은 마이크로 전자 유닛(490)의 다른 마이크로 전자 소자의 뒷면을 바라보도록 해도 된다. 예를 들어, 도 10b에서, 마이크로 전자 소자(412A)의 앞면(417)은 마이크로 전자 소자(412)의 뒷면(418)을 바라본다. 패키지는, 마이크로 전자 유닛의 상면(490)의 위에 위치하는 상단 유닛 콘택으로서 기능하는 리드의 단부(475)에 의해 다른 소자와 외부적으로 연결될 수 있다. 상단 유닛 콘택(475)은 마이크로 전자 소자(412C)의 뒷면(418)에 인접한다. 따라서, 마이크로 전자 소자(412, 412A)의 앞면은 적층 유닛의 상면(490)으로부터 먼 쪽을 바라본다.
또한, 패키지는, 마이크로 전자 유닛의 바닥 면(492)에 노출된 바닥 유닛 콘택(476)에 의해 외부적으로 연결될 수 있다. 각각의 바닥 유닛 콘택(476)은 하나의 마이크로 전자 소자의 하나의 트레이스(424)하고만 전도가능하게 연결될 수 있고, 마이크로 전자 유닛 내의 다른 마이크로 전자 소자의 트레이스와는 연결되지 않을 수 있다. 이와 달리, 각각의 바닥 유닛 콘택(476)은 도 10b에 도시된 단면의 평면 내에서 서로 정렬된 3개 이상의 트레이스(424, 424A, 424B, 424C)에 전도가능하게 접속될 수 있다.
재구성 웨이퍼(도 10c)의 형성과 결합을 통해 적층 패키지를 형성하는 상기 언급한 공정의 변형예로서, 상이한 사이즈의 마이크로 전자 소자가 적층 어셈블리(830) 내에 서로 결합된다. 도 10c는 채널(46; 도 9 참조)을 형성하기 전의 제조 단계를 나타낸다. 도 10d는 어셈블리의 수직 방향(840)에서 마이크로 전자 소자(812A)의 아래에 위치하고 마이크로 전자 소자(812A)와 정렬된 마이크로 전자 소자(812)의 앞면 쪽으로 본 부분 평면도이다. 도 10c-10d에 나타낸 바와 같이, 적층 어셈블리의 상부 서브 어셈블리(832A)를 구성하는 마이크로 전자 소자(812A) 중의 몇몇은 적층 어셈블리의 하부 서브 어셈블리(832)의 마이크로 전자 소자(812)보다 크거나 작은 치수를 가질 수 있다. 따라서, 도 10d에 나타낸 예에서, 상부 마이크로 전자 소자(812A)의 앞면(817A)의 길이(834') 및 폭(836')은 모두, 위에 배치되는 하부 마이크로 전자 소자(812)의 앞면(817)의 길이(834) 및 폭(836)보다 더 작게 할 수 있다. 다른 예로서, 적층 어셈블리의 수직 방향으로 정렬된 마이크로 전자 소자(812', 812A')의 앞면(817', 817A')의 길이와 폭을 동일하게 하고, 이들의 치수를 서로 다르게 할 수 있는데, 다시 말해서 적층 어셈블리(830)의 다른 마이크로 전자 소자의 치수보다 작게 할 수 있다.
본 명세서에 개시하고 있는 기술의 다양성은 도 10c-10d에 도시된 구조를 예로 나타낸 것이다. 구체적으로, 마이크로 전자 소자(812) 상의 콘택(822)으로부터 바깥쪽으로 연장하는 트레이스(824)는, 마이크로 전자 소자(812A) 상의 콘택(822A)으로부터 바깥쪽으로 연장하는 트레이스(824)와 다른 길이를 가질 수 있는데, 오버몰드 층(116; 도 4 참조)를 형성하는 공정에 의해, 후속하는 공정(도 5)에 의해 상이한 길이를 갖는 트레이스를 형성될 수 있는 면이 남기 때문이다. 이에 의해, 많은 변형예가 생길 수 있는데, 예를 들면 상부 층의 마이크로 전자 소자는, 하부 층보다 작은 사이즈를 가질 수 있다. 다른 예로서, 더 큰 치수를 갖는 칩들 사이에 수직 방향으로 더 작은 치수를 갖는 칩이 삽입될 수 있거나, 더 작은 치수를 갖는 칩들 사이에 더 큰 치수를 갖는 칩이 수직 방향으로 삽입될 수 있다.
개별의 적층 어셈블리(80) 유닛 또는 패키지(도 11 참조)는, 패키지(80)의 앞면(220)에서 솔더 범프(74)를 이용하여, 상호접속 소자(210), 예를 들어 유전체 소자, 기판, 회로 패널, 또는 단자(84, 86)와 도전성 와이어를 갖는 다른 소자에 전도가능하게 접속될 수 있다. 하나 이상의 추가의 마이크로 전자 소자(230)가, 패키지(80)의 뒷면(222)에 부착되거나, 상호접속 소자의 단자(84)에 본드 와이어(82)에 의해 전기적으로 상호접속될 수 있다. 이러한 마이크로 전자 소자(230)는, 마이크로 컨트롤러와 같은, 적층 패키지(80)의 기능을 보충하는 하나 이상의 추가의 마이크로 전자 소자를 포함할 수 있거나, 이러한 마이크로 전자 소자에 문제가 있는 경우에, 어셈블리의 하나 이상의 마이크로 전자 소자(112, 112A, 112B 또는 112C) 등으로 대체하기 위한 하나 이상의 여분의 소자를 포함할 수 있다. 다른 실시예에서, 개별의 적층 어셈블리 또는 유닛(80)은, 다른 어셈블리 중에서 마이크로 프로세서와 RF 유닛에 통합될 수 있다. 하나 이상의 적층 유닛(80)은, 플래시 메모리 또는 DRAM 유닛과 같은 특정 유형의 마이크로 전자 소자를 포함할 수 있으며, 메모리 모듈, 메모리 카드 등을 포함하는 다양한 유닛을 포함할 수 있다. 적층 유닛(80)을 상호접속 소자에 장착 및 상호접속하기 위한 다른 장치의 예는, 2007년 4월 13일에 출원된 공동 소유의 미국특허출원 11/787,209호에 개시되어 있으며, 상기 특허문헌의 내용을 본 명세서에서 참조에 의해 원용하는 것으로 한다. 예를 들어, 적층 유닛(80)은 상호접속 소자를 행해 아래쪽을 향해 바라보거나 상호접속 소자로부터 먼 쪽인 위쪽을 향해 바라보는 앞면에 설치될 수 있다. 또한, 하나 이상의 추가의 마이크로 전자 소자는, 도 11에 도시된 것과 같이 위로 향하거나 아래로 향해 배치될 수 있는데, 접촉 유지면(contact-bearing face)이 적층 유닛(80)에 설치된 플립칩(flip-chip)이 되도록 배치된다. 상기 미국특허출원 11/787,209호에 개시된 바와 같이, 다양한 조합과 구성이 가능하다.
도 12는 적층 어셈블리(30; 도 8 참조)를 형성한 후에, 상기 실시예의 변형예를 나타내는 부분 평면도로서, 적층 마이크로 전자 소자(12, 12A)의 트레이스(24, 24A)가 모두 노출된 채널을 형성하는 단계가 생략되어 있다. 대신에, 일련의 개별 구멍(228)이, 각 마이크로 전자 소자의 에지들 사이에서 스트리트(218, 220)와 정렬되어 형성되어 있다. 상기 언급한 실시예에서 형성한 채널(46; 도 9 참조)과 달리, 구멍(228)은 각각의 마이크로 전자 소자의 단지 하나의 트레이스(224)만을 노출시킨다. 도 12에 도시된 바와 같이, 2개의 인접한 마이크로 전자 소자(212)의 콘택에 접속된 트레이스(224)는 인접한 2개의 마이크로 전자 소자들 사이의 구멍(228)들 중 하나의 구멍 내에 노출되어 있다. 도 12에 나타낸 적층 어셈블리(30)에서, 서브 어셈블리의 마이크로 전자 소자에 접속된 다수의 트레이스(224)는 단일의 구멍(228) 내에 노출될 수 있다. 이와 달리 또는 이에 추가로, 적층 어셈블리의 각각의 서브 어셈블리(130, 130A; 도 7 참조)에 접속된 다수의 트레이스(224)가, 단일의 구멍(228) 내에 노출될 수 있다. 구멍(228)은 각각의 개별 마이크로 전자 소자의 하나의 트레이스가 각각의 구멍(228) 내에 노출되도록 형성될 수 있다.
리드와 각각의 트레이스(224)에 접속된 외부 유닛 콘택을 형성하기 위해, 적층 어셈블리 내의 모든 구멍(228)이 도체(conductor)로 동시에 채워져, 각 마이크로 전자 소자의 단일의 트레이스에 접속된 도전체 비아를 형성할 수 있다. 예를 들어, 구멍은 1차 금속(primary metal)을, 예를 들어 스퍼터링 또는 무전해 증착한 후의 구조체를 전기도금하는 것에 의해, 증착함으로써 도전성 비아를 형성하도록 금속으로 채워질 수 있다. 전기도금 단계에 의해 증착된 몇몇 금속은 마이크로 전자 소자의 뒷면 위에 배치되는 층을 형성할 수 있다. 이러한 금속 층은, 각각의 구멍(228) 내에 노출된 개별의 도전성 비아의 표면을 남기면서, 마이크로 전자 소자의 뒷면으로부터 제거될 수 있다. 이와 달리, 마이크로 전자 소자(212)의 뒷면 위의 금속 층은, 도 9의 마이크로 전자 소자(12a)의 뒷면(118) 위에 배치되는 리드(66)와 유사하게, 마이크로 전자 소자(212)의 뒷면 위의 위치에 비아로부터 연장하는 개별의 리드에 포토리소그래피에 의해 패턴화될 수 있다. 도전성 범프, 예컨대 솔더 범프는, 도 9를 참조하여 앞서 나타내고 기재한 바와 같이, 리드의 단부에 형성될 수 있다.
다른 실시예에서, 금속 복합물은 적층 어셈블리 내의 구멍(228)을 채우기 위해 스텐실 또는 스크린-인쇄에 의해 증착되고, 뒷면 위에 배치되는 리드를 형성할 수 있다. 다음으로, 적층 어셈블리를 가열하여 금속 복합물을 경화시킬 수 있다. 구멍은, 리드를 형성하는 것과 동일한 증착 공정에 의해 동시에 채워지거나, 리드를 형성하는 것과 다른 시간이나 다른 공정에서 채워질 수도 있다. 금속 복합물은, 예를 들어, 에폭시-솔더 복합물, 은으로 채워진 페이스트, 또는 금속 입자로 채워진 폴리머 성분의 유전체를 갖는 다른 유동성의 복합물과 같은 금속으로 채워진 페이스트를 포함할 수 있다. 리드를 형성하는 공정은 추가적으로 행해도 된다. 즉, 리드는 스크린이나 스텐실을 통해 금속 복합물을 적층 어셈블리에 인쇄함으로써 형성될 수 있다.
도 13~도 16은 상기 언급한 실시예(도 2a~도 10a)의 변형예에 따라 다수의 마이크로 전자 소자를 포함하는 적층 어셈블리를 제조하는 방법을 나타낸다. 도 13은 상기 제조 방법의 연속하는 단계를 나타내는 단면 (a)~(d)를 나타낸다. 도 13의 단계 (a)에서, 상기에 도시하고 개시한 것(도 5 참조)과 같은 재구성 웨이퍼(130)는 접착 층(162)에 의해 캐리어(160)에 접착되어, 도 6에 나타낸 것과 유사한 구조를 형성한다. 재구성 웨이퍼는 마이크로 전자 소자(312)의 앞면(317)에 접착되고, 그 위의 콘택(22)과 마이크로 전자 소자로부터 연장되는 트레이스(24)는 캐리어(160)에 인접한다. 트레이스는 각 마이크로 전자 소자의 에지들 중 몇몇 에지에만, 또는 하나의 에지, 예컨대 에지(20)만을 넘어 연장되도록 될 수 있다.
이어사, 단계 (b)에 도시된 바와 같이, 재구성 웨이퍼는 마이크로 전자 소자(312)의 뒷면(318)으로부터 재구성 웨이퍼(130)를 래핑, 그라이딩 또는 연마하는 것에 의해, 유전체 층(116)과 각 마이크로 전자 소자(312)의 두께를 감소시킴으로써 재구성 웨이퍼(310)를 생성하도록 박막화된다.
재구성 웨이퍼(310)를 원하는 두께로 박막화한 후에, 제2의 재구성 웨이퍼(130A)가 제1의 재구성 웨이퍼(310)에 접착[접착 층(162A)에 의해]되는데, 마이크로 전자 소자(312A)의 앞면(317)이 제1의 재구성 웨이퍼(310)의 마이크로 전자 소자(312)의 뒷면(318)을 향하도록 해서, 접착된다. 제2의 재구성 웨이퍼(310A)는 제1의 재구성 웨이퍼에 접착되는데, 제2의 재구성 웨이퍼(130A)의 마이크로 전자 소자(312A)의 에지(340A)가 제1의 재구성 웨이퍼(310)의 에지(340)로부터 수평 방향(360)으로 오프셋된 위치에 오도록 해서, 접착된다. 따라서, 제2의 재구성 웨이퍼의 마이크로 전자 소자(312A)를 상층의 마이크로 전자 소자라고 하고, 제1의 재구성 웨이퍼(310)의 마이크로 전자 소자(312)를 하층의 마이크로 전자 소자라고 하면, 상층의 마이크로 전자 소자(312A)는 접착되는 하층의 마이크로 전자 소자(312)의 영역에 중첩하는 영역을 갖는다. 각각의 상층의 마이크로 전자 소자(312A)는 하층의 마이크로 전자 소자(312)의 에지(340)로부터 수평 방향(360)으로 배치된 에지(340A)를 포함한다. 수직 방향으로 인접한 중첩하는 마이크로 전자 소자의 에지들 사이의 수평 오프셋 거리는, 예를 들어 수 미크론에서 십 미크론 이상의 범위를 가질 수 있다.
도 13을 보면, 단계 (d)는 재구성 웨이퍼(310A)를 형성하기 위해 상기 언급한 바와 같은 방식[도 13의 단계 (b)]으로 제2의 재구성 웨이퍼(130A)를 박막화한 후의 구조를 나타낸다. 도 13의 단계 (c) 및 (d)에 관하여 나타낸 부분 공정이, 마이크로 전자 소자(312B)를 포함하는 제3의 재구성 웨이퍼(310B)와, 마이크로 전자 소자(312C)를 포함하는 제4의 재구성 웨이퍼(310C)를 형성하여, 도 14에 나타낸 적층 어셈블리(330)를 형성하기 위해 반복된다. 도 15에 나타낸 바와 같이, 인접한 소자들 사이의 노치(346)를 절단하여, 각각의 재구성 웨이퍼(310, 310A, 310B, 310C)의 마이크로 전자 소자의 앞면에 배치된 트레이스의 에지를 노출시킨다.
이러한 방식으로 적층 어셈블리를 형성하는 장점은, 리드(366)를 형성하기 위한 공정 공차(process tolerance)를 향상시킬 수 있다는 것이다. 마이크로 전자 소자에 대한 적층 어셈블리 내의 각각의 중첩하는 마이크로 전자 소자의 수평 변위(lateral displacement)에 의해, 내부에 형성되는 각각의 노치(346)의 측벽을 경사지게 할 수 있다. 수평 변위를 증가시키면, 각 노치(346)의 측벽을 더 많이 경사지게, 즉 수직 방향으로부터 더 큰 각도로 형성할 수 있다. 본 명세서에서, "수평 방향"이라는 것은, 마이크로 전자 소자, 예컨대 마이크로 전자 소자(312)의 콘택 유지면에 의해 정해지는 평면에 대한 노멀 앵글(normal angle)을 의미한다. 벽의 경사를 크게 해도, 절단이나 레이저 드릴링에 의해 수행되는 노치 공정에 의해, 이러한 트레이스의 길이가 제한되는 경우라도, 트레이스의 에지가 노출된다.
도 16은 상기 언급한 실시예(도 15)의 변형예에서의 적층 어셈블리의 하나의 재구성 웨이퍼(310)의 마이크로 전자 소자(312)를 나타내는 평면도이다. 도 16에 나타낸 것처럼, 마이크로 전자 소자(312)에, 에지(340, 342)에 인접한 콘택 패드가 설치되면, 추가의 트레이스(326)를 포함하는 재분배 층(redistribution layer)이, 에지(342)에서의 패드들 사이에서 연장하고 마이크로 전자 소자(312)의 제3 에지(344)를 넘어 바깥쪽으로 연장되도록 설치될 수 있다. 적층 어셈블리(330; 도 14 참조)를 형성하면, 각각의 연속하는 적층의 재구성 웨이퍼(310, 310A, 310B, 310C)의 중첩하는 마이크로 전자 소자의 에지(344)가 하부의 마이크로 전자 소자의 에지(344)로부터 방향(362)으로 오프셋될 수 있다. 이에 의하여, 중첩하는 마이크로 전자 소자의 제3 에지(344)를 따라 트레이스(328)를 노출하는 채널 내에 리드가 형성될 수 있으며, 이러한 리드를 형성하기 위한 공정 공차도 향상될 수 있다.
상기 언급한 실시예의 변형예로서, 바깥쪽으로 연장하는 트레이스(524)를 형성할 때의 제조 단계에서, 재구성 웨이퍼의 각각의 마이크로 전자 소자(512)의 앞면(517)에 얼라인먼트 피처(alignment feature)(560, 562; 도 17 참조)가 형성될 수 있다. 얼라인먼트 피처는 트레이스를 형성하는 동일 공정에 의해 트레이스(524)와 동시에 금속으로 형성될 수 있는데, 이러한 공정은 도 5와 관련하여 나타내고 설명하였다. 이와 달리, 얼라인먼트 피처는 트레이스를 형성하는 다른 공정에 의해 형성해도 된다. 달리 말하면, 얼라인먼트 피처는 트레이스를 형성하기 위해 사용된 것과 모두 동일한 공정 단계를 사용하여 또는 재분배 트레이스를 형성하기 위해 사용된 공정 단계와 다른 적어도 하나의 공정 단계를 수행함으로써 형성될 수 있다.
얼라인먼트 피처는, 다른 공정에 의해 형성될 때에는, 트레이스(524) 내에 포함되지 않은 재료를 포함할 수 있다. 마찬가지로, 트레이스(524)는 얼라인먼트 피처에 포함되지 않은 금속 등의 재료를 포함할 수 있다. 선택적으로, 얼라인먼트 피처는 얼라인먼트 피처를 조명(illuminate)하는 데에 사용된 소스, 예컨대 적외선 소스의 파장에 대해 특히 반사 특성을 갖는 재료를 포함하도록 형성될 수 있다.
얼라인먼트 피처는 2가지 타입 이상의 피처, 예컨대 각각의 마이크로 전자 소자(512)의 에지가 구분될 수 있도록 하고 각 마이크로 전자 서브 어셈블리의 정렬을 2차원 내에서 원활하게 하기 위해, 폐쇄(closed) 피처(560)와 개방(open) 피처(562)를 포함할 수 있다. 얼라인먼트 피처(560, 562)는 하부의 마이크로 전자 소자(512)의 영역과 정렬될 수 있는데, 얼라인먼트 피처가 마이크로 전자 소자(512)의 에지를 넘어 연장되지 않도록 정렬될 수 있다. 이와 달리, 몇몇 또는 모든 정렬 피처, 예컨대 얼라인먼트 피처(560')는 마이크로 전자 소자(512)의 영역과 부분적으로만 정렬될 수 있는데, 얼라인먼트 피처가 마이크로 전자 소자(512)의 에지를 넘어 연장되도록 정렬될 수 있다. 마이크로 전자 소자(512')에 대하여 나타낸 것과 같은 다른 변형예에서, 얼라인먼트 피처(560", 562")는 마이크로 전자 소자(512')의 에지(518', 519')를 넘는 위치에 배치된다. 이러한 얼라인먼트 피처(560", 562")는 나중에 형성한 채널(46; 도 9 참조)이 차지하게 될 영역과 전체적 또는 부분적으로 정렬될 수 있다. 이에 의하면, 얼라인먼트 피처는 마이크로 전자 소자 내에서 콤팩트한 레이아웃(layout)을 달성하면서 제공될 수 있다.
제1 마이크로 전자 서브 어셈블리(130)의 앞면(517)에서의 얼라인먼트 피처(560, 562)는, 앞서 도시하고 설명한 것과 같은 공정(도 7 참조)에서 다음 서브 어셈블리(130A)를 조립할 때에, 마이크로 전자 소자(12)의 뒷면 위에 배치된 기구에 의해 조명되고 검출될 수 있다. 이와 달리 또는 이에 추가로, 제1 마이크로 전자 서브 어셈블리(130)의 앞면(517)에서의 얼라인먼트 피처(560, 562)와 제2 마이크로 전자 어셈블리(130A)의 유사한 얼라인먼트 피처는, 캐리어 층(140; 도 7 참조)의 아래와 제1 서브 어셈블리(130)의 마이크로 전자 소자(12)의 앞면 아래에 배치된 기구에 의해 조명되고 검출될 수 있다. 이러한 경우, 캐리어 층(140; 도 7 참조)은 캐리어 층(140)의 두께를 통과하는 광에 의한 충분한 조명을 허용하는 광학적 투과 특성을 가져야 한다.
본 발명에 대하여 특정의 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 예시하고 있을 뿐이다. 특허청구의 범위에 의해 정해지는 본 발명의 범위로부터 벗어남이 없이, 많은 실시예와 변형예를 구현할 수 있다는 것을 알 수 있을 것이다.

Claims (42)

  1. 복수의 적층형의 마이크로 전자 유닛(microelectronic unit)을 제조하는 방법에 있어서,
    a) 재구성 웨이퍼(reconstituted wafer) 또는 상기 재구성 웨이퍼의 일부가 각각 되며, 앞쪽 면(front side)과 상기 앞쪽 면으로부터 이격된 뒤쪽 면(rear side)을 각각 구비하며, 상기 앞쪽 면에 노출된 앞면(front face), 상기 앞쪽 면에 노출된 콘택(contacts), 상기 뒤쪽 면에 인접한 뒷면(rear face), 및 상기 앞면과 상기 뒷면 사이에 연장된 대향하는 제1 및 제2 에지(edge)를 각각 가지며 일정 간격으로 분리된 다수의 마이크로 전자 소자를 각각 구비하고, 상기 마이크로 전자 소자의 뒷면의 위에 위치하며 상기 일정 간격으로 분리된 다수의 마이크로 전자 소자 중 하나의 소자의 제1 에지와 상기 일정 간격으로 분리된 다수의 마이크로 전자 소자 중 인접한 소자의 제2 에지 사이로 연장되는 충전 층(fill layer)을 각각 더 구비하는 다수의 서브 어셈블리를 제공하는 단계;
    b) 각각의 상기 서브 어셈블리의 상기 앞쪽 면에, 상기 콘택으로부터 상기 일정 간격으로 분리된 다수의 마이크로 전자 소자 중 인접한 소자들의 제1 에지와 제2 에지를 넘어 연장되는 다수의 트레이스(trace)를 형성하는 단계;
    c) 상기 마이크로 전자 소자의 두께를 감소시키기 위해, 상기 뒤쪽 면으로부터 상기 서브 어셈블리 중의 제1 서브 어셈블리의 두께를 감소시키는 단계;
    d) 상기 제1 서브 어셈블리와 상기 서브 어셈블리 중의 제2 서브 어셈블리를 결합하는 단계로서, 상기 제2 서브 어셈블리의 앞쪽 면이 상기 제1 서브 어셈블리의 뒤쪽 면에 마주보도록 하고, 상기 제2 서브 어셈블리의 상기 마이크로 전자 소자의 앞면이 상기 제1 서브 어셈블리의 상기 마이크로 전자 소자의 뒷면과 마주보도록, 결합하는 단계;
    e) 상기 제2 서브 어셈블리의 뒤쪽 면으로부터 아래쪽으로 연장하는 하나 이상의 구멍(opening)에, 상기 제1 서브 어셈블리와 상기 제2 서브 어셈블리의 상기 마이크로 전자 소자의 트레이스에 접속되는 리드(leads)를 형성하는 단계로서, 상기 하나 이상의 구멍은 상기 마이크로 전자 소자의 앞면에 의해 형성되는 평면에 대해 수직 방향(normal direction)에 대한 각도로 경사진 벽(wall)을 갖는, 단계; 및
    f) 결합된 마이크로 전자 어셈블리를 상기 마이크로 전자 소자의 에지를 따라 절단(sever)하여 적층된 마이크로 전자 유닛을 형성하는 단계로서, 상기 마이크로 전자 유닛의 에지 표면이 상기 하나 이상의 구멍의 경사진 벽을 갖고, 각각의 마이크로 전자 유닛이 하나 이상의 경사진 벽의 표면을 따라 연장하는 리드를 포함하는, 단계;
    를 포함하는 것을 특징으로 하는 적층형 마이크로 전자 유닛의 제조 방법.
  2. 제1항에 있어서,
    상기 단계 c)는, 상기 제1 서브 어셈블리의 상기 마이크로 전자 소자는, 내부의 각각의 마이크로 전자 소자가 상기 앞면과 상기 뒷면 사이에서 50 미크론보다 작은 두께가 될 때까지 박막화(thin)되는 것을 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  3. 제2항에 있어서,
    상기 단계 c)는, 상기 제1 서브 어셈블리의 상기 마이크로 전자 소자는, 내부의 각각의 마이크로 전자 소자가 상기 앞면과 상기 뒷면 사이에서 15 미크론 이하의 두께가 될 때까지 박막화되는 것을 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  4. 제1항에 있어서,
    상기 마이크로 전자 소자 중의 하나 이상의 마이크로 전자 소자는 플래시 메모리(flash memory)를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  5. 제4항에 있어서,
    상기 마이크로 전자 소자의 각각은 플래시 메모리를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 트레이스는 상기 콘택과 정렬된 구멍을 갖는 페시베이션 층(passivation layer)을 따라 연장된 것인, 적층형 마이크로 전자 유닛의 제조 방법.
  8. 제1항에 있어서,
    상기 리드를 형성하기 전에, 상기 마이크로 전자 소자의 두께를 감소시키기 위해, 상기 뒤쪽 면으로부터 상기 제2 서브 어셈블리를 박막화하는 단계를 더 포함하는 적층형 마이크로 전자 유닛의 제조 방법.
  9. 제1항에 있어서,
    상기 단계 e)는, 상기 제1 서브 어셈블리 및 제2 서브 어셈블리의 결합된 마이크로 전자 소자의 각각의 제1 에지 및 제2 에지 중의 적어도 하나를 따라 수평 방향으로 일정 간격 분리되고 평행한 경로로 연장하는 다수의 채널로서, 상기 하나 이상의 구멍을 형성하는 단계를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  10. 제9항에 있어서,
    상기 리드 중의 적어도 몇몇은 상기 채널 중의 하나의 채널의 경사진 벽을 따라 연장되는 것인, 적층형 마이크로 전자 유닛의 제조 방법.
  11. 제9항에 있어서,
    상기 단계 e)는, 일정 간격으로 분리된 구멍 내에 상기 콘택 중 하나의 콘택과 각각 접속되는 리드를 형성하는 단계를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  12. 제1항에 있어서,
    적어도 상기 단계 c)를 수행하기 전에, 상기 충전 층은 상기 마이크로 전자 소자의 뒷면을 커버하는, 적층형 마이크로 전자 유닛의 제조 방법.
  13. 제1항에 있어서,
    상기 단계 c)를 수행하기 전에, 상기 제1 서브 어셈블리의 앞쪽 면에 소자를 부착(attach)하는 단계를 더 포함하는 적층형 마이크로 전자 유닛의 제조 방법.
  14. 제13항에 있어서,
    상기 소자는 패키지 층(packaging layer)인, 적층형 마이크로 전자 유닛의 제조 방법.
  15. 삭제
  16. 제8항에 있어서,
    상기 적층형 마이크로 전자 유닛의 제조 방법은, 상기 서브 어셈블리 중의 제3 서브 어셈블리를 상기 제2 서브 어셈블리와 결합시키는 단계로서, 상기 제3 서브 어셈블리의 앞쪽 면이 상기 제2 서브 어셈블리의 뒤쪽 면과 마주 보도록, 결합시키는 단계를 더 포함하며,
    상기 단계 e)는 상기 제3 서브 어셈블리의 마이크로 전자 소자의 트레이스에 접속되는 리드를 형성하는 단계를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  17. 제16항에 있어서,
    상기 적층형 마이크로 전자 유닛의 제조 방법은, 상기 제3 서브 어셈블리를 상기 뒤쪽 면으로부터 그라인딩(grind)하여, 내부의 상기 마이크로 전자 소자의 두께를 감소시키고, 상기 서브 어셈블리 중의 제4 서브 어셈블리를, 상기 제4 서브 어셈블리의 앞쪽 면이 상기 제3 서브 어셈블리의 뒤쪽 면과 마주 보도록, 상기 제3 서브 어셈블리와 결합시키는 단계를 더 포함하며,
    상기 단계 e)는 상기 제4 서브 어셈블리의 마이크로 전자 소자의 트레이스에 접속된 리드를 형성하는 단계를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  18. 제1항에 있어서,
    상기 단계 b)를 수행하기 전에, 상기 제1 서브 어셈블리에서의 결합에 앞서, 상기 제1 서브 어셈블리의 마이크로 전자 소자의 두께가, 상기 마이크로 전자 소자가 형성되는 웨이퍼의 두께와 동일하도록 하는, 적층형 마이크로 전자 유닛의 제조 방법.
  19. 제8항에 있어서,
    상기 제2 서브 어셈블리를 그라인딩하는 단계를 수행하기 전에, 상기 제2 서브 어셈블리에서의 결합에 앞서, 상기 제2 서브 어셈블리의 마이크로 전자 소자의 두께가, 상기 마이크로 전자 소자가 형성되는 웨이퍼의 두께와 동일하도록 하는, 적층형 마이크로 전자 유닛의 제조 방법.
  20. 복수의 적층형 마이크로 전자 유닛을 제조하는 방법에 있어서,
    a) 재구성 웨이퍼 또는 상기 재구성 웨이퍼의 일부가 각각 되며, 앞쪽 면과 상기 앞쪽 면으로부터 이격된 뒤쪽 면을 각각 구비하며, 상기 앞쪽 면에 노출된 앞면, 상기 앞쪽 면에 노출된 콘택, 상기 뒤쪽 면에 인접한 뒷면, 및 상기 앞면과 상기 뒷면 사이에 연장된 대향하는 제1 및 제2 에지를 각각 가지며 일정 간격으로 분리된 다수의 마이크로 전자 소자를 각각 구비하고, 상기 콘택으로부터 상기 일정 간격으로 분리된 다수의 마이크로 전자 소자 중 하나의 소자의 제1 에지와 상기 일정 간격으로 분리된 다수의 마이크로 전자 소자 중 인접한 소자의 제2 에지를 넘어 각각 연장하는 다수의 트레이스, 및 상기 마이크로 전자 소자의 뒷면의 위에 위치하며 인접한 상기 마이크로 전자 소자의 에지들 사이에서 연장하는 충전 층을 각각 더 구비하는, 다수의 서브 어셈블리를 제공하는 단계;
    b) 상기 마이크로 전자 소자의 두께를 감소시키기 위해, 상기 뒤쪽 면으로부터 상기 서브 어셈블리 중의 제1 서브 어셈블리의 두께를 감소시키는 단계;
    c) 상기 제1 서브 어셈블리와 상기 서브 어셈블리 중의 제2 서브 어셈블리를 결합하는 단계로서, 상기 제2 서브 어셈블리의 마이크로 전자 소자의 앞쪽 면이 상기 제1 서브 어셈블리의 마이크로 전자 소자의 위에 배치되어 서로 마주보도록, 결합하는 단계;
    d) 상기 제2 서브 어셈블리의 뒤쪽 면으로부터 아래쪽으로 연장하는 하나 이상의 구멍(opening)에, 상기 제1 서브 어셈블리 및 상기 제2 서브 어셈블리의 상기 마이크로 전자 소자의 트레이스에 전도가능하게 접속되는 리드(leads)를 형성하는 단계로서, 상기 하나 이상의 구멍은 상기 마이크로 전자 소자의 앞면에 의해 형성되는 평면에 대해 수직 방향(normal direction)에 대한 각도로 경사진 벽을 갖는, 단계; 및
    e) 결합된 마이크로 전자 어셈블리를 상기 마이크로 전자 소자의 에지를 따라 절단(sever)하여 적층된 마이크로 전자 유닛을 형성하는 단계로서, 상기 마이크로 전자 유닛의 에지 표면이 상기 하나 이상의 구멍의 경사진 벽을 갖고, 각각의 마이크로 전자 유닛이 하나 이상의 경사진 벽의 표면을 따라 연장하는 리드를 포함하는, 단계;
    를 포함하는 것을 특징으로 하는 적층형 마이크로 전자 유닛의 제조 방법.
  21. 제20항에 있어서,
    상기 충전 층은 폴리머(polymer)를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  22. 제20항에 있어서,
    상기 단계 a)는, 다수의 마이크로 전자 소자의 각각의 앞면을 캐리어 층(carrier layer)에 임시로 결합시키는 단계로서, 인접하는 상기 마이크로 전자 소자의 에지가 적어도 미리 정해진 간격을 두고 서로 이격되도록, 임시로 결합시키는 단계를 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  23. 제22항에 있어서,
    상기 단계 a)는, 결합시킨 인접한 상기 마이크로 전자 소자의 에지들 사이의 공간에 적어도 유기 재료를 공급함으로써 상기 충전 층을 형성하는 단계를 더 포함하는 적층형 마이크로 전자 유닛의 제조 방법.
  24. 제23항에 있어서,
    상기 단계 a)는 상기 충전 층을 형성한 후에 상기 트레이스를 형성하는 단계를 더 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  25. 제20항에 있어서,
    상기 제1 서브 어셈블리의 마이크로 전자 소자의 앞면은, 상기 제2 서브 어셈블리의 마이크로 전자 소자의 앞면의 대응하는 치수와 상이한 하나 이상의 치수를 갖는, 적층형 마이크로 전자 유닛의 제조 방법.
  26. 제20항에 있어서,
    상기 제1 서브 어셈블리의 소정의 마이크로 전자 소자의 앞면은, 상기 제1 서브 어셈블리의 다른 마이크로 전자 소자의 앞면의 대응하는 치수와 상이한 하나 이상의 치수를 갖는, 적층형 마이크로 전자 유닛의 제조 방법.
  27. 제26항에 있어서,
    상기 적층형 어셈블리 내의 수직 방향으로 적층된 마이크로 전자 소자 쌍의 앞면들은 적어도 동일한 치수를 갖는 것인, 적층형 마이크로 전자 유닛의 제조 방법.
  28. 제20항에 있어서,
    각각의 서브 어셈블리는 상기 앞쪽 면에 인접한 얼라인먼트 피처(alignment feature)를 더 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  29. 제28항에 있어서,
    상기 얼라인먼트 피처와 상기 트레이스는 상기 앞쪽 면에 노출된 금속 층으로 이루어진 소자인 것인, 적층형 마이크로 전자 유닛의 제조 방법.
  30. 제20항에 있어서,
    상기 단계 d)는, 상기 제2 서브 어셈블리를 상기 제1 서브 어셈블리에 결합시키는데, 상기 제2 서브 어셈블리의 마이크로 전자 소자의 에지가 수직 방향으로 정렬된 상기 제1 서브 어셈블리의 마이크로 전자 소자의 에지에 대해 수평 방향으로 배치되도록 결합시키는 단계를 포함하며,
    상기 단계 e)에서 형성한 구멍은, 수직 방향으로 적층된 마이크로 전자 소자의 수평 방향으로 배치된 에지에 인접한 트레이스를 노출시키는 경사진 벽을 포함하는, 적층형 마이크로 전자 유닛의 제조 방법.
  31. 제30항에 있어서,
    상기 수평 방향은 제1 수평 방향이며, 상기 마이크로 전자 소자의 각각의 에지는 제1 에지와 상기 제1 에지에 대해 횡단하는 제2 에지를 포함하고,
    상기 단계 d)는, 상기 제2 서브 어셈블리를 상기 제1 서브 어셈블리에 결합시키는데, 상기 제2 서브 어셈블리의 마이크로 전자 소자의 제2 에지가, 수직 방향으로 정렬된 상기 제1 서브 어셈블리의 마이크로 전자 소자의 제2 에지에 대해 제2 수평 방향으로 배치되도록 결합시키는 단계를 포함하며,
    상기 제2 수평 방향은 상기 제1 수평 방향에 대해 횡단하며,
    상기 적층형 마이크로 전자 유닛의 제조 방법은, 상기 제2 에지에 인접한 제2 트레이스를 노출시키는 경사진 벽을 구비하는 제2 구멍을 형성하고, 상기 제2 트레이스에 접속된 리드를 형성하는 단계를 더 포함하는 적층형 마이크로 전자 유닛의 제조 방법.
  32. 적층형의 제1 및 제2 마이크로 전자 유닛을 제조하는 방법에 있어서,
    a) 적층된 어셈블리를 형성하기 위해, 앞면, 상기 앞면으로부터 이격된 뒷면, 상기 앞면에 노출된 콘택, 상기 앞면과 상기 뒷면 사이에서 연장하는 에지, 및 상기 에지 쪽으로 상기 앞면을 따라 연장하는 콘택에 접속되는 트레이스를 각각 구비하는 다수의 마이크로 전자 소자를 적층하고 결합시키는 적층 및 결합 단계로서, 상기 마이크로 전자 소자 중의 적어도 몇몇의 마이크로 전자 소자의 앞면이 다른 마이크로 전자 소자의 뒷면 위에 배치되어 서로 마주보도록 되고, 상기 적층된 어셈블리의 적어도 제1 마이크로 전자 소자 및 제2 마이크로 전자 소자가 앞면들에 평행한 방향으로 서로 일정 간격으로 이격되며, 상기 다수의 마이크로 전자 소자의 하나 이상의 마이크로 전자 소자가 상기 제1 마이크로 전자 소자 위에 배치되고, 상기 다수의 마이크로 전자 소자의 하나 이상의 마이크로 전자 소자가 상기 제2 마이크로 전자 소자 위에 배치되는, 적층 및 결합 단계;
    b) 상기 트레이스로부터 상기 적어도 몇몇의 마이크로 전자 소자의 뒷면 위에 배치되고 인접하는 유닛 콘택까지 상기 적어도 몇몇의 마이크로 전자 소자의 상기 에지를 따라 연장하는 다수의 도체(conductor)를 상기 적층된 어셈블리 상에 형성하는 단계
    c) 상기 적층된 어셈블리를 절단하여 상기 제1 및 제2 마이크로 전자 소자를 각각 구비하는 상기 제1 마이크로 전자 유닛 및 제1 마이크로 전자 유닛을 형성하는 단계
    를 포함하는 것을 특징으로 하는 적층형 제1 및 제2 마이크로 전자 유닛의 제조 방법.
  33. 제32항에 있어서,
    상기 다수의 마이크로 전자 소자는 각각 어레이 형태로 정렬된 다수의 마이크로 전자 소자를 포함하는 마이크로 전자 서브 어셈블리 내에 포함되며,
    상기 단계 a)는, 다수의 마이크로 전자 서브 어셈블리를 적층하고 결합시키는 단계와, 적층된 마이크로 전자 소자의 에지들 사이에서 연장하는 다수의 구멍을 형성하는 단계를 포함하는, 적층형 제1 및 제2 마이크로 전자 유닛의 제조 방법.
  34. 삭제
  35. 삭제
  36. 적층형 마이크로 전자 유닛에 있어서,
    수평 방향을 형성하는 앞면, 상기 앞면으로부터 먼 쪽으로 연장된 하나 이상의 에지, 상기 앞면에 노출된 콘택, 및 상기 콘택으로부터 상기 에지 쪽으로 연장된 트레이스를 각각 구비하는, 수직 방향으로 적층된 제1 및 제2 마이크로 전자 소자로서, 상기 제2 마이크로 전자 소자의 앞면이 상기 제1 마이크로 전자 소자의 앞면 위에 적어도 부분적으로 배치되고, 상기 제2 마이크로 전자 소자가 상기 제1 마이크로 전자 소자의 인접하는 에지로부터 수평 방향으로 배치된 하나 이상의 에지를 구비하는, 제1 및 제2 마이크로 전자 소자;
    상기 마이크로 전자 소자의 수평 방향으로 배치된 에지 위에 배치되는, 유전체 층(dielectric layer); 및
    상기 마이크로 전자 소자의 앞면에 있는 트레이스에 접속되고, 상기 유전체 층을 따라 유닛 콘택까지 연장된 리드
    를 포함하는 것을 특징으로 하는 적층형 마이크로 전자 유닛.
  37. 제36항에 있어서,
    상기 수평 방향으로 배치된 에지는 제1 방향으로 연장하는 제1 에지이며, 상기 마이크로 전자 소자의 에지는 상기 제1 방향에 대해 횡단하는 방향인 제2 방향으로 연장하는 제2 에지를 포함하고, 상기 제1 및 제2 마이크로 전자 소자는 각각 다른 쪽 마이크로 전자 소자의 인접하는 제2 에지로부터 수평 방향으로 배치된 하나 이상의 제2 에지를 포함하고, 상기 유전체 층은, 상기 마이크로 전자 소자의 제2 에지 위에 배치되고, 상기 마이크로 전자 소자의 제2 에지를 따라 유닛 콘택까지 연장되는, 적층형 마이크로 전자 유닛.
  38. 적층형 마이크로 전자 유닛으로서,
    수직 방향으로 적층된 제1 및 제2 마이크로 전자 소자로서, 각각의 상기 제1 및 제2 마이크로 전자 소자는, 상기 제1 및 제2 마이크로 전자 소자의 각각의 앞면에 콘택을 구비하여, 각각의 콘택을 통하여 전기적으로 접속 가능하고 검사 가능하고, 제1 레벨에서의 상기 제1 마이크로 전자 소자의 하나 이상의 제1 에지가, 상기 제1 레벨 위에 배치되는 제2 레벨에서의 상기 제2 마이크로 전자 소자의 대응하는 제1 에지를 넘어 연장되는, 제1 및 제2 마이크로 전자 소자;
    상기 제1 및 제2 마이크로 전자 소자의 제1 에지 위에 배치되며, 상기 적층형 마이크로 전자 유닛의 제1 에지를 형성하는 유전체 층; 및
    상기 제1 및 제2 마이크로 전자 소자를 따라서 상기 유전체 층 내에 일정 간격으로 이격된 복수의 구멍 중의 하나를 통해 연장하고, 상기 마이크로 전자 소자의 각각의 앞면에 있는 콘택트로부터 연장된 트레이스에 접속된 도전성 비아(conductive vias)
    를 포함하는 것을 특징으로 하는 적층형 마이크로 전자 유닛.
  39. 적층형 마이크로 전자 유닛에 있어서,
    수직 방향으로 적층된 제1 및 제2 마이크로 전자 소자로서, 상기 제1 마이크로 전자 소자의 앞면이 상기 제2 마이크로 전자 소자의 뒷면 또는 앞면 중 하나 이상 위에 배치되고, 상기 제1 및 제2 마이크로 전자 소자의 앞면들의 길이 및 폭 중의 하나 이상이 서로 상이하고, 상기 앞면 및 뒷면 사이에 연장하는 제1 에지를 갖는 제1 및 제2 마이크로 전자 소자;
    상기 제1 및 제2 마이크로 전자 소자의 상기 제1 에지 위에 배치되는 유전체 층;
    상기 제1 에지를 따라 수평 방향으로 상기 유전체 층 내에 일정 간격으로 이격되고, 상기 제1 및 제2 마이크로 전자 소자의 상기 제1 에지를 따라서 연장하는 복수의 구멍; 및
    상기 구멍을 통해 연장하고, 상기 마이크로 전자 소자의 앞면에 있는 콘택트로부터 연장하는 트레이스에 접속되고, 상기 적층형 마이크로 전자 유닛의 제1 에지를 따라 연장하는 리드
    를 포함하는 것을 특징으로 하는 적층형 마이크로 전자 유닛.
  40. 제32항에 있어서,
    트레이스들 중 하나의 오직 일부를 노출시켜, 적층형 어셈블리를 외부에서 상호접속할 수 있는 유닛 콘택을 형성하는 단계를 더 포함하는, 적층형의 제1 및 제2 마이크로 전자 유닛을 제조하는 방법.
  41. 제38항에 있어서,
    상기 트레이스는 금속인 것인, 적층형 마이크로 전자 유닛.
  42. 제39항에 있어서,
    상기 트레이스는 금속인 것인, 적층형 마이크로 전자 유닛.
KR1020107004470A 2007-07-27 2008-07-25 적층형 마이크로 전자 유닛, 및 이의 제조방법 KR101458538B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US96220007P 2007-07-27 2007-07-27
US60/962,200 2007-07-27
PCT/US2008/009207 WO2009017758A2 (en) 2007-07-27 2008-07-25 Reconstituted wafer stack packaging with after-applied pad extensions

Publications (2)

Publication Number Publication Date
KR20100047880A KR20100047880A (ko) 2010-05-10
KR101458538B1 true KR101458538B1 (ko) 2014-11-07

Family

ID=39768837

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107004470A KR101458538B1 (ko) 2007-07-27 2008-07-25 적층형 마이크로 전자 유닛, 및 이의 제조방법

Country Status (6)

Country Link
US (2) US8461672B2 (ko)
EP (1) EP2186134A2 (ko)
JP (1) JP5572089B2 (ko)
KR (1) KR101458538B1 (ko)
CN (1) CN101809739B (ko)
WO (1) WO2009017758A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003318A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 보호형 칩 스케일 패키지(csp) 패드 구조체

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
KR101588723B1 (ko) 2007-07-31 2016-01-26 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
US8558379B2 (en) 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
US8178978B2 (en) 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
JP5639052B2 (ja) 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
KR101187214B1 (ko) * 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
US8299446B2 (en) * 2009-08-12 2012-10-30 Ultratech, Inc. Sub-field enhanced global alignment
US8242543B2 (en) 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
DE202010000751U1 (de) 2010-01-08 2011-05-12 Big Dutchman International Gmbh Antriebsvorrichtung für eine Membranfiltrationseinrichtung
US20110221053A1 (en) * 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9070423B2 (en) * 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
DE202014006595U1 (de) 2014-08-18 2015-11-19 Big Dutchman International Gmbh Filterelement zur Abtrennung von Partikeln aus einem partikelbelasteten Rohgasstrom
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
JP2017060004A (ja) * 2015-09-16 2017-03-23 株式会社東芝 エンコード装置、デコード装置、エンコードプログラム、デコードプログラム及びストリーミングシステム
US10319639B2 (en) * 2017-08-17 2019-06-11 Semiconductor Components Industries, Llc Thin semiconductor package and related methods
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US20170318273A1 (en) * 2016-04-28 2017-11-02 Qualcomm Incorporated Shift-and-match fusion of color and mono images
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US11404276B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Semiconductor packages with thin die and related methods
US11348796B2 (en) 2017-08-17 2022-05-31 Semiconductor Components Industries, Llc Backmetal removal methods
US11361970B2 (en) 2017-08-17 2022-06-14 Semiconductor Components Industries, Llc Silicon-on-insulator die support structures and related methods
US11404277B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Die sidewall coatings and related methods
FR3109466B1 (fr) * 2020-04-16 2024-05-17 St Microelectronics Grenoble 2 Dispositif de support d’une puce électronique et procédé de fabrication correspondant

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015683A (ja) 1999-04-02 2001-01-19 Interuniv Micro Electronica Centrum Vzw 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (263)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS60160645A (ja) 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
JPS60206058A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4765864A (en) * 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
JP2876773B2 (ja) 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5614766A (en) * 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
WO1993023982A1 (en) * 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
US5322816A (en) * 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
FR2704690B1 (fr) * 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
US5343071A (en) * 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5412539A (en) * 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5424245A (en) * 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6228686B1 (en) * 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
IL110261A0 (en) * 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
US5880010A (en) * 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433846C2 (de) * 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5696030A (en) 1994-09-30 1997-12-09 International Business Machines Corporation Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
JPH08306724A (ja) 1995-04-28 1996-11-22 Matsushita Electron Corp 半導体装置およびその製造方法ならびにその実装方法
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5618752A (en) * 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5604673A (en) * 1995-06-07 1997-02-18 Hughes Electronics Low temperature co-fired ceramic substrates for power converters
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US6002167A (en) * 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JP2743904B2 (ja) * 1996-02-16 1998-04-28 日本電気株式会社 半導体基板およびこれを用いた半導体装置の製造方法
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US5817530A (en) * 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
JP3620936B2 (ja) * 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
KR100214562B1 (ko) * 1997-03-24 1999-08-02 구본준 적층 반도체 칩 패키지 및 그 제조 방법
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US7408249B2 (en) * 1998-02-06 2008-08-05 Tessera Technologies Hungary Kft. Packaged integrated circuits and methods of producing thereof
US6624505B2 (en) * 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
WO1999045588A2 (en) * 1998-03-02 1999-09-10 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6492201B1 (en) * 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6261865B1 (en) * 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
TW522536B (en) * 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
US6229216B1 (en) * 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
JP3228257B2 (ja) * 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6130823A (en) * 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
US6204562B1 (en) * 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package
JP3423897B2 (ja) 1999-04-01 2003-07-07 宮崎沖電気株式会社 半導体装置の製造方法
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US20030233704A1 (en) * 2000-04-17 2003-12-25 Miguel Castellote Air massage system for bathtub
WO2000074134A1 (de) * 1999-05-27 2000-12-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
JP2001035995A (ja) 1999-07-22 2001-02-09 Seiko Epson Corp 半導体チップの貫通孔形成方法
WO2001015228A1 (fr) 1999-08-19 2001-03-01 Seiko Epson Corporation Panneau de cablage, procede de fabrication d'un panneau de cablage, dispositif semiconducteur, procede de fabrication d'un dispositif semiconducteur, carte a circuit imprime et appareil electronique
JP3833859B2 (ja) * 1999-10-14 2006-10-18 ローム株式会社 半導体装置およびその製造方法
US6316287B1 (en) 1999-09-13 2001-11-13 Vishay Intertechnology, Inc. Chip scale surface mount packages for semiconductor device and process of fabricating the same
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001156250A (ja) 1999-11-24 2001-06-08 Seiko Epson Corp 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP3879351B2 (ja) * 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6498387B1 (en) * 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6344401B1 (en) * 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
NO20001360D0 (no) 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
US6396710B1 (en) * 2000-05-12 2002-05-28 Raytheon Company High density interconnect module
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) * 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002184937A (ja) * 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP3915513B2 (ja) 2001-01-12 2007-05-16 コニカミノルタホールディングス株式会社 撮像装置
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
KR100352236B1 (ko) * 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
US6867123B2 (en) 2001-02-08 2005-03-15 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
JP3651413B2 (ja) * 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6878608B2 (en) 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
JP3660918B2 (ja) * 2001-07-04 2005-06-15 松下電器産業株式会社 半導体装置及びその製造方法
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
TWI241674B (en) 2001-11-30 2005-10-11 Disco Corp Manufacturing method of semiconductor chip
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6806559B2 (en) 2002-04-22 2004-10-19 Irvine Sensors Corporation Method and apparatus for connecting vertically stacked integrated circuit chips
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
JP4215571B2 (ja) 2002-06-18 2009-01-28 三洋電機株式会社 半導体装置の製造方法
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6984545B2 (en) 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
JP2004063569A (ja) 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
SE0202681D0 (sv) 2002-09-10 2002-09-10 Frank Niklaus Hermetic sealing with combined adhesive bonding and sealing rings
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
JP4081666B2 (ja) * 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6869824B2 (en) 2002-10-29 2005-03-22 Ultratera Corporation Fabrication method of window-type ball grid array semiconductor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
DE10253163B4 (de) 2002-11-14 2015-07-23 Epcos Ag Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
CN1650426A (zh) 2002-12-17 2005-08-03 富士通株式会社 半导体装置及叠层型半导体装置
JP3566957B2 (ja) 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法
KR20040059742A (ko) 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP4238041B2 (ja) 2003-02-06 2009-03-11 アドバンスト ダイシング テクノロジース リミテッド ダイシング装置、ダイシング方法及び半導体装置の製造方法
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2004342862A (ja) 2003-05-16 2004-12-02 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュール
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
WO2004109771A2 (en) 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP2005011856A (ja) * 2003-06-17 2005-01-13 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
WO2004114397A1 (en) 2003-06-20 2004-12-29 Koninklijke Philips Electronics N.V. Electronic device, assembly and methods of manufacturing an electronic device
KR101078621B1 (ko) 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
US7061085B2 (en) 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
KR100594229B1 (ko) 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2005101067A (ja) 2003-09-22 2005-04-14 Sharp Corp 基板の配線構造および配線形成方法
US7224056B2 (en) 2003-09-26 2007-05-29 Tessera, Inc. Back-face and edge interconnects for lidded package
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US7160753B2 (en) 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
JP4285309B2 (ja) 2004-04-13 2009-06-24 パナソニック株式会社 電子回路モジュールの製造方法と多層電子回路モジュールおよびその製造方法
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7952189B2 (en) 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4211696B2 (ja) 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
KR100587081B1 (ko) 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
US20060019468A1 (en) 2004-07-21 2006-01-26 Beatty John J Method of manufacturing a plurality of electronic assemblies
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
JP2006073825A (ja) 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
WO2006027981A1 (ja) * 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
TWI273682B (en) 2004-10-08 2007-02-11 Epworks Co Ltd Method for manufacturing wafer level chip scale package using redistribution substrate
KR100855819B1 (ko) 2004-10-08 2008-09-01 삼성전기주식회사 금속 밀봉부재가 형성된 ｍｅｍｓ 패키지
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7449779B2 (en) 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP4237160B2 (ja) 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4308797B2 (ja) 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
US7208345B2 (en) * 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4551321B2 (ja) 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7419853B2 (en) 2005-08-11 2008-09-02 Hymite A/S Method of fabrication for chip scale package for a micro component
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7485969B2 (en) 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
WO2007066409A1 (ja) 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7632708B2 (en) 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7741707B2 (en) 2006-02-27 2010-06-22 Stats Chippac Ltd. Stackable integrated circuit package system
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
JP5258567B2 (ja) 2006-08-11 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7663213B2 (en) * 2006-11-13 2010-02-16 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with a double-layer lead structure and method of fabricating the same
US7394152B2 (en) * 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080157327A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
TW200845339A (en) * 2007-05-07 2008-11-16 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
TW200917391A (en) 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US8766910B2 (en) 2007-07-04 2014-07-01 Cypress Semiconductor Corporation Capacitive sensing control knob
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR101588723B1 (ko) 2007-07-31 2016-01-26 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR20090047776A (ko) 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7973416B2 (en) 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
JP5639052B2 (ja) 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
KR100997787B1 (ko) * 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US20100065949A1 (en) 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
KR101187214B1 (ko) 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015683A (ja) 1999-04-02 2001-01-19 Interuniv Micro Electronica Centrum Vzw 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003318A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 보호형 칩 스케일 패키지(csp) 패드 구조체
KR102110283B1 (ko) * 2017-06-30 2020-05-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 보호형 칩 스케일 패키지(csp) 패드 구조체

Also Published As

Publication number Publication date
US8883562B2 (en) 2014-11-11
US8461672B2 (en) 2013-06-11
WO2009017758A2 (en) 2009-02-05
KR20100047880A (ko) 2010-05-10
EP2186134A2 (en) 2010-05-19
WO2009017758A3 (en) 2009-04-02
US20110006432A1 (en) 2011-01-13
CN101809739A (zh) 2010-08-18
US20130344652A1 (en) 2013-12-26
CN101809739B (zh) 2014-08-20
JP2010534951A (ja) 2010-11-11
JP5572089B2 (ja) 2014-08-13

Similar Documents

Publication Publication Date Title
KR101458538B1 (ko) 적층형 마이크로 전자 유닛, 및 이의 제조방법
US8551815B2 (en) Stack packages using reconstituted wafers
KR101187214B1 (ko) 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
KR101655897B1 (ko) 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법
KR101542478B1 (ko) 도전성 포스트를 갖는 상호접속 소자의 제조 방법
US8043895B2 (en) Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US9876002B2 (en) Microelectronic package with stacked microelectronic units and method for manufacture thereof
KR101614960B1 (ko) 반도체 다이 어셈블리 및 반도체 다이 준비 방법
US20120146216A1 (en) Semiconductor package and fabrication method thereof
US20080179733A1 (en) Semiconductor multi-package module including tape substrate land grid array package stacked over ball grid array package
KR20170082677A (ko) 관통 몰드 커넥터를 포함하는 반도체 패키지 및 제조 방법
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
CN115527972A (zh) 高密度互联三维集成器件封装结构及其制造方法
TWI729955B (zh) 模組化堆疊式半導體封裝方法
TWI550792B (zh) 半導體裝置、半導體積層模組構造、積層模組構造及此等之製造方法
KR102421816B1 (ko) 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법
US20060141666A1 (en) Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby
JP6034664B2 (ja) 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法
CN116247030A (zh) 器件封装件及其方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 4