KR102110283B1 - 보호형 칩 스케일 패키지(csp) 패드 구조체 - Google Patents

보호형 칩 스케일 패키지(csp) 패드 구조체 Download PDF

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치아-찬 첸
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Abstract

집적 회로(integrated circuit: IC) 패키지를 형성하기 위한 방법이 제공된다. 일부 실시예에서, 스크라이브 라인, 제1 IC 다이, 제2 IC 다이, 및 패시베이션층을 포함하는 반도체 워크피스가 형성된다. 스크라이브 라인은 제1 다이 및 제2 IC 다이를 분리하고, 패시베이션층은 제1 다이 및 제2 IC 다이를 덮는다. 제1 IC 다이는 회로 및 회로에 전기적으로 결합된 패드 구조체를 포함한다. 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함한다. 브리지는 스크라이브 라인 내에 있고 제1 패드를 제2 패드에 접속한다. 패시베이션층은 제1 패드를 노출시키지만 제2 패드는 노출시키지 않도록 패터닝되고, 시험이 제1 패드를 통해 회로에 대해 수행된다. 반도체 워크피스는 스크라이브 라인 영역을 따라 절단되어 제1 다이 및 제2 IC 다이를 개별화하고, 브리지를 제거한다.

Description

보호형 칩 스케일 패키지(CSP) 패드 구조체{PROTECTED CHIP-SCALE PACKAGE(CSP) PAD STRUCTURE}
관련 출원의 참조
본 출원은 2017년 6월 30일 출원되었고 그 내용이 본 명세서에 그대로 참조로서 합체되어 있는 미국 가출원 제62/527,164호의 이익을 청구한다.
집적 회로(integrated circuit: IC)의 벌크 제조 중에, 복수의 IC 다이가 반도체 기판 상에 형성된다. IC 다이는 이어서 분리되고 패키징된다. IC 다이를 패키징하기 위한 일 프로세스는 칩 스케일 패키징(chip-scale packaging: CSP) 프로세스이다. CSP 프로세스는 예를 들어, IC 다이의 다이 면적의 약 1.0 내지 1.2배인 직접 표면 실장 가능 패키지 내에 단일의 IC 다이를 패키징하는 패키징 프로세스일 수도 있다.
본 개시내용의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 내지 도 1c 내지 도 4a 내지 도 4c는 보호형 칩 스케일 패키징(CSP) 패드 구조체를 사용하여 집적 회로(IC) 패키지를 형성하기 위한 방법의 일부 실시예의 일련의 뷰를 도시하고 있는 도면.
도 5는 도 1a 내지 도 1c 내지 도 4a 내지 도 4c의 방법의 일부 실시예의 흐름도.
도 6 내지 도 9, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 도 13 내지 도 19, 도 20a, 도 20b 및 도 21 내지 도 26은 도 1a 내지 도 1c 내지 도 4a 내지 도 4c의 방법의 일부 더 상세한 실시예의 일련의 뷰를 도시하고 있는 도면.
도 27은 도 6 내지 도 9, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 도 13 내지 도 19, 도 20a, 도 20b 및 도 21 내지 도 26의 방법의 일부 실시예의 흐름도.
도 28a 내지 도 28c는 도 27의 방법에 따라 형성된 IC 패키지의 일부 실시예의 뷰를 도시하고 있는 도면.
본 개시내용은 본 개시내용의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
다수의 전자 디바이스는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 이미지 센서(CIS)를 포함한다. CIS 패키지를 형성하기 위한 방법에 따르면, 복수의 집적 회로(IC) 다이가 반도체 기판 상에 형성된다. 각각의 IC 다이는 이미지 감지 회로 및 복수의 패드를 포함한다. 패드는 IC 다이의 주연부를 따라 측방향으로 연장하고, 패시베이션층에 의해 덮인다. 또한, 패드는 이미지 감지 회로에 전기적으로 결합된다. IC 다이가 형성된 후에, 개구가 패시베이션층 내에 형성되어 패드를 노출시키고, 회로 프로브(circuit probe: CP) 시험의 제1 라운드가 패드를 사용하여 이미지 감지 회로에 대해 수행된다. CP 시험의 제1 라운드가 포지티브인 것으로 가정하면, 컬러 필터의 어레이 및 마이크로렌즈의 어레이가 각각의 IC 다이 상에 적층되어 형성된다. 또한, CP 시험의 제2 라운드가 패드를 사용하여 수행된다. CP 시험의 제2 라운드가 포지티브인 것으로 가정하면, 칩 스케일 패키징(CSP) 프로세스가 수행된다. 반도체 기판은 다이싱되어(diced) IC 다이를 개별화하고 패드의 측벽을 노출시킨다. 또한, 패드의 측벽과의 직접 접촉부로부터 IC 다이의 이면으로 IC 다이의 측벽을 따라 연장하는 외부 링크가 형성된다.
이 방법의 과제는 패드가 CP 시험의 제1 라운드를 위해 일단 개방되면 부식 및 다른 손상에 민감하다는 것이다. 예를 들어, 후속 처리(예를 들어, CP 시험의 제1 라운드 또는 컬러 필터 어레이의 형성) 중에 생성된 염소 이온 및 다른 오염물이 패드를 부식시킬 수도 있다. 패드를 손상하는 것은 CIS의 기능성 및 성능에 악영향을 미칠 수도 있다. 예를 들어, 손상은 이미지 감지 회로가 CP 시험의 제2 라운드를 실패할 수도 있는 점으로 패드의 접촉 저항을 증가시킬 수도 있다. 또한, 패드를 손상하는 것은 CIS의 신뢰성에 악영향을 미칠 수도 있다. 예를 들어, 외부 링크는 패드로의 손상에 기인하여 패드에 열악하게 접합할 수도 있어, 이에 의해 시간 경과에 따른 층간박리를 유발한다. 이는 패드로부터, 외부 링크 내로 확산하여 외부 링크를 손상시키는 염소 이온 또는 다른 오염물에 의해 악화될 수도 있다.
상기의 견지에서, 본 출원의 다양한 실시예는 보호형 CSP 패드 구조체를 사용하여 IC 패키지(예를 들어, CIS 패키지)를 형성하기 위한 방법을 제공한다. 일부 실시예에서, 스크라이브 라인 영역, 제1 IC 다이, 제2 IC 다이, 및 패시베이션층을 포함하는 반도체 워크피스가 형성된다. 스크라이브 라인 영역은 제1 및 제2 IC 다이를 분리하고 이들에 인접하고, 패시베이션층은 제1 및 제2 IC 다이를 덮는다. 제1 IC 다이는 회로 및 회로에 전기적으로 결합된 패드 구조체를 포함한다. 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함한다. 브리지는 스크라이브 라인 영역 내에 있고, 제1 패드로부터 제2 패드로 연장하여 제1 패드를 제2 패드에 접속한다. 패시베이션층은 제1 패드를 노출시키지만 제2 패드는 노출시키지 않도록 패터닝되고, 시험(예를 들어, CP 시험)이 제1 패드를 통해 회로에 대해 수행된다. 반도체 워크피스는 스크라이브 라인 영역을 따라 절단되어 제1 및 제2 IC 다이를 개별화하고, 브리지를 제거하고, 패시베이션층은 제2 패드를 덮는다.
일단 패시베이션층이 제1 패드를 노출시키도록 패터닝되면, 제1 패드는 후속의 처리 중에 부식 및 다른 손상을 받게 된다. 그러나, 제2 패드는 후속의 처리 중에 패시베이션층에 의해 덮여 유지되기 때문에, 제2 패드는 부식 및 다른 손상이 없거나 실질적으로 없다. 또한, 절단은 브리지를 제거하기 때문에, 제2 패드는 제1 패드에 독립적이고 제1 패드로의 손상에 의해 영향을 받지 않는다. 이에 따라, 제2 패드는 부식 및 다른 손상의 염려 없이 제1 IC 다이를 패키징하는데 사용될 수도 있다. 예를 들어, 제2 패드와의 측방향 접촉부(lateral contact)로부터 제1 IC 다이의 이면으로 제1 IC 다이의 측벽을 따라 연장하는 외부 링크가 형성될 수도 있다. 이는 이어서 패키징된 제1 IC 다이의 기능성 및 신뢰성을 증가시킨다. 예를 들어, 제2 패드와 외부 링크 사이의 접촉 저항은 낮을 수도 있다. 다른 예로서, 제2 패드와 외부 링크 사이의 접합 성능이 높을 수도 있다.
도 1a 내지 도 1c 내지 도 4a 내지 도 4c를 참조하면, 보호형 CSP 패드 구조체를 사용하여 IC 패키지를 형성하기 위한 방법의 일부 실시예의 일련의 뷰(100A 내지 100C 내지 400A 내지 400C)가 제공된다. "a"의 접미사를 갖는 도면은 방법의 다양한 스테이지에서 레이아웃 뷰(100A, 200A, 300A, 400A)이다. "b"의 접미사를 갖는 도면은 "a"의 접미사를 갖는 도면에서 라인 A-A'를 따라 취한 단면도(100B, 200B, 300B, 400B)이다. "c"의 접미사를 갖는 도면은 "a"의 접미사를 갖는 도면에서 라인 B-B'를 따라 취한 단면도(100C, 200C, 300C, 400C)이다.
도 1a의 레이아웃 뷰(100A)에 의해 도시되어 있는 바와 같이, 제1 IC 다이(104a) 및 제2 IC 다이(104b)를 포함하는 반도체 워크피스(102)가 형성된다. 일부 실시예에서, 반도체 워크피스(102)는 부가의 IC 다이(도시 생략)를 포함한다. 제1 및 제2 IC 다이(104a, 104b)는 반도체 워크피스(102)의 스크라이브 라인 영역(106)에 의해 포위되고, 서로로부터 측방향으로 이격된다. 스크라이브 라인 영역(106)은 후속 처리 중에 제1 IC 다이(104a) 및 제2 IC 다이(104b)를 싱귤레이션하기(singulate) 위해 다이 톱이 그를 통해 진행하는 반도체 워크피스(102)의 영역이다.
제1 및 제2 IC 다이(104a, 104b)는 회로(108) 및 복수의 패드 구조체(110)를 각각 포함한다. 용이한 예시를 위해, 패드 구조체(110)의 단지 일부만이 도면 부호 표기되어 있다(110). 회로(108)는 IC 다이(예를 들어, 104a 또는 104b)의 중심에 있고, 예를 들어 이미지 감지 회로 또는 일부 다른 회로일 수도 있다. 일부 실시예에서, 회로(108)는 화소 센서 어레이(108p) 및 지지 회로(108s)를 포함한다. 각각의 회로(108)에 대한 빗금(hashing)은 화소 센서 어레이(108p)와 지지 회로(108s) 사이에서 변하여 이들 영역 사이를 구별하는 것을 더 용이하게 하고 있다는 것을 주목하라. 화소 센서 어레이(108p)는 예를 들어, 회로(108)의 중심에 있을 수도 있고, 지지 회로(108s)는 예를 들어, 회로(108)의 주연부에 있을 수도 있다. 또한, 지지 회로(108s)는 화소 센서 어레이(108p)의 동작을 지원하고, 예를 들어 이미지 신호 프로세서(image signal processor: ISP), 판독/기입 회로, 및 다른 지지 회로를 포함할 수도 있다. 패드 구조체(110)는 IC 다이의 경계를 따라 회로(108)를 측방향으로 둘러싸고, 부분적으로 스크라이브 라인 영역(106) 내에 있다. 또한, 패드 구조체(110)는 예를 들어, 구리, 알루미늄, 알루미늄 구리, 일부 다른 도전성 재료, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다.
각각의 패드 구조체(110)는 제1 패드(110f), 제2 패드(110s), 및 브리지(110b)를 포함한다. 용이한 예시를 위해, 제1 패드(110f)는 단지 패드 구조체(110)의 일부에 대해서만 도면 부호 표기되어 있고(110f), 제2 패드(110s)는 단지 패드 구조체(110)의 일부에 대해서만 도면 부호 표기되어 있고(110s), 브리지(110b)는 단지 패드 구조체(110)의 일부에 대해서만 도면 부호 표기되어 있다(110b). 또한, 각각의 패드 구조체(110)에 대한 빗금은 제1 패드(110f), 제2 패드(110s), 및 브리지(110b) 사이에서 변하여 패드 구조체의 이들 영역 사이를 구별하는 것을 더 용이하게 하고 있다. 이에 불구하고, 제1 패드(110f), 제2 패드(110s), 및 브리지(110b)는 예를 들어 연속적일 수도 있다는 것(예를 들어, 공통 퇴적부 또는 공통 재료편으로부터 형성됨)이 이해되어야 한다. 이하에 명백해질 것인 바와 같이, 제1 패드(110f)는 또한 CP 패드라 칭할 수도 있고, 제2 패드(110s)는 또한 패키지 패드라 칭할 수도 있다. 제1 및 제2 패드(110f, 110s)는 IC 다이(예를 들어, 104a 또는 104b)의 경계를 따라 측방향으로 이격되고, 브리지(110b)는 경계를 따라 제1 패드(110f)로부터 제2 패드(110s)로 연장하여 제1 및 제2 패드(110f, 110s)를 전기적으로 결합한다. 또한, 제1 및 제2 패드(110f, 110s)는 적어도 부분적으로 스크라이브 라인 영역(106)의 외부에 있는 반면에, 브리지(110b)는 완전히 스크라이브 라인 영역(106) 내에 있다. 일부 실시예에서, 각각의 패드 구조체(110)는 U형 레이아웃 또는 일부 다른 레이아웃을 갖는다.
도 1b의 단면도(100B)에 의해 도시되어 있는 바와 같이, 반도체 워크피스(102)는 반도체 기판(112) 및 상호접속 구조체(114)를 포함한다. 반도체 기판(112) 및 상호접속 구조체(114)는 회로(108)를 수용하고 적어도 부분적으로 규정한다. 예를 들어, 반도체 기판(112)은 회로(108)의 반도체 디바이스를 적어도 부분적으로 규정할 수도 있고, 상호접속 구조체(114)는 회로(108)의 반도체 디바이스를 상호접속할 수도 있다. 반도체 디바이스는 예를 들어, 트랜지스터, 포토다이오드, 및 다른 반도체 디바이스를 포함할 수도 있다.
회로(108)가 화소 센서 어레이(108p)를 포함하는 일부 실시예에서, 회로(108)는 행 및 열로 배열되어 화소 센서 어레이(108p)를 규정하는 복수의 화소 센서(116)를 포함한다. 용이한 예시를 위해, 화소 센서(116)의 단지 일부만이 도면 부호 표기되어 있다(116). 화소 센서(116)는 예를 들어, 능등 화소 센서(active pixel sensors: APSs) 또는 일부 다른 유형의 화소 센서일 수도 있다. 또한, 회로(108)가 지지 회로(108s)를 포함하는 일부 실시예에서, 회로(108)는 지지 회로(108s)를 적어도 부분적으로 규정하는 복수의 지지 디바이스(118)를 포함한다. 지지 디바이스(118)는 예를 들어, 금속 산화물 반도체(metal-oxide-semiconductor: MOS) 전계 효과 트랜지스터(field-effect transistors)(MOFSETs), 절연 게이트 필드 효과 트랜지스터(insulated-gate field-effect transistors: IGFETs), 일부 다른 유형의 트랜지스터, 일부 다른 유형의 반도체 디바이스, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다.
반도체 기판(112)은 상호접속 구조체(114) 아래에 놓이고, 예를 들어 벌크 실리콘 기판, 실리콘 온 절연체(silicon-on-insulator: SOI) 기판, 또는 일부 다른 유형의 반도체 기판일 수도 있다. 상호접속 구조체(114)는 층간 유전막(interlayer dielectric: ILD) 층(120) 및 ILD 층(120)을 덮고 있는 패시베이션층(122)을 포함한다. ILD 층(120)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다. 본 명세서에 사용될 때, 로우 k 유전체는 약 3.9, 3.0, 2.0 또는 1.0 미만의 유전 상수(k)를 갖는 유전체이다. 패시베이션층(122)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 일부 다른 유전체, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다. 상호접속 구조체(114)는 복수의 도전성 특징부를 더 포함한다.
도전성 특징부 및 패드 구조체(110)는 ILD 층(120) 및 패시베이션층(122) 내에 적층된다. 도전성 특징부는 회로(108)의 디바이스[예를 들어, 화소 센서(116) 및/또는 지지 디바이스(118)]를 상호접속하고 또한 패드 구조체(110)를 회로(108)에 전기적으로 결합하는 도전성 경로를 규정한다. 일부 실시예에서, 도전성 특징부는 패드 구조체(110)의 제2 패드(110s)에 직접적으로, 그리고 패드 구조체(110)의 제2 패드(110s) 및 브리지(110b)(도 1a 참조)를 통해 패드 구조체(110)의 제1 패드(110f)(도 1a 참조)에 간접적으로 전기적으로 결합한다. 도전성 특징부는 와이어(124w) 및 비아(via)(124v)를 포함한다. 용이한 예시를 위해, 와이어(124w)의 단지 일부만이 도면 부호 표기되어 있고(124w), 비아(124v)의 단지 일부만이 도면 부호 표기되어 있다(124v). 와이어(124w) 및/또는 비아(124v)는 구리, 알루미늄, 알루미늄 구리, 텅스텐, 일부 다른 도전성 재료, 또는 이들의 임의의 조합이거나 또는 그렇지 않으면 이들을 포함한다.
도 1c의 단면도(100C)에 의해 도시되어 있는 바와 같이, 패드 구조체(110)의 제1 및 제2 패드(110f, 110s)는 패시베이션층(122)에 의해 덮여 있다. 패드 구조체(110)는 예를 들어, 도 1a 및 도 1b의 각각의 다른 패드 구조체를 표현할 수도 있다. 패시베이션층(122)이 제1 및 제2 패드(110f, 110s)를 덮고 있기 때문에, 제1 및 제2 패드(110f, 110s)는 제1 및 제2 패드(110f, 110s)를 부식하거나 또는 다른 방식으로 손상시킬 수도 있는 반도체 워크피스(102)의 주위 환경으로부터 보호된다.
도 2a 내지 도 2c의 뷰(200A 내지 200C)에 의해 도시되어 있는 바와 같이, CP 개구(202)(도 2a 또는 도 2c 참조)가 패시베이션층(122)(도 2b 및 도 2c 참조) 내에 형성되어 패드 구조체(110)의 제2 패드(110s)를 노출시키지 않고 패드 구조체(110)의 제1 패드(110f)를 노출시킨다. 용이한 예시를 위해, CP 개구(202)의 단지 일부만이 도면 부호 표기되어 있다(202). 일부 실시예에서, CP 개구(202)는 각각의 제1 패드(110f)를 위한 CP 개구를 포함하고, 그리고/또는 CP 개구(202)는 스크라이브 라인 영역(106)을 중첩한다. 또한, 일부 실시예에서, CP 개구(202)는 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
일부 실시예에서, CP 개구(202)가 형성된 후에, CP 시험의 제1 라운드가 패드 구조체(110)의 제1 패드(110f)를 사용하여 회로(108)에 대해 수행된다. CP 시험의 제1 라운드의 결과에 따라, 반도체 워크피스(102)는 스크랩핑되거나(scrapped) 또는 재가공되고, 또는 이하에 설명되는 후속의 처리로 진행한다. 또한, 일부 실시예에서, 제1 패드(110f)는 반도체 워크피스(102)의 주위 환경으로의 노출에 기인하여 CP 시험의 제1 라운드 중에 부식하거나 또는 다른 방식으로 손상되게 된다. 예를 들어, 제1 패드(110f)는 이러한 노출에 기인하여 산화할 수도 있다. 제1 패드(110f)가 부식되거나 또는 다른 방식으로 손상되게 되더라도, 패드 구조체(110)의 제2 패드(110s)는 제2 패드(110s)가 CP 시험의 제1 라운드 중에 패시베이션층(122)에 의해 덮여 유지되기 때문에 손상되지 않고 부식되지 않고 유지된다.
도 3a 내지 도 3c의 뷰(300A 내지 300C)에 의해 도시되어 있는 바와 같이, 일부 실시예에서, 컬러 필터(304)의 어레이(302)(도 3b 참조) 및 마이크로렌즈(308)의 어레이(306)(도 3b 참조)가 패시베이션층(122) 상에 적층되어 형성되어, 각각의 화소 센서 어레이(108p)를 중첩한다. 용이한 예시를 위해, 컬러 필터(304)의 단지 일부만이 도면 부호 표기되어 있고(304), 마이크로렌즈(308)의 단지 일부만이 도면부호 표기되어 있다(308). 또한, 용이한 예시를 위해, 컬러 필터(304)의 어레이(302)는 단지 화소 센서 어레이(108p) 중 하나에 대해서만 도면 부호 표기되어 있고(302), 마이크로렌즈(308)의 어레이(306)는 단지 화소 센서 어레이(108p) 중 하나에 대해서만 도면 부호 표기되어 있다(306).
또한, 일부 실시예에서, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)가 형성된 후에, CP 시험의 제2 라운드가 패드 구조체(110)의 제1 패드(110f)를 사용하여 회로(108)에 대해 수행된다. CP 시험의 제2 라운드의 결과에 따라, 반도체 워크피스(102)는 스크랩핑되거나 또는 재가공되고, 또는 이하에 설명되는 후속의 처리로 진행한다.
도 3a 내지 도 3c의 뷰(300A 내지 300C)에 의해 또한 도시되어 있는 바와 같이, 손상(310)(도 3a 및 도 3c 참조)이 CP 개구(202)를 통해 패드 구조체(110)의 제1 패드(110f) 상에 형성된다. 손상(310)은 예를 들어, 부식 및 다른 손상을 포함할 수도 있다. 일부 실시예에서, 손상(310)은 CP 시험의 제1 라운드 중에, CP 시험의 제2 라운드 중에, 컬러 필터(304)의 어레이(302)(도 3b 참조) 및 마이크로렌즈(308)의 어레이(306)(도 3b 참조)를 형성하는 동안, 또는 이들의 임의의 조합에서 형성된다. 예를 들어, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)를 형성하기 위한 프로세스는 손상(310)을 유발하는 염소 가스를 사용할 수도 있다. 패드 구조체(110)의 제2 패드(110s)는 CP 시험을 위해 CP 개구(202)에 의해 노출되지 않았고 패시베이션층(122)에 의해 덮여 유지되었기 때문에, 제2 패드(110s)는 손상되지 않고 부식되지 않고 유지된다.
도 4a 내지 도 4c의 뷰(400A 내지 400C)에 의해 도시되어 있는 바와 같이, 제1 및 제2 IC 다이(104a, 104b)(도 3a 내지 도 3c 참조)를 패키징하기 위한 CSP 프로세스가 수행된다. 용이한 예시를 위해, 단지 제1 IC 다이(104a)가 도시되어 있다. CSP 프로세스는 스크라이브 라인 영역(106)(도 3a 내지 도 3c 참조)을 따라 반도체 워크피스(102)(도 3a 내지 도 3c 참조)를 절단함으로써 제1 및 제2 IC 다이(104a, 104b)를 싱귤레이션하는 것을 포함한다. 싱귤레이션은 패드 구조체(110)의 브리지(110b)(도 3a 내지 도 3c 참조)를 제거하여, 이에 의해 제1 패드(110f)를 제2 패드(110s)로부터 물리적으로 그리고 전기적으로 분리한다. 싱귤레이션은 예를 들어, 다이 톱 또는 일부 다른 절단 공구에 의해 수행될 수도 있다. 일부 실시예에서, 싱귤레이션과 CP 시험의 제2 라운드 사이에 수행된 프로세스는 제1 패드(110f)의 부식 또는 손상을 또한 유발한다.
부가적으로, CSP 프로세스는 제2 패드(110s)의 적어도 일부(예를 들어, 모두)의 각각에 대해, 제2 패드의 측벽과의 측방향 접촉부로부터 대응 IC 다이의 이면으로, 대응 IC 다이[예를 들어, 제1 IC 다이(104a) 또는 제2 IC 다이(104b)]의 측벽을 따라 연장하는 외부 링크(402)(도 4a 및 도 4b 참조)를 형성하는 것을 포함한다. 용이한 예시를 위해, 외부 링크(402)는 단지 제2 패드(110s)의 일부에 대해서만 도면 부호 표기되어 있다(402). 또한, 용이한 예시를 위해, 외부 링크(402)가 형성되는 프로세스가 상이한 일련의 도면에 관하여 이하에 설명된다. 외부 링크(402)는 예를 들어, 알루미늄 구리, 알루미늄, 구리, 일부 다른 금속, 또는 일부 다른 도전성 재료일 수도 있다.
제2 패드(110s)로부터 제1 패드(110f)를 분리함으로써, 제1 패드(110f)는 전기적으로 플로팅한다(floating). 또한, 제2 패드(110s)는 손상 또는 다른 손상의 염려 없이 CSP 프로세스 중에 사용될 수도 있다. 제2 패드(110s)는 패시베이션층(122)에 의해 덮여 있고, 따라서 부식 및 다른 부식이 없다. 또한, 제2 패드(110s)는 제1 패드(110f)로부터 분리되어 있기 때문에, 제2 패드(110s)는 제1 패드(110f) 상의 손상(310)에 의해 영향을 받지 않는다. 이에 따라, 제2 패드(110s)와의 접촉 저항이 낮고, 제2 패드와 외부 링크(402) 사이의 접합 강도가 높다. 이는 이어서, 제1 및 제2 IC 다이(104a, 104b)의 기능성 및 신뢰성을 향상시킨다.
일부 실시예에서, 외부 링크(402)는 반도체 기판(112)과 각각의 외부 링크(402) 사이에서 측벽을 측방향으로 라이닝하는 접착층(404)에 의해 반도체 기판(112)의 측벽으로부터 전기적으로 절연된다. 접착층(404)은 예를 들어, 유전성 에폭시 또는 일부 다른 유전성 접착제일 수도 있다. 또한, 일부 실시예에서, 접착층(404)은 반도체 기판(112)의 이면에 하부 절연 플레이트(406)를 고정하여, 접착층(404)이 하부 절연 플레이트(406)와 반도체 기판(112) 사이에 수직으로 있게 된다. 하부 절연 플레이트(406)는 예를 들어, 투명할 수도 있고, 그리고/또는 예를 들어, 글래스 또는 일부 다른 절연 재료일 수도 있다. 일부 실시예에서, 외부 링크(402)는 하부 절연 플레이트(406)의 측벽을 따라, 그리고 하부 절연 플레이트(406)의 이면을 따라 측방향으로 이면 상의 도전성 범프(410)와 배리어 요소(408) 사이로 수직으로 각각 연장한다. 배리어 요소(408)는 도전성 범프(410)의 재료가 하부 절연 플레이트(406)로 이동하는 것을 차단하고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 유전체일 수도 있다. 도전성 범프(410)는 대응 외부 링크를 통해 제2 패드(110s) 중 하나에 전기적으로 결합되고, 예를 들어 땜납 또는 일부 다른 도전성 재료일 수도 있다.
도 5를 참조하면, 도 1a 내지 도 1c 내지 도 4a 내지 도 4c의 방법의 일부 실시예의 흐름도(500)가 제공된다.
502에서, 제1 IC 다이 및 제2 IC 다이를 포함하는 반도체 워크피스가 형성된다. 제1 및 제2 IC 다이는 스크라이브 라인 영역에 의해 분리되어 있고, 예를 들어 CIS일 수도 있거나 또는 그렇지 않으면 이를 포함할 수도 있다. 제1 IC 다이는 도전성 브리지에 의해 접속되어 있는 패키지 패드 및 CP 패드를 갖는다. 또한, 도전성 브리지는 스크라이브 라인 영역 내에 있다. 예를 들어, 도 1a 내지 도 1c 참조.
504에서, 패키지 패드 및 CP 패드를 덮고 있는 패시베이션층 내로 에칭이 수행되어 CP 패드를 노출시키지만, 패키지 패드는 노출시키지 않는 CP 개구를 형성한다. 예를 들어, 도 2a 내지 도 2c 참조.
506에서, CP 시험의 제1 라운드가 CP 개구를 통해 CP 패드를 사용하여 제1 IC 다이에 대해 수행된다.
508에서, 컬러 필터 및 마이크로렌즈가 형성되어 제1 IC 다이의 화소 센서 어레이를 덮는다. 컬러 필터 및 마이크로렌즈는 CP 패드가 CP 개구에 의해 노출되어 있는 동안 형성된다. 예를 들어, 도 3a 내지 도 3c 참조.
510에서, CP 시험의 제2 라운드가 CP 개구를 통해 CP 패드를 사용하여 제1 IC 다이에 대해 수행된다.
512에서, CSP 프로세스가 제1 및 제2 IC 다이를 패키징하도록 수행된다. 예를 들어, 도 4a 내지 도 4c 참조. CSP 프로세스는 512a에서, 스크라이브 라인 영역을 따라 반도체 워크피스를 절단하여 제1 및 제2 IC 다이를 분리하고 CP 패드와 패키지 패드를 접속하는 도전성 브리지를 제거하는 것을 포함한다. 또한, CSP 프로세스는 512b에서, 패키지 패드의 측벽과의 측방향 접촉부로부터 제1 IC 다이의 이면으로, 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 것을 포함한다.
CP 패드는 CP 개구에 의해 노출된 후에 CP 시험을 위해 사용되고, 반면에 패키지 패드는 패시베이션층에 의해 덮여 유지되고, 따라서 부식 및 다른 손상이 없다. 또한, 절단은 CP 패드와 패키지 패드를 분리하여, 패키지 패드가 부식 또는 다른 손상의 염려 없이 CSP 프로세스 중에 사용될 수도 있게 된다. 이는 이어서, 제1 및 제2 IC 다이의 기능성 및 신뢰성을 향상시킬 수도 있고, 이어서 패키지 패드와 외부 링크 사이의 접합 성능을 향상시킬 수도 있다.
도 5의 흐름도(500)는 일련의 동작 또는 이벤트로서 본 명세서에 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정의 개념으로 해석되어서는 안된다는 것이 이해될 수 있을 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 본 명세서에 예시되고 그리고/또는 설명된 것들 이외의 다른 동작 또는 이벤트와 동시에 발생할 수도 있다. 또한, 모든 예시된 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는데 요구되는 것은 아닐 수도 있고, 본 명세서에 설명된 동작의 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수도 있다.
도 6 내지 도 9, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 도 13 내지 도 19, 도 20a, 도 20b, 및 도 21 내지 도 26을 참조하면, 보호형 CSP 패드 구조체를 사용하여 IC 패키지를 형성하기 위한 방법의 일부 더 상세한 실시예의 일련의 뷰(600-900, 1000A, 1000B, 1100, 1200A, 1200B, 1300-1900, 2000A, 2000B, 2100 내지 2600)가 제공된다.
도 6의 단면도(600)에 의해 도시되어 있는 바와 같이, 제1 IC 다이(104a) 및 제2 IC 다이(104b)를 포함하는 반도체 워크피스(102a)가 제공된다. 제1 및 제2 IC 다이(104a, 104b)는 스크라이브 라인 영역(106)에 의해 서로로부터 측방향으로 이격되고, 회로(108)를 각각 포함한다. 일부 실시예에서, 회로(108)는 화소 센서 어레이(108p) 및 지지 회로(108s)를 포함한다. 화소 센서 어레이(108p)는 예를 들어, 행 및 열로 배열된 복수의 화소 센서(116)를 포함할 수도 있다. 용이한 예시를 위해, 화소 센서(116)의 단지 일부만이 도면 부호 표기되어 있다(116). 지지 회로(108s)는 화소 센서 어레이(108p)의 동작을 지원하고, 예를 들어 복수의 지지 디바이스(118)를 포함할 수도 있다.
반도체 워크피스(102a)는 반도체 기판(112) 및 상호접속 구조체(114a)를 포함한다. 반도체 기판(112) 및 상호접속 구조체(114a)는 회로(108)를 수용하고 적어도 부분적으로 규정한다. 예를 들어, 반도체 기판(112)은 회로(108)의 디바이스[예를 들어, 화소 센서(116) 및/또는 지지 디바이스(118)]를 적어도 부분적으로 규정할 수도 있고, 상호접속 구조체(114a)는 회로(108)의 디바이스를 상호접속할 수도 있다. 상호접속 구조체(114a)는 반도체 기판(112) 위에 있고, 하부 ILD 층(120a) 및 복수의 도전성 특징부를 포함한다. 하부 ILD 층(120a)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다. 도전성 특징부가 하부 ILD 층(120a) 내에 적층되고 회로(108)의 디바이스를 상호접속하는 도전성 경로를 규정한다. 도전성 특징부는 제1 와이어(124w1) 및 제1 비아(124v1)를 포함한다. 용이한 예시를 위해, 제1 와이어(124w1)의 단지 일부만이 도면 부호 표기되어 있고(124w1), 제1 비아(124v1)의 단지 일부만이 도면 부호 표기되어 있다(124v1).
도 7의 단면도(700)에 의해 도시되어 있는 바와 같이, 상부 ILD 층(120b)은 하부 ILD 층(120a)을 덮어 형성되어 있다. 또한, 상부 ILD 층(120b)은 평면형 또는 실질적으로 평면형인 상부면을 갖고 형성된다. 상부 ILD 층(120b)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 일부 다른 유전체, 또는 이들의 임의의 조합일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다. 일부 실시예에서, 상부 ILD 층(120b)을 형성하기 위한 프로세스는 하부 ILD 층(120a) 상에 상부 ILD 층(120b)을 퇴적하는 것, 및 이후에 상부 ILD 층(120b)의 상부 내로 평탄화를 수행하여 상부 ILD 층(120b)의 상부면을 평탄화하는 것을 포함한다. 퇴적은 예를 들어, 화학 기상 퇴적(chemical vapor deposition: CVD), 물리적 기상 퇴적(physical vapor deposition: PVD), 스퍼터링(sputtering) 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있다. 평탄화는 예를 들어, 화학 기계적 연마(chemical mechanical polish: CMP) 또는 일부 다른 평탄화 프로세스에 의해 수행될 수도 있다.
도 8의 단면도(800)에 의해 도시되어 있는 바와 같이, 상부 ILD 층(120b)은 제조 하에서 부가의 도전성 특징부(예를 들어, 패드 구조체, 비아, 및 와이어)의 레이아웃을 갖는 복수의 특징부 개구(802)를 규정하도록 패터닝된다. 용이한 예시를 위해, 특징부 개구(802)의 단지 일부만이 도면 부호 표기되어 있다(802). 또한, 특징부 개구(802)는 상부 ILD 층(120b)의 저부면을 따라 도전성 특징부를 노출시킨다. 일부 실시예에서, 패터닝은 하나 이상의 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 제1 포토레지스트층(도시 생략)이 포토리소그래피를 사용하여 상부 ILD 층(120b) 상에 형성될 수도 있고, 제1 포토레지스트 마스크가 적소에 있는 상태로 상부 ILD 층(120b) 내로 제1 에칭이 수행될 수도 있다. 제1 에칭은 상부 ILD 층(120b)의 두께(Ti) 미만의 깊이(De)로 상부 ILD 층(120b) 내로 연장하여 특징부 개구(802)를 부분적으로 형성할 수도 있다. 그 후에, 제1 포토레지스트 마스크는 박리될 수도 있고, 제2 포토레지스트 마스크(도시 생략)가 포토리소그래피를 사용하여 상부 ILD 층(120b) 상에 형성될 수도 있다. 또한, 제2 포토레지스트 마스크가 적소에 있는 상태로 상부 ILD 층(120b) 내로 제2 에칭이 수행될 수도 있고, 제2 포토레지스트 마스크는 그 후에 박리될 수도 있다. 제2 에칭은 부분적으로 형성된 상태의 특징부 개구(802)를 통해 상부 ILD 층(120b) 내로 연장하여, 특징부 개구(802)를 확장하고 상부 ILD 층(120b)의 저부면을 따라 도전성 특징부를 노출시킨다.
도 9의 단면도(900)에 의해 도시되어 있는 바와 같이, 제1 도전층(902)이 상부 ILD 층(120b)은 하부 ILD 층(120a)을 덮고 특징부 개구(802)(도 8 참조)를 충전하여 형성되어 있다. 제1 도전층(902)은 예를 들어, 알루미늄 구리, 구리, 알루미늄, 일부 다른 금속, 일부 다른 도전성 재료, 또는 이들의 임의의 조합일 수도 있다. 또한, 제1 도전층(902)은 예를 들어, CVD, PVD, 스퍼터링, 무전해 도금, 전해도금, 일부 다른 퇴적 또는 도금 프로세스, 또는 이들의 임의의 조합에 의해 형성될 수도 있다.
도 10a 및 도 10b의 뷰(1000A, 1000B)에 의해 도시되어 있는 바와 같이, 상부 ILD 층(120b)의 상부면과 대략 동등하게 제1 도전층(902)(도 9 참조) 내로 평탄화가 수행된다. 도 10a는 도 10b의 라인 A를 따른 단면도(1000A)를 제공하고 있고, 도 10b는 도 10a의 박스(BX) 내의 평면도(1000B)를 제공하고 있다. 또한, 도 10a 및 도 10b에는 설명되지 않았지만, 도 1a는 예를 들어, 도 10a 및 도 10b의 구조체의 더 넓은 레이아웃을 표현할 수도 있다. 평탄화는 특징부 개구(802)(도 8 참조) 내에 복수의 부가의 도전성 특징부를 형성하고, 예를 들어 CMP 또는 일부 다른 평탄화 프로세스에 의해 수행될 수도 있다.
부가의 도전성 특징부는 제2 와이어(124w2), 패드 구조체(110) 및 제2 비아(124v2)를 포함한다. 용이한 예시를 위해, 제2 와이어(124w2)의 단지 일부만이 도면 부호 표기되어 있다(124w2). 패드 구조체(110)는 예를 들어, 제1 및/또는 제2 비아(124v1, 124v2)의 적어도 일부, 및/또는 제1 및/또는 제2 와이어(124w1, 124w2)의 적어도 일부를 포함할 수도 있는 아래에 놓인 도전성 특징부에 의해 회로(108)에 전기적으로 결합된다. 도 10b에서 보여지는 바와 같이, 각각의 패드 구조체(110)는 제1 패드(110f), 제2 패드(110s), 및 브리지(110b)를 포함한다. 용이한 예시를 위해, 빗금은 제1 패드(110f), 제2 패드(110s), 및 브리지(110b) 사이에서 변하여 패드 구조체(110)의 이들 영역 사이를 구별하는 것을 더 용이하게 하고 있다. 이에 불구하고, 제1 패드(110f), 제2 패드(110s), 및 브리지(110b)는 각각의 패드 구조체(110) 내에서 연속적이라는 것(예를 들어, 공통 재료편으로부터 형성됨)이 이해되어야 한다.
각각의 패드 구조체(110)에 대한 제1 및 제2 패드(110f, 110s)는 대응 IC 다이(예를 들어, 104a 또는 104b)의 경계를 따라 측방향으로 이격되고, 패드 구조체의 브리지(110b)는 제1 패드(110f)로부터 제2 패드(110s)로 연장하여 제1 및 제2 패드(110f, 110s)를 전기적으로 결합한다. 또한, 제1 및 제2 패드(110f, 110s)는 적어도 부분적으로 스크라이브 라인 영역(106)의 외부에 있는 반면에, 브리지(110b)는 완전히 스크라이브 라인 영역(106) 내에 있다. 이와 같이, 제1 및 제2 IC 다이(104a, 104b)의 싱귤레이션(예를 들어, 절단 또는 다이싱) 중에, 브리지(110b)는 완전히 제거되고, 반면에 제1 및 제2 패드(110f, 110s)는 단지 부분적으로 제거된다.
일부 실시예에서, 패드 구조체(110)의 브리지(110b)는 약 5 내지 10 마이크로미터, 약 5 내지 20 마이크로미터, 약 10 내지 20 마이크로미터, 또는 약 10 내지 30 마이크로미터의 브리지폭(Wb)을 각각 갖는다. 예를 들어, 브리지폭(Wb)은 약 20 마이크로미터일 수도 있다. 일부 실시예에서, 스크라이브 라인 영역(106)은 약 100 내지 140 마이크로미터, 약 110 내지 130 마이크로미터, 또는 약 75 내지 150 마이크로미터의 스크라이브 라인폭(Ws)을 갖는다. 예를 들어, 스크라이브 라인폭(Ws)은 약 120 마이크로미터일 수도 있다. 또한, 일부 실시예에서, 패드 구조체(110)는 약 10 내지 30 마이크로미터, 약 15 내지 25 마이크로미터, 또는 약 5 내지 50 마이크로미터의 중첩 패드폭(Wo)을 갖는 스크라이브 라인 영역(106)을 각각 중첩한다. 예를 들어, 중첩 패드폭(Wo)은 약 20 마이크로미터일 수도 있고, 그리고/또는 브리지폭(Wb)과 동일하거나 클 수도 있다. 일부 실시예에서, 패드 구조체(110)의 제1 및 제2 패드(110f, 110s)는 약 50 내지 100 마이크로미터, 약 80 내지 100 마이크로미터, 약 85 내지 95 마이크로미터, 또는 약 75 내지 125 마이크로미터의 유효 패드폭(Wp)을 각각 갖고, 그리고/또는 약 40 내지 80 마이크로미터, 50 내지 70 마이크로미터, 또는 약 50 내지 120 마이크로미터의 패드 높이(Hp)를 갖는다. 예를 들어, 유효 패드폭(Wp)은 약 90 또는 120 마이크로미터일 수도 있고, 패드 높이(Hp)는 약 60 마이크로미터일 수도 있고, 또는 그 반대도 마찬가지이다. 유효 패드폭(Wp)은 중첩 패드폭(Wo) 미만의 제1 또는 제2 패드의 총 폭이다. 일부 실시예에서, 제1 및 제2 IC 다이(104a, 104b)의 각각의 이웃하는 패드 구조체 사이의 패드간 거리(Dp)는 약 250 내지 350 마이크로미터, 약 290 내지 310 마이크로미터, 또는 약 275 내지 325 마이크로미터이다. 패드간 거리(Dp)는 예를 들어, 스크라이브 라인폭(Ws)에 유효 패드폭(Wp)의 2배를 더한 값일 수도 있다.
도 7 내지 도 9, 도 10a, 도 10b, 및 도 11은 제2 와이어(124w2), 패드 구조체(110), 및 제2 비아(124v2)를 형성하기 위한 듀얼-다마신(dual-damascene)형 프로세스를 도시하고 있지만, 다른 듀얼-다마신형 프로세스 또는 싱글-다마신형 프로세스가 대안적으로 이용될 수도 있다는 것을 주목하라. 듀얼-다마신형 프로세스 및 싱글-다마신형 프로세스는 각각 구리에 한정되지 않는 듀얼-다마신 및 싱글 다마신 프로세스이다.
도 11의 단면도(1100)에 의해 도시되어 있는 바와 같이, 상부 패시베이션층(122)이 상부 ILD 층(120b), 제2 와이어(124w2), 패드 구조체(110), 및 제2 비아(124v2)를 덮어 형성되어 있다. 또한, 상부 패시베이션층(122)은 평면형 또는 실질적으로 평면형인 상부면을 갖고 형성된다. 상부 패시베이션층(122)은 예를 들어, 실리콘 이산화물, 실리콘 질화물, 일부 다른 유전체, 또는 이들의 임의의 조합일 수도 있다. 일부 실시예에서, 상부 패시베이션층(122)을 형성하기 위한 프로세스는 상부 ILD 층(120b) 상에 상부 패시베이션층(122)을 퇴적하는 것, 및 이후에 상부 패시베이션층(122) 내로 평탄화를 수행하여 상부 패시베이션층(122)의 상부면을 평탄화하는 것을 포함한다. 퇴적은 예를 들어, CVD, PVD, 스퍼터링, 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있다. 평탄화는 예를 들어, CMP 또는 일부 다른 평탄화 프로세스에 의해 수행될 수도 있다.
도 12a 및 도 12b의 뷰(1200A, 1200B)에 의해 도시되어 있는 바와 같이(도 12b에 가장 양호하게 도시됨), 상부 패시베이션층(122)이 패터닝되어 패드 구조체(110)의 제1 패드(110f)(도 12b 참조)에 중첩하여 노출시키는 CP 개구(202)를 형성한다. 도 12a는 도 12b의 라인 A를 따른 단면도(1200A)를 제공하고 있고, 도 12b는 도 12a의 박스(BX) 내의 평면도(1200B)를 제공하고 있다. 또한, 도 12a 및 도 12b에는 설명되지 않았지만, 도 2a는 예를 들어, 도 12a 및 도 12b의 구조체의 더 넓은 레이아웃을 표현할 수도 있다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 포토레지스트 마스크(도시 생략)가 상부 패시베이션층(122) 상에 형성될 수도 있고, 포토레지스트 마스크가 적소에 있는 상태로 상부 패시베이션층(122) 내로 제1 에칭이 수행될 수도 있다. 포토레지스트 마스크는 예를 들어, CP 개구(202)의 레이아웃을 가질 수도 있고, 예를 들어 포토리소그래피를 사용하여 형성될 수도 있다. 에칭은 상부 패시베이션층(122)을 통해 연장하고 패드 구조체(110)의 제1 패드(110f) 상에서 정지한다.
일부 실시예에서, CP 개구(202)가 형성된 후에, CP 시험의 제1 라운드가 패드 구조체(110)의 제1 패드(110f)를 사용하여 회로(108)에 대해 수행된다. CP 시험의 제1 라운드의 결과에 따라, 반도체 워크피스(102a)는 스크랩핑되거나 또는 재가공되고, 또는 이하에 설명되는 후속의 처리로 진행한다. 또한, 일부 실시예에서, 제1 패드(110f)는 반도체 워크피스(102a)의 주위 환경으로의 노출에 기인하여 CP 시험의 제1 라운드 중에 부식되거나 또는 다른 방식으로 손상되게 된다. 예를 들어, 제1 패드(110f)는 이러한 노출에 기인하여 산화할 수도 있다.
도 13의 단면도(1300)에 의해 도시되어 있는 바와 같이, 일부 실시예에서, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)가 패시베이션층(122) 상에 적층되어 형성되어, 각각의 화소 센서 어레이(108p)를 중첩한다. 용이한 예시를 위해, 컬러 필터(304)의 단지 일부만이 도면 부호 표기되어 있고(304), 마이크로렌즈(308)의 단지 일부만이 도면부호 표기되어 있다(308). 또한, 용이한 예시를 위해, 컬러 필터(304)의 어레이(302)는 단지 화소 센서 어레이(108p) 중 하나에 대해서만 도면 부호 표기되어 있고(302), 마이크로렌즈(308)의 어레이(306)는 단지 화소 센서 어레이(108p) 중 하나에 대해서만 도면 부호 표기되어 있다(306).
또한, 일부 실시예에서, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)가 형성된 후에, CP 시험의 제2 라운드가 패드 구조체(110)의 제1 패드(110f)(도 12b 참조)를 사용하여 회로(108)에 대해 수행된다. CP 시험의 제2 라운드의 결과에 따라, 반도체 워크피스(102a)는 스크랩핑되거나 또는 재가공되고, 또는 이하에 설명되는 후속의 처리로 진행한다. 일부 실시예에서, 제1 패드(110f)는 반도체 워크피스(102a)의 주위 환경으로의 노출에 기인하여, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)를 형성하는 동안에 그리고/또는 CP 시험의 제2 라운드 중에 부식되거나 또는 다른 방식으로 손상되게 된다. 예를 들어, 컬러 필터(304) 및 마이크로렌즈(308)를 형성하는 동안 사용된 염소 이온은 제1 패드(110f)를 손상시킬 수도 있다.
도 14의 단면도(1400)에 의해 도시되어 있는 바와 같이, 댐층(dam layer)(1402)이 상부 패시베이션층(122) 상에 형성되어, 스크라이브 라인 영역(106) 위에 있다. 댐층(1402)은 유전성이고, 예를 들어 포토레지스트 또는 일부 다른 유전성 재료일 수도 있다. 또한, 댐층(1402)은 예를 들어, 제1 및 제2 IC 다이(104a, 104b)를 각각 에워싸는 한 쌍의 링형 세그먼트를 갖는 링형 레이아웃[단면도(1400)에는 가시화되어 있지 않음]을 가질 수도 있다. 일부 실시예에서, 댐층(1402)을 형성하기 위한 프로세스는 댐층(1402)을 퇴적하는 것 및 이후에 댐층을 패터닝하는 것을 포함한다. 퇴적은 예를 들어, 스핀 코팅 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피를 사용하여 수행될 수도 있다.
도 14의 단면도(1400)에 의해 도시되어 있는 바와 같이, 상부 접착층(1404)이 댐층(1402)을 덮어 형성되어 있다. 상부 접착층(1404)은 예를 들어, 에폭시 또는 일부 다른 접착제일 수도 있다. 또한, 상부 접착층(1404)은 예를 들어, 댐층(1402)과 동일한 또는 실질적으로 동일한 레이아웃을 가질 수도 있다. 일부 실시예에서, 상부 접착층(1404)은 인쇄 프로세스 또는 일부 다른 퇴적 프로세스에 의해 형성된다.
도 15의 단면도(1500)에 의해 도시되어 있는 바와 같이, 상부 절연 플레이트(1502)가 댐층(1402) 및 상부 접착층(1404)을 통해 상부 패시베이션층(122)에 접합된다. 상부 접착층(1404)은 상부 절연 플레이트(1502)를 댐층(1402)을 통해 상부 패시베이션층(122)에 접착한다. 상부 절연 플레이트(1502)는 투명하고, 예를 들어, 글래스 또는 일부 다른 절연 재료일 수도 있다. 단면도(1500)에는 가시화되어 있지 않지만, 일부 실시예에서, 접합은 각각의 회로(108) 위에 있는 캐비티(1506)를 밀봉한다(예를 들어, 기밀 밀봉한다).
도 16의 단면도(1600)에 의해 도시되어 있는 바와 같이, 반도체 기판(112)은 반도체 기판(112)의 두께(Ts)를 감소시키기 위해 박형화된다. 일부 실시예에서, 반도체 기판(112)은 CMP, 일부 다른 평탄화 프로세스, 또는 일부 다른 박형화 프로세스에 의해 박형화된다.
도 17의 단면도(1700)에 의해 도시되어 있는 바와 같이, 반도체 기판(112)은 스크라이브 라인 영역(106)에 스크라이브 라인 개구(1702)를 규정하도록 패터닝된다. 스크라이브 라인 개구(1702)는 하부 ILD 층(120a)을 노출시키고, 예를 들어 스크라이브 라인 영역(106)에 국한될 수도 있다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 포토레지스트 마스크(도시 생략)가 반도체 기판(112) 상에 형성될 수도 있고, 에칭제가 그 후에 포토레지스트 마스크를 통해 반도체 기판(112)에 도포될 수도 있다. 포토레지스트 마스크는 예를 들어, 반도체 기판(112) 상에 포토레지스트층을 퇴적하고 스크라이브 라인 개구(1702)의 레이아웃으로 포토레지스트층을 패터닝함으로써 형성될 수도 있다. 퇴적은 예를 들어, 스핀 코팅 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피에 의해 수행될 수도 있다. 그 후에, 포토레지스트 마스크는 박리될 수도 있다. 에칭제는 하부 ILD 층(120a)에 대해, 반도체 기판(112)을 위한 높은 에칭 속도를 가질 수도 있어, 하부 ILD 층(120a)이 에칭 정지부로서 기능하게 된다.
도 18의 단면도(1800)에 의해 도시되어 있는 바와 같이, 하부 접착층(404)이 반도체 기판(112) 상에 형성되고, 또한 스크라이브 라인 개구(1702)(도 17 참조)를 충전한다. 하부 접착층(404)은 예를 들어, 에폭시 또는 일부 다른 접착제일 수도 있다. 일부 실시예에서, 하부 접착층(404)은 인쇄 프로세스 또는 일부 다른 퇴적 프로세스에 의해 형성된다.
도 18의 단면도(1800)에 의해 또한 도시되어 있는 바와 같이, 하부 절연 플레이트(406)가 하부 접착층(404)을 통해 반도체 기판(112)에 접합된다. 하부 절연 플레이트(406)는 예를 들어, 투명할 수도 있고, 그리고/또는 예를 들어, 글래스 또는 일부 다른 절연 재료일 수도 있다.
도 18의 단면도(1800)에 의해 또한 도시되어 있는 바와 같이, 배리어층(1802)이 하부 절연 플레이트(406) 상에 형성되어, 하부 절연 플레이트(406)가 하부 접착층(404)으로부터 배리어층(1802)을 수직으로 이격하게 된다. 배리어층(1802)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 유전체일 수도 있고, 그리고/또는 예를 들어, CVD, PVD, 또는 일부 다른 퇴적 프로세스에 의해 형성될 수도 있다.
도 19의 단면도(1900)에 의해 도시되어 있는 바와 같이, 배리어층(1802)(도 18 참조)이 하부 절연 플레이트(406) 상에서 회로(108)의 아래에 한 쌍의 배리어 요소(408)를 각각 형성하도록 패터닝된다. 이하에서 알 수 있는 바와 같이, 배리어 요소(408)는 그 후에 형성된 도전성 범프(또는 볼)에 대응한다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 포토레지스트 마스크(도시 생략)가 배리어층(1802) 상에 형성될 수도 있고, 에칭제가 그 후에 포토레지스트 마스크를 통해 배리어층(1802)에 도포될 수도 있다. 포토레지스트 마스크는 예를 들어, 배리어층(1802) 상에 포토레지스트층을 퇴적하고 배리어 요소(408)의 레이아웃으로 포토레지스트층을 패터닝함으로써 형성될 수도 있다. 퇴적은 예를 들어, 스핀 코팅 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피에 의해 수행될 수도 있다. 그 후에, 포토레지스트 마스크는 박리될 수도 있다. 에칭제는 하부 절연 플레이트(406)에 대해, 배리어층(1802)을 위한 높은 에칭 속도를 가질 수도 있어, 하부 절연 플레이트(406)가 에칭 정지부로서 기능하게 된다.
도 20a 및 도 20b의 뷰(2000A, 2000B)에 의해 도시되어 있는 바와 같이, 하부 접착층(404), 하부 절연 플레이트(406), 반도체 워크피스(102a), 상부 ILD 층(122b), 상부 패시베이션층(122), 패드 구조체(110), 댐층(1402), 및 상부 접착층(1404)은 스크라이브 라인 영역(106)을 따라 절단되어 스크라이브 라인 영역(106)과 중첩하는 노치(2002)를 규정한다. 도 20a는 도 20b의 라인 A를 따른 단면도(2000A)를 제공하고 있고, 도 20b는 도 20a의 박스(BX) 내에서 취한 평면도(2000B)를 제공하고 있다. 또한, 도 20a 및 도 20b에는 설명되지 않았지만, 도 4a는 예를 들어, 절단의 완료시에 제1 및 제2 IC 다이(104a, 104b)의 각각의 더 넓은 레이아웃을 표현할 수도 있다. 절단은 제1 및 제2 IC 다이(104a, 104b)를 싱귤레이션/개별화하고, 예를 들어 다이 톱 또는 일부 다른 절단 공구에 의해 수행될 수도 있다. 또한, 절단은 패드 구조체(110)의 브리지(110b)(도 10b 참조)를 제거하여, 이에 의해 제1 패드(110f)를 제2 패드(110s)로부터 물리적으로 그리고 전기적으로 분리한다.
제2 패드(110s)로부터 제1 패드(110f)를 분리함으로써, 제1 패드(110f)는 전기적으로 플로팅한다. 또한, 제2 패드(110s)는 제1 패드(110f)로부터 분리되어 있기 때문에, 제2 패드(110s)는 제1 패드(110f) 상의 손상에 의해 영향을 받지 않는다. 이러한 손상은 CP 개구(202)를 통해 이전의 프로세스 중에 발생할 수도 있다. 또한, 제2 패드(110s)는 이전의 프로세스 중에 상부 패시베이션층(122)에 의해 덮여 유지되기 때문에, 제2 패드(110s)는 부식 및 다른 손상이 없다.
도 21의 단면도(2100)에 의해 도시되어 있는 바와 같이, 제2 도전층(2102)이 형성되어 배리어 요소(408) 및 노치(2002)를 라이닝하고 또한 패드 구조체(110)의 측벽에 측방향으로 접촉한다. 제2 도전층(2102)은 예를 들어, 알루미늄 구리, 구리, 알루미늄, 일부 다른 금속, 또는 일부 다른 도전성 재료일 수도 있거나 또는 이들을 포함할 수도 있다. 제2 도전층(2102)은 예를 들어, 컨포멀식으로(conformally) 형성될 수도 있고, 그리고/또는 예를 들어, CVD, PVD, 무전해 도금, 전해도금, 또는 일부 다른 퇴적 또는 도금 프로세스에 의해 형성될 수도 있다.
도 22의 단면도(2200)에 의해 도시되어 있는 바와 같이, 제2 도전층(2102)(도 21 참조)은 패터닝되어, 제1 IC 다이(104a)에 대응하는 배리어 요소(408) 중 하나로부터, 노치(2002)의 측벽 및 패드 구조체(110)의 측벽을 따라, 제2 IC 다이(104b)에 대응하는 배리어 요소(408) 중 다른 하나로 연장하는 외부 링크(402)를 규정한다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 포토레지스트 마스크(도시 생략)가 제2 도전층(2102) 상에 형성될 수도 있고, 에칭제가 그 후에 포토레지스트 마스크를 통해 제2 도전층(2102)에 도포될 수도 있다. 포토레지스트 마스크는 예를 들어, 제2 도전층(2102) 상에 포토레지스트층을 퇴적하고 외부 링크(402)의 레이아웃으로 포토레지스트층을 패터닝함으로써 형성될 수도 있다. 퇴적은 예를 들어, 스핀 코팅 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피에 의해 수행될 수도 있다. 그 후에, 포토레지스트 마스크는 박리될 수도 있다.
도 23의 단면도(2300)에 의해 도시되어 있는 바와 같이, 하부 패시베이션층(2302)이 형성되어, 외부 링크(402) 상에서 노치(2002)를 라이닝하고, 또한 하부 절연 플레이트(406) 및 배리어 요소(408)를 라이닝한다. 하부 패시베이션층(2302)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 일부 다른 유전체일 수도 있거나 또는 그렇지 않으면 이들을 포함할 수도 있다. 하부 패시베이션층(2302)은 예를 들어, CVD, PVD, 또는 일부 다른 퇴적 프로세스에 의해 형성될 수도 있다.
도 24의 단면도(2400)에 의해 도시되어 있는 바와 같이, 하부 패시베이션층(2302)은 패터닝되어 배리어 요소(408) 상에 외부 링크(402)의 부분을 각각 노출시키는 배리어 개구(2402)를 규정한다. 일부 실시예에서, 패터닝은 포토리소그래피/에칭 프로세스에 의해 수행된다. 예를 들어, 포토레지스트 마스크(도시 생략)가 하부 패시베이션층(2302) 상에 형성될 수도 있고, 에칭제가 그 후에 포토레지스트 마스크를 통해 하부 패시베이션층(2302)에 도포될 수도 있다. 포토레지스트 마스크는 예를 들어, 하부 패시베이션층(2302) 상에 포토레지스트층을 퇴적하고 배리어 개구(2402)의 레이아웃으로 포토레지스트층을 패터닝함으로써 형성될 수도 있다. 퇴적은 예를 들어, 스핀 코팅 또는 일부 다른 퇴적 프로세스에 의해 수행될 수도 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피에 의해 수행될 수도 있다. 그 후에, 포토레지스트 마스크는 박리될 수도 있다.
도 25의 단면도(2500)에 의해 도시되어 있는 바와 같이, 도전성 범프(410)가 배리어 개구(2402)(도 24 참조) 내에서, 외부 링크(402) 상에 형성되어, 각각의 회로(108) 아래에 놓인 BGA(2502)를 규정한다. 도전성 범프(410)는 예를 들어, 땜납 또는 일부 다른 도전성 재료일 수도 있고, 그리고/또는 예를 들어 배리어 개구(2402) 내에 땜납을 퇴적하고 이후에 도전성 범프(410) 내로 퇴적된 땜납을 재형성하기 위해 리플로우 프로세스를 수행함으로써 형성될 수도 있다. 도전성 범프(410)는 외부 링크(402)에 전기적으로 결합되고, 외부 링크(402)를 통해 패드 구조체(110)에 또한 전기적으로 결합된다. 또한, 도전성 범프(410)는 패드 구조체(110)를 통해 회로(108)에 전기적으로 결합된다.
도 26의 단면도(2600)에 의해 도시되어 있는 바와 같이, 상부 절연 플레이트(1502), 외부 링크(402), 및 하부 패시베이션층(2302)이 스크라이브 라인 영역(106)을 따라 절단된다. 절단은 상부 절연 플레이트(1502)를 제1 및 제2 IC 다이(104a, 104b)에 개별적인 한 쌍의 플레이트 세그먼트로 분리한다. 유사하게, 절단은 외부 링크(402)를 제1 및 제2 IC 다이(104a, 104b)에 개별적인 한 쌍의 외부 링크 세그먼트로 분리하고, 하부 패시베이션층(2302)을 제1 및 제2 IC 다이(104a, 104b)에 개별적인 한 쌍의 하부 패시베이션 세그먼트로 분리한다. 절단은 예를 들어, 다이 톱 또는 일부 다른 절단 공구에 의해 수행될 수도 있다.
도 27을 참조하면, 도 6 내지 도 9, 도 10a, 도 10b, 도 11, 도 12a, 도 12b, 도 13 내지 도 19, 도 20a, 도 20b 및 도 21 내지 도 26의 방법의 일부 실시예의 흐름도(2700)가 제공된다.
2702에서, 제1 IC 다이 및 제2 IC 다이를 포함하는 반도체 워크피스가 형성된다. 제1 및 제2 IC 다이는 스크라이브 라인 영역에 의해 분리된다. 제1 IC 다이는 도전성 브리지에 의해 접속되어 있는 패키지 패드 및 CP 패드를 갖는다. 예를 들어, 도 6 내지 도 9, 도 10a, 도 10b 및 도 11 참조.
2704에서, 패키지 패드 및 CP 패드를 덮고 있는 패시베이션층 내로 에칭이 수행되어 CP 패드를 노출시키지만, 패키지 패드는 노출시키지 않는 CP 개구를 형성한다. 예를 들어, 도 12a 및 도 12b 참조. 일부 실시예에서, CP 시험의 제1 라운드는 그 후에 CP 개구를 통해 제1 IC 다이에 대해 수행된다.
2706에서, 컬러 필터 및 마이크로렌즈가 형성되어 에칭 후에 그리고 일부 실시예에서 CP 검사의 제1 라운드 후에, 제1 IC 다이의 화소 센서 어레이를 덮는다. 컬러 필터 및 마이크로렌즈는 CP 패드가 CP 개구에 의해 노출되어 있는 동안 형성된다. 예를 들어, 도 13 참조. 일부 실시예에서, CP 시험의 제2 라운드는 그 후에 CP 개구를 통해 제1 IC 다이에 대해 수행된다.
2708에서, 컬러 필터 및 마이크로렌즈를 형성한 후에 그리고 일부 실시예에서 CP 검사의 제2 라운드 후에, 제1 및 제2 IC 다이를 패키징하기 위한 CSP 프로세스가 수행된다. 예를 들어, 도 14 내지 도 19, 도 20a, 도 20b 및 도 21 내지 도 26 참조.
2708a에서, 제1 절연 플레이트가 반도체 워크피스의 정면에 접합된다. 예를 들어, 도 14 및 도 15 참조. 2708b에서, 반도체 워크피스의 이면이 박형화된다. 예를 들어, 도 16 참조. 2708c에서, 반도체 워크피스의 이면 내로 에칭이 수행되어 스크라이브 라인 영역에 스크라이브 라인 개구를 형성한다. 예를 들어, 도 17 참조. 2708d에서, 제2 절연 플레이트가 반도체 워크피스의 이면에 접합된다. 예를 들어, 도 18 참조. 2708e에서, 제2 절연 플레이트 및 반도체 워크피스가 스크라이브 라인 영역을 따라 절단되어 제1 및 제2 IC 다이를 분리하고 도전성 브리지를 제거한다. 예를 들어, 도 20a 및 도 20b 참조. 2708f에서, 패키지 패드의 측벽과의 측방향 접촉부로부터 제2 절연 플레이트의 이면으로, 제1 IC 다이의 측벽을 따라 연장하는 외부 링크가 형성된다. 예를 들어, 도 21 및 도 22 참조. 2708g에서, 패키지 패드 및 외부 링크에 의해 제1 IC 다이에 전기적으로 결합된 제2 절연 플레이트의 이면 상에 BGA가 형성된다. 예를 들어, 도 23 내지 도 25 참조. 2708h에서, 제2 절연 플레이트는 스크라이브 라인 영역을 따라 절단된다. 예를 들어, 도 26 참조.
CP 패드는 CP 개구에 의해 노출된 후에 CP 시험을 위해 사용되고, 반면에 패키지 패드는 패시베이션층에 의해 덮여 유지되고, 따라서 부식 및 다른 손상이 없다. 또한, 절단은 CP 패드와 패키지 패드를 분리하여, 패키지 패드가 부식 또는 다른 손상의 염려 없이 CSP 프로세스 중에 사용될 수도 있게 된다. 이는 이어서, 제1 및 제2 IC 다이의 기능성 및 신뢰성을 향상시킬 수도 있고, 이어서 패키지 패드와 외부 링크 사이의 접합 성능을 향상시킬 수도 있다.
도 27의 흐름도(2700)는 일련의 동작 또는 이벤트로서 본 명세서에 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정의 개념으로 해석되어서는 안된다는 것이 이해될 수 있을 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 본 명세서에 예시되고 그리고/또는 설명된 것들 이외의 다른 동작 또는 이벤트와 동시에 발생할 수도 있다. 또한, 모든 예시된 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는데 요구되는 것은 아닐 수도 있고, 본 명세서에 설명된 동작의 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수도 있다.
도 28a 내지 도 28c를 참조하면, 도 27의 방법에 따라 형성된 IC 패키지의 일부 실시예의 뷰(2800A 내지 2800C)가 제공된다. 도 28a는 도 28b 및 도 28c의 라인 A를 따른 단면도(2800A)이다. 도 28b 및 도 28c는 도 28a의 박스(BX1) 및 도 28a의 박스(BX2) 내의 각각의 평면도(2800B, 2800C)를 제공한다. 도시되어 있는 바와 같이, 하부 절연 플레이트(406)가 하부 접착층(404)에 의해 반도체 기판(112)의 이면(112b)에 접합된다. 일부 실시예에서, 하부 접착층(404)은 반도체 기판(112)의 이면(112b)을 컵핑하여(cup), 하부 접착층(404)이 반도체 기판(112)의 저부면 및 반도체 기판(112)의 측벽을 라이닝하게 된다.
BGA(2502)는 반도체 기판(112)으로서 하부 절연 플레이트(406)의 대향측에서, 하부 절연 플레이트(406) 아래에 놓인다. BGA(2502)는 배리어 요소(408) 및 외부 링크(402)에 의해 하부 절연 플레이트(406)로부터 각각 수직으로 이격되어 있는 복수의 도전성 범프(410)를 포함한다. 용이한 예시를 위해, 도전성 범프(410)의 단지 일부만이 도면 부호 표기되어 있다(410). 또한, 용이한 예시를 위해, 외부 링크(402) 및 배리어 요소(408)는 단지 도전성 범프(410)의 일부에 대해서만 도면 부호 표기되어 있다. 외부 링크(402)는 배리어 요소(408)와 도전성 범프(410)의 대응하는 것 사이에 수직으로 위치하고, 반도체 기판(112) 위에 있는 복수의 패드 구조체(110)의 적어도 하나에 땜납 범프를 전기적으로 결합한다. 또한, 외부 링크(402)는 하부 패시베이션층(2302)에 의해 라이닝된다.
패드 구조체(110)는 반도체 기판(112)의 정면(112f)에서 회로(108)에 전기적으로 결합되어, 도전성 범프(410)가 외부 링크(402) 및 패드 구조체(110)를 통해 회로(108)에 전기적으로 결합되게 된다. 회로(108)는 예를 들어, 이미지 감지 회로 또는 일부 다른 회로일 수도 있다. 일부 실시예에서, 회로(108)는 화소 센서 어레이(108p) 및 지지 회로(108s)를 포함한다. 화소 센서 어레이(108p)는 예를 들어, 행 및 열로 배열된 복수의 화소 센서(116)를 포함할 수도 있다. 용이한 예시를 위해, 화소 센서(116)의 단지 하나만이 도면 부호 표기되어 있다(116). 지지 회로(108s)는 화소 센서 어레이(108p)의 동작을 지원하고, 예를 들어 복수의 지지 디바이스(118)를 포함할 수도 있다. 지지 디바이스(118)는 예를 들어, ISP, 판독/기입 디바이스, 및 다른 지지 디바이스를 포함할 수도 있다.
반도체 기판(112) 및 상호접속 구조체(114)는 회로(108)를 적어도 부분적으로 규정한다. 상호접속 구조체(114)는 반도체 기판(112) 위에 있고, 하부 ILD 층(120a), 상부 ILD 층(120b) 및 상부 패시베이션층(122)을 포함한다. 상부 ILD 층(120b)은 하부 ILD 층(120a) 위에 있고, 상부 패시베이션층(122)은 상부 ILD 층(120b) 위에 있다. 또한, 상호접속 구조체(114)는 복수의 도전성 특징부를 포함한다. 도전성 특징부가 하부 ILD 층(120a), 상부 ILD 층(120b), 및 상부 패시베이션층(122) 내에 적층되고 회로(108)의 디바이스를 상호접속하는 도전성 경로를 규정한다. 도전성 특징부는 와이어(124w), 비아(124v), 및 패드 구조체(110)를 포함한다. 용이한 예시를 위해, 와이어(124w)의 단지 일부만이 도면 부호 표기되어 있고(124w), 비아(124v)의 단지 일부만이 도면 부호 표기되어 있다(124v).
일부 실시예에서, 컬러 필터(304)의 어레이(302) 및 마이크로렌즈(308)의 어레이(306)는 화소 센서 어레이(108p) 위에 직접 적층된다. 일부 실시예에서, 컬러 필터(304)는 상부 패시베이션층(122)의 상부 내로 함몰되고(recessed), 그리고/또는 마이크로렌즈(308)는 각각 컬러 필터(304) 위에 있다. 컬러 필터(304)는 할당된 범위 외의 파장을 차단하면서, 할당된 파장의 범위(예를 들어, 적색 파장)를 각각 통과시킨다. 컬러 필터(304)는 예를 들어, 바이에르 컬러 필터 모자이크(Bayer color filter mosaic)를 규정할 수도 있다. 마이크로렌즈는 각각 화소 센서(116)의 아래에 놓인 것 상에 입사 방사선을 각각 포커싱한다.
댐층(1402)은 상부 패시베이션층(122) 위에 있고 상부 패시베이션층(122)의 주연부를 따라 측방향으로 연장하여 회로(108)를 측방향으로 둘러싼다. 일부 실시예에서, 댐층(1402)은 링형 레이아웃 또는 일부 다른 폐쇄 경로 레이아웃을 갖는다. 또한, 상부 절연 플레이트(1502)가 댐층(1402) 위에 있고 상부 절연층(1404)에 의해 이 댐층에 접합된다. 상부 절연 플레이트(1502)는 투명하고 회로(108)를 덮는다. 일부 실시예에서, 캐비티(1506)는 상부 절연 플레이트(1502)와 상부 패시베이션층(122) 사이에 밀봉된다(예를 들어, 기밀식으로 밀봉됨).
도 28b 및 도 28c의 평면도(2800B, 2800C)에 의해 도시되어 있는 바와 같이, 각각의 패드 구조체(110)는 제1 패드(110f) 및 제2 패드(110s)를 포함한다. 제1 패드(110f)는 IC 패키지의 형성 중에 상부 패시베이션층(122)(도 28a 참조) 내의 CP 개구(202)를 통한 노출에 기인하는 손상(310)을 갖는다. 일부 실시예에서, CP 개구(202)는 댐층(1402)(도 28a 참조) 및/또는 상부 접착층(1404)(도 28a 참조)에 의해 충전된다. 또한, 제1 패드(110f)는 전기적 플로팅하고 IC 패키지의 형성 중에 패드 구조체(110)의 도전성 브리지(도시 생략)의 제거에 기인하는 제2 패드(110s)에 독립적이다. 제2 패드(110s)는 상부 패시베이션층(122)(도 28a 참조)에 의해 완전히 또는 실질적으로 덮이고, 따라서 부식 또는 다른 손상이 없다. 또한, 제1 패드(110f)는 전기적으로 플로팅하는 반면에, 제2 패드(110s)는 외부 링크(402) 및 비아(124v)의 일부에 전기적으로 결합된다.
본 출원의 일부 실시예에서 IC 패키지를 형성하기 위한 방법으로서, 스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 것으로서, 스크라이브 라인 영역은 제1 및 제2 IC 다이를 분리하고 이들에 인접해 있으며, 제1 IC 다이는 회로 및 회로에 전기적으로 결합된 패드 구조체를 포함하고, 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하고, 브리지는 스크라이브 라인 영역 내에 있고 제1 패드로부터 제2 패드로 연장하여 제1 패드를 제2 패드에 접속하는 것인, 반도체 워크피스를 형성하는 것; 및 제1 및 제2 IC 다이를 개별화하기 위해 스크라이브 라인 영역을 따라 반도체 워크피스를 절단하는 것으로서, 절단은 브리지를 제거하여 제1 및 제2 패드를 분리하는 것인, 반도체 워크피스를 절단하는 것을 포함하는 IC 패키지를 형성하기 위한 방법에 관한 것이다. 일부 실시예에서, 반도체 워크피스는 제1 패드 및 제2 패드를 덮는 패시베이션층을 포함하고, 방법은 제1 패드를 노출시키지만, 제2 패드는 노출시키지 않는 개구를 형성하도록 패시베이션층 내에 에칭을 수행하는 것을 더 포함하고, 절단은 제2 패드가 패시베이션층에 의해 완전히 덮여 있는 동안 수행된다. 일부 실시예에서, 방법은 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험을 수행하는 것을 더 포함한다. 일부 실시예에서, 제1 IC 다이는 화소 센서의 어레이를 더 포함하고, 방법은 화소 센서의 어레이 위에 있고 패시베이션층의 상부 내로 함몰되는 컬러 필터의 어레이를 형성하는 것; 및 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 것을 더 포함한다. 일부 실시예에서, 방법은 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험의 제1 라운드를 수행하는 것으로서, CP 시험의 제1 라운드는 에칭의 수행과 컬러 필터의 어레이의 형성 사이에 수행되는 것인, CP 시험의 제1 라운드를 수행하는 것; 및 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험의 제2 라운드를 수행하는 것으로서, CP 시험의 제2 라운드는 마이크로렌즈의 어레이의 형성과 반도체 워크피스의 절단 사이에 수행되는 것인, CP 시험의 제2 라운드를 수행하는 것을 더 포함한다. 일부 실시예에서, 방법은 에칭의 수행과 반도체 워크피스의 절단 사이에 제1 패드 상에 부식을 형성하는 것으로서, 부식은 개구를 통해 제1 패드 상에 형성되고, 제2 패드는 반도체 워크피스의 절단 중에 실질적으로 부식되지 않는 것인, 제1 패드 상에 부식을 형성하는 것을 더 포함한다. 일부 실시예에서, 제1 패드는 제2 패드 및 브리지를 통해 회로에 전기적으로 결합되어 형성되고, 제1 패드는 절단의 완료시에 전기적으로 플로팅한다. 일부 실시예에서, 패드 구조체는 절단 전에 U형 레이아웃을 갖는다. 일부 실시예에서, 방법은 절단 후에, 제2 패드의 측벽과의 측방향 접촉부로부터 제1 IC 다이의 이면으로, 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 것; 및 제1 IC 다이의 이면 상에 땜납 범프를 형성하는 것으로서, 땜납 범프는 제2 패드 및 외부 링크를 통해 회로에 전기적으로 결합되는 것인, 땜납 범프를 형성하는 것을 더 포함한다.
본 출원의 일부 실시예에서 IC 패키지로서, 회로, 제1 패드, 제2 패드, 및 패시베이션층을 포함하는 IC 다이로서, 패시베이션층은 제2 패드를 덮고 제1 패드 위에 있는 개구를 규정하며, 제1 패드는 전기적으로 플로팅하고 손상되는 상부면을 가지며, 제2 패드는 회로에 전기적으로 결합되고 실질적으로 손상이 없는 상부면을 가지며, 제1 패드, 제2 패드, 및 패시베이션층은 IC 다이의 공통 측벽을 부분적으로 규정하는 것인, IC 다이; 및 IC 다이의 저부로부터, 공통 측벽을 따라, 제2 패드와의 측방향 접촉부로 연장하는 외부 링크를 포함하는 IC 패키지에 관한 것이다. 일부 실시예에서, IC 다이는 화소 센서의 어레이를 더 포함하고, IC 패키지는 화소 센서의 어레이 위에 있고 패시베이션층의 상부 내로 함몰되는 컬러 필터의 어레이; 및 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 더 포함한다. 일부 실시예에서, IC는 패시베이션층 위에 있고 공통 측벽을 부분적으로 규정하는 접착층; 및 마이크로렌즈 및 패시베이션층을 덮고, 또한 접착층을 통해 패시베이션층에 접착되는 투명 플레이트를 더 포함한다. 일부 실시예에서, IC는 반도체 기판; 및 반도체 기판 위에 있는 상호접속 구조체로서, 상호접속 구조체는 ILD 층, 복수의 와이어, 및 복수의 비아를 포함하고, 와이어 및 비아는 ILD 층 내에 교번적으로 적층되는 것인, 상호접속 구조체를 포함하고, 패시베이션층은 ILD 층을 덮고, 회로는 반도체 기판 및 상호접속 구조체에 의해 적어도 부분적으로 규정되고, ILD 층은 공통 측벽을 부분적으로 규정한다. 일부 실시예에서, 외부 링크는 ILD 층, 패시베이션층, 및 제2 패드를 공통 측벽에서 측방향으로 접촉한다. 일부 실시예에서, IC는 반도체 기판의 이면을 컵핑하여, 접착층이 반도체 기판의 측벽을 라이닝하게 하는 접착층으로서, 접착층은 공통 측벽을 부분적으로 규정하는 것인, 접착층; 및 접착층을 통해 반도체 기판의 이면에 접착되는 절연 플레이트로서, 외부 링크는 절연 플레이트의 이면으로부터 제2 패드로 연장하는 것인, 절연 플레이트를 더 포함한다. 일부 실시예에서, IC는 절연 플레이트의 이면 상의 BGA를 더 포함하고, 외부 링크는 제2 패드로부터 BGA로 연장하고 BGA를 제2 패드에 전기적으로 결합한다.
본 출원의 일부 실시예에서 IC 패키지를 형성하기 위한 다른 방법으로서, 스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 것으로서, 스크라이브 라인 영역은 제1 및 제2 IC 다이를 분리하고 이들에 인접해 있으며, 제1 IC 다이는 회로를 포함하는 것인, 반도체 워크피스를 형성하는 것; 제1 IC 다이 상에 U형 패드 구조체를 형성하는 것으로서, U형 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하고, 브리지는 스크라이브 라인 영역 내에 있고 제1 패드로부터 제2 패드로 연장하여 제1 및 제2 패드를 접속하고, 제1 패드는 브리지 및 제2 패드를 통해 회로에 전기적으로 결합되는 것인, U형 패드 구조체를 형성하는 것; 반도체 워크피스 및 U형 패드 구조체를 덮는 패시베이션층을 형성하는 것; 제1 패드를 노출시키지만, 제2 패드는 노출시키지 않는 CP 개구를 형성하도록 패시베이션층 내로 에칭을 수행하는 것; CP 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험의 제1 라운드를 수행하는 것; 회로 및 패시베이션층 위에 있는 컬러 필터의 어레이를 형성하는 것; 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 것; CP 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험의 제2 라운드를 수행하는 것; 제1 및 제2 IC 다이를 개별화하도록 스크라이브 라인 영역을 따라 반도체 워크피스를 절단하는 것으로서, 절단은 브리지를 제거하여 제1 및 제2 패드를 분리하고, 제1 패드는 절단의 완료시에 전기적으로 플로팅하는 것인, 반도체 워크피스를 절단하는 것; 및 제2 패드의 측벽과의 측방향 접촉부로부터 제1 IC 다이의 이면으로, 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 것을 포함하는 방법에 관한 것이다. 일부 실시예에서, 방법은 에칭 및 절단의 수행 사이에 제1 패드 상에 부식을 형성하는 것을 더 포함하고, 제2 패드는 절단시에 부식되지 않는다. 일부 실시예에서, 반도체 워크피스의 형성은 반도체 기판의 상부에 반도체 디바이스를 형성하는 것; 및 반도체 디바이스 및 반도체 기판을 덮는 상호접속 구조체를 형성하는 것으로서, 상호접속 구조체는 하부 ILD 층, 복수의 와이어, 및 복수의 비아를 포함하고, 와이어 및 비아는 하부 ILD 층 내에 교번적으로 적층되고, 반도체 디바이스 및 상호접속 구조체는 회로를 적어도 부분적으로 규정하는 것인, 상호접속 구조체를 형성하는 것을 포함한다. 일부 실시예에서, 패드 구조체의 형성은 하부 ILD 층을 덮는 상부 ILD 층을 형성하는 것; 패드 구조체의 레이아웃으로 상부 ILD 층 내에 특징부 개구를 규정하도록 상부 ILD 층을 패터닝하는 것; 특징부 개구를 충전하고 상부 ILD 층을 덮는 도전층을 형성하는 것; 및 도전층으로부터 패드 구조체를 형성하도록 상부 ILD 층의 상부면과 대략 동등하게 도전층 내로의 평탄화를 수행하는 것으로서, 패드 구조체는 와이어 및 비아를 통해 반도체 디바이스에 전기적으로 결합되는 것인, 평탄화를 수행하는 것을 포함한다.
본 출원의 일부 실시예에서 다른 IC 패키지로서, 반도체 기판; 반도체 기판의 상부에 있는 반도체 디바이스; 반도체 디바이스 및 반도체 기판을 덮는 상호접속 구조체로서, 상호접속 구조체는 ILD 층, 복수의 비아, 및 복수의 와이어를 포함하고, 비아 및 와이어는 ILD 층 내에 교번적으로 적층되는 것인 상호접속 구조체; ILD 층 상의 제1 패드 및 제2 패드로서, 제1 패드는 전기적으로 플로팅하고 부식되는 상부면을 가지며, 제2 패드는 비아 및 와이어에 의해 반도체 디바이스 중 적어도 하나에 전기적으로 결합되고, 제1 패드, 제2 패드, 및 ILD 층은 공통 측벽을 부분적으로 규정하는 것인, 제1 패드 및 제2 패드; 제2 패드를 완전히 덮고 공통 측벽을 부분적으로 규정하는 패시베이션층; 및 제2 패드와의 측방향 접촉부로부터 반도체 기판의 이면으로, 공통 측벽을 따라 연장하는 외부 링크를 포함하는 IC 패키지에 관한 것이다. 일부 실시예에서, IC 패키지는 반도체 기판의 이면 상에 BGA를 더 포함하고, BGA는 외부 링크 및 제2 패드를 통해 반도체 디바이스에 전기적으로 결합된다. 일부 실시예에서, IC 패키지는 반도체 기판의 이면을 컵핑하여, 접착층이 반도체 기판의 저부면 및 반도체 기판의 측벽을 라이닝하게 하는 접착층; 및 접착층을 통해 반도체 기판의 이면에 접착되는 절연 플레이트로서, 절연 플레이트 및 접착층은 공통 측벽을 부분적으로 규정하고, BGA는 절연 플레이트 아래에 있는 것인, 절연 플레이트를 더 포함한다. 일부 실시예에서, 반도체 디바이스는 화소 센서 어레이를 규정하는 복수의 화소 센서를 포함하고, IC 패키지는 패시베이션층 및 화소 센서 어레이를 덮는 복수의 컬러 필터를 더 포함하고, 컬러 필터는 패시베이션층의 상부 내로 함몰된다. 일부 실시예에서, IC 패키지는 패시베이션층 위에 있고 패시베이션층의 주연부를 따라 측방향으로 연장하여 컬러 필터를 포위하는 접착층; 및 패시베이션층 및 컬러 필터 위에 있는 투명 플레이트로서, 투명 플레이트는 접착층에 의해 패시베이션층에 접착되는 것인, 투명 플레이트를 더 포함한다. 일부 실시예에서, 투명 플레이트, 패시베이션층, 및 접착층은 컬러 필터 주위에 기밀식 캐비티를 적어도 부분적으로 규정한다. 일부 실시예에서, IC 패키지는 ILD 층 상의 제3 패드 및 제4 패드를 더 포함하고, 제3 패드는 전기적으로 플로팅하고 부식되는 상부면을 가지며, 제4 패드는 비아 및 와이어에 의해 반도체 디바이스에 전기적으로 결합되고, 제3 패드, 제4 패드, ILD 층, 및 패시베이션층은 제2 공통 측벽을 부분적으로 규정하고, 제2 공통 측벽 및 공통 측벽은 상호접속 구조체의 대향측들에 있다.
본 출원의 일부 실시예에서 또 다른 IC 패키지로서, 반도체 기판; 반도체 기판의 상부에 있는 복수의 반도체 디바이스; 반도체 기판의 이면을 컵핑하여 하부 접착층이 반도체 기판의 저부면과 반도체 기판의 측벽을 라이닝하게 하는 하부 접착층; 하부 접착층을 통해 반도체 기판의 이면에 접착되는 하부 절연 플레이트; 하부 절연 플레이트의 이면 상의 BGA; 반도체 디바이스 및 반도체 기판을 덮는 상호접속 구조체로서, 상호접속 구조체는 ILD 층, 복수의 비아, 및 복수의 와이어를 포함하고, 비아 및 와이어는 ILD 층 내에 교번적으로 적층되는 것인 상호접속 구조체; 상호접속 구조체를 덮는 패시베이션층; 상호접속 구조체와 패시베이션층 사이에서, 모두 상호접속 구조체 위에 있는 제1 패드 및 제2 패드로서, 제1 패드는 전기적으로 플로팅하고 부식되는 상부면을 가지며, 제2 패드는 비아 및 와이어에 의해 반도체 디바이스 중 적어도 하나에 전기적으로 결합되고 부식되지 않는 상부면을 가지며, 제1 패드, 제2 패드, ILD 층, 패시베이션층, 하부 접착층, 및 하부 절연 플레이트는 공통 측벽을 부분적으로 규정하는 것인, 제1 패드 및 제2 패드; 및 제2 패드와의 측방향 접촉부로부터 BGA로, 공통 측벽을 따라 연장하는 외부 링크를 포함하는 IC 패키지에 관한 것이다. 일부 실시예에서, IC 패키지는 패시베이션층 위에 있고 패시베이션층의 상부 내로 함몰되는 컬러 필터 어레이; 컬러 필터 어레이 위에 있는 마이크로렌즈 어레이; 패시베이션층 위에 있고 컬러 필터 어레이 주위에 측방향으로 연장하는 상부 접착층으로서, 상부 접착층은 공통 측벽을 부분적으로 규정하는 것인, 상부 접착층; 및 마이크로렌즈 및 패시베이션층을 덮는 상부 절연 플레이트로서, 상부 절연 플레이트는 상부 접착층에 의해 패시베이션층에 접착되는 것인, 상부 절연 플레이트를 더 포함한다. 일부 실시예에서, 상부 접착층, 패시베이션층, 및 상부 절연 플레이트는 마이크로렌즈 어레이 주위에 기밀식으로 밀봉된 캐비티를 규정한다. 일부 실시예에서, BGA는 복수의 도전성 범프를 포함하고, IC 패키지는 하부 절연 플레이트의 이면 상에 복수의 배리어 요소를 더 포함하고, 배리어 요소는 하부 절연 플레이트로부터 도전성 범프를 각각 이격하고, 외부 링크는 도전성 범프 중 하나와 배리어 요소 중 하나 사이에 직접 있다.
본 출원의 일부 실시예에서 IC 패키지를 형성하기 위한 또 다른 방법으로서, 스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 것으로서, 스크라이브 라인 영역은 제1 및 제2 IC 다이를 분리하고 이들에 인접해 있으며, 제1 IC 다이는 회로 및 회로에 전기적으로 결합된 패드 구조체를 포함하고, 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하고, 브리지는 스크라이브 라인 영역 내에 있고 제1 패드로부터 제2 패드로 연장하여 제1 패드를 제2 패드에 접속하는 것인, 반도체 워크피스를 형성하는 것; 및 스크라이브 라인 영역 상에서, 반도체 워크피스 위에 있는 상부 접착층을 형성하는 것; 상부 접착층을 통해 반도체 워크피스의 상부에 상부 절연 플레이트를 접합하는 것; 스크라이브 라인 영역에 스크라이브 라인 개구를 형성하도록 반도체 워크피스의 저부 내로 에칭을 수행하는 것; 반도체 워크피스의 저부를 라이닝하고 스크라이브 라인 개구를 충전하는 하부 접착층을 형성하는 것; 하부 접착층을 통해 반도체 워크피스의 저부에 하부 절연 플레이트를 접합하는 것; 제1 IC 다이 및 제2 IC 다이를 분리하는 노치를 규정하도록, 스크라이브 라인 영역을 따라, 상부 절연 플레이트를 제외하고, 하부 절연 플레이트, 하부 접착층, 반도체 워크피스, 패드 구조체, 및 상부 접착층을 절단하는 것으로서, 패드 구조체의 절단은 브리지를 제거하여 제1 및 제2 패드를 분리하는 것인, 절단하는 것; 노치를 라이닝하고 제2 패드의 측벽과의 측방향 접촉부로부터 하부 절연 플레이트의 이면으로 연장하는 외부 링크를 형성하는 것; 및 스크라이브 라인 영역을 따라 외부 링크 및 상부 절연 플레이트를 절단하는 것을 포함하는 방법에 관한 것이다. 일부 실시예에서, 제1 IC 다이는 화소 센서의 어레이를 더 포함하고, 방법은 화소 센서의 어레이 위에 있고 반도체 워크피스의 상부 내로 함몰되는 컬러 필터의 어레이를 형성하는 것; 및 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 것을 더 포함하고, 상부 절연 플레이트는 투명하고 마이크로렌즈의 어레이를 덮는다. 일부 실시예에서, 패드 구조체는 패드 구조체의 절단 전에 U형 레이아웃을 갖는다. 일부 실시예에서, 제1 패드는 패드 구조체의 절단 전에 회로에 전기적으로 결합되고, 제1 패드는 패드 구조체의 절단의 완료시에 전기적으로 플로팅한다. 일부 실시예에서, 반도체 워크피스는 제1 패드 및 제2 패드를 덮는 패시베이션층을 포함하고, 방법은 제1 패드를 노출시키지만, 제2 패드는 노출시키지 않는 개구를 형성하도록 패시베이션층 내에 제2 에칭을 수행하는 것을 더 포함하고, 패드 구조체의 절단은 제2 패드가 패시베이션층에 의해 덮여 있는 동안 수행된다. 일부 실시예에서, 방법은 개구를 통해 제1 패드를 사용하여 회로에 대해 CP 시험을 수행하는 것을 더 포함한다. 일부 실시예에서, 방법은 제2 에칭의 수행과 반도체 워크피스의 절단 사이에 개구를 통해 제1 패드 상에 부식 또는 손상을 형성하는 것을 더 포함한다. 일부 실시예에서, 반도체 워크피스의 형성은 반도체 워크피스의 반도체 기판 내에 반도체 디바이스를 형성하는 것; 반도체 디바이스 및 반도체 기판을 덮는 상호접속 구조체를 형성하는 것으로서, 상호접속 구조체는 ILD 층, 복수의 와이어, 및 복수의 비아를 포함하고, 와이어 및 비아는 ILD 층 내에 교번적으로 적층되는 것인, 상호접속 구조체를 형성하는 것; 상호접속 구조체 상에 패드 구조체를 형성하는 것; 및 패드 구조체 및 상호접속 구조체를 덮는 패시베이션층을 형성하는 것을 포함하고, 상부 접착층은 패시베이션층 상에 형성된다. 일부 실시예에서, 방법은 하부 절연 플레이트의 이면 상에 BGA를 형성하는 것을 더 포함하고, 외부 링크는 BGA를 제2 패드에 전기적으로 결합한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 여러 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예들.
실시예 1. 집적 회로(integrated circuit: IC) 패키지를 형성하기 위한 방법에 있어서,
스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 단계로서, 상기 스크라이브 라인 영역은 상기 제1 IC 다이 및 상기 제2 IC 다이를 분리하고 이들에 인접해 있으며, 상기 제1 IC 다이는 회로 및 상기 회로에 전기적으로 결합된 패드 구조체를 포함하고, 상기 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하며, 상기 브리지는 상기 스크라이브 라인 영역 내에 있고 상기 제1 패드로부터 상기 제2 패드로 연장하여 상기 제1 패드를 상기 제2 패드에 접속하는 것인, 상기 반도체 워크피스를 형성하는 단계; 및
상기 제1 IC 다이 및 상기 제2 IC 다이를 개별화하기 위해 상기 스크라이브 라인 영역을 따라 상기 반도체 워크피스를 절단하는 단계 - 상기 절단은 상기 브리지를 제거하여 상기 제1 패드와 상기 제2 패드를 분리함 -
를 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 워크피스는 상기 제1 패드 및 상기 제2 패드를 덮는 패시베이션층을 포함하고, 상기 방법은,
상기 제1 패드를 노출시키지만, 상기 제2 패드는 노출시키지 않는 개구를 형성하도록 상기 패시베이션층 내에 에칭을 수행하는 단계를 더 포함하고, 상기 절단하는 단계는 상기 제2 패드가 상기 패시베이션층에 의해 완전히 덮여 있는 동안 수행되는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 3. 실시예 2에 있어서,
상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 회로 프로브(circuit probe: CP) 시험을 수행하는 단계를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 4. 실시예 2에 있어서,
상기 제1 IC 다이는 화소 센서의 어레이를 더 포함하고, 상기 방법은,
상기 화소 센서의 어레이 위에 있고 상기 패시베이션층의 상부 내로 함몰되는 컬러 필터의 어레이를 형성하는 단계; 및
상기 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 단계
를 더 포함하는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 5. 실시예 4에 있어서,
상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 회로 프로브(CP) 시험의 제1 라운드 - 상기 CP 시험의 제1 라운드는 상기 에칭의 수행과 상기 컬러 필터의 어레이의 형성 사이에 수행됨 - 를 수행하는 단계; 및
상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 CP 시험의 제2 라운드 - 상기 CP 시험의 제2 라운드는 상기 마이크로렌즈의 어레이의 형성과 상기 반도체 워크피스의 절단 사이에 수행됨 - 를 수행하는 단계
를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 6. 실시예 2에 있어서,
상기 에칭의 수행과 상기 반도체 워크피스의 절단 사이에 상기 제1 패드 상에 부식을 형성하는 단계를 더 포함하고, 상기 부식은 상기 개구를 통해 상기 제1 패드 상에 형성되고, 상기 제2 패드는 상기 반도체 워크피스의 절단 중에 실질적으로 부식되지 않는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 패드는 상기 제2 패드 및 상기 브리지를 통해 상기 회로에 전기적으로 결합되어 형성되고, 상기 제1 패드는 상기 절단의 완료시에 전기적으로 플로팅(floating)하는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 8. 실시예 1에 있어서, 상기 패드 구조체는 상기 절단 전에 U형 레이아웃을 갖는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 9. 실시예 1에 있어서,
상기 절단 후에, 상기 제2 패드의 측벽과의 측방향 접촉부(lateral contact)로부터 상기 제1 IC 다이의 이면으로, 상기 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 단계; 및
상기 제1 IC 다이의 이면 상에 땜납 범프 - 상기 땜납 범프는 상기 제2 패드 및 상기 외부 링크를 통해 상기 회로에 전기적으로 결합됨 - 를 형성하는 단계
를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 10. 집적 회로(integrated circuit: IC) 패키지에 있어서,
회로, 제1 패드, 제2 패드, 및 패시베이션층을 포함하는 IC 다이로서, 상기 패시베이션층은 상기 제2 패드를 덮고 상기 제1 패드 위에 있는 개구를 규정하며, 상기 제1 패드는 전기적으로 플로팅하고, 손상되는 상부면을 가지며, 상기 제2 패드는 상기 회로에 전기적으로 결합되고 실질적으로 손상이 없는 상부면을 가지며, 상기 제1 패드, 상기 제2 패드, 및 상기 패시베이션층은 상기 IC 다이의 공통 측벽을 부분적으로 규정하는 것인, 상기 IC 다이; 및
상기 IC 다이의 저부로부터, 상기 공통 측벽을 따라, 상기 제2 패드와의 측방향 접촉부로 연장하는 외부 링크
를 포함하는, 집적 회로(IC) 패키지.
실시예 11. 실시예 10에 있어서,
상기 IC 다이는 화소 센서 어레이를 더 포함하고, 상기 IC 패키지는,
상기 화소 센서의 어레이 위에 있고 상기 패시베이션층의 상부 내로 함몰되는 컬러 필터의 어레이; 및
상기 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이
를 더 포함하는 것인, 집적 회로(IC) 패키지.
실시예 12. 실시예 11에 있어서,
상기 패시베이션층 위에 있고 상기 공통 측벽을 부분적으로 규정하는 접착층; 및
상기 마이크로렌즈 및 상기 패시베이션층을 덮고, 또한 상기 접착층을 통해 상기 패시베이션층에 접착되는 투명 플레이트
를 더 포함하는, 집적 회로(IC) 패키지.
실시예 13. 실시예 10에 있어서,
상기 IC 다이는,
반도체 기판; 및
상기 반도체 기판 위에 있는 상호접속 구조체
를 포함하고,
상기 상호접속 구조체는 층간 유전막(interlayer dielectric: ILD) 층, 복수의 와이어, 및 복수의 비아를 포함하고, 상기 와이어 및 상기 비아는 상기 ILD 층 내에 교번적으로 적층되며,
상기 패시베이션층은 상기 ILD 층을 덮고, 상기 회로는 상기 반도체 기판 및 상기 상호접속 구조체에 의해 적어도 부분적으로 규정되고, 상기 ILD 층은 상기 공통 측벽을 부분적으로 규정하는 것인, 집적 회로(IC) 패키지.
실시예 14. 실시예 13에 있어서, 상기 외부 링크는 상기 ILD 층, 상기 패시베이션층, 및 상기 제2 패드를 상기 공통 측벽에서 측방향으로 접촉하는 것인, 집적 회로(IC) 패키지.
실시예 15. 실시예 13에 있어서,
상기 반도체 기판의 이면을 컵핑(cupping)하여, 접착층이 상기 반도체 기판의 측벽을 라이닝하게 하는 상기 접착층 - 상기 접착층은 상기 공통 측벽을 부분적으로 규정함 -; 및
상기 접착층을 통해 상기 반도체 기판의 이면에 접착되는 절연 플레이트
를 더 포함하고,
상기 외부 링크는 상기 절연 플레이트의 이면으로부터 상기 제2 패드로 연장하는 것인, 집적 회로(IC) 패키지.
실시예 16. 실시예 15에 있어서,
상기 절연 플레이트의 이면 상의 볼 그리드 어레이(ball grid array: BGA)를 더 포함하고, 상기 외부 링크는 상기 제2 패드로부터 상기 BGA로 연장하고 상기 BGA를 상기 제2 패드에 전기적으로 결합하는 것인, 집적 회로(IC) 패키지.
실시예 17. 집적 회로(integrated circuit: IC) 패키지를 형성하기 위한 방법에 있어서,
스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 단계 - 상기 스크라이브 라인 영역은 상기 제1 IC 다이 및 상기 제2 IC 다이를 분리하고 이들에 인접해 있으며, 상기 제1 IC 다이는 회로를 포함함 -;
상기 제1 IC 다이 상에 U형 패드 구조체를 형성하는 단계로서, 상기 U형 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하고, 상기 브리지는 상기 스크라이브 라인 영역 내에 있고 상기 제1 패드로부터 상기 제2 패드로 연장하여 상기 제1 패드 및 상기 제2 패드를 접속하며, 상기 제1 패드는 상기 브리지 및 상기 제2 패드를 통해 상기 회로에 전기적으로 결합되는 것인, 상기 U형 패드 구조체를 형성하는 단계;
상기 반도체 워크피스 및 상기 U형 패드 구조체를 덮는 패시베이션층을 형성하는 단계;
상기 제1 패드를 노출시키지만, 상기 제2 패드는 노출시키지 않는 회로 프로브(circuit probe: CP) 개구를 형성하도록 상기 패시베이션층 내로 에칭을 수행하는 단계;
상기 CP 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 CP 시험의 제1 라운드를 수행하는 단계;
상기 회로 및 상기 패시베이션층 위에 있는 컬러 필터의 어레이를 형성하는 단계;
상기 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 단계;
상기 CP 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 CP 시험의 제2 라운드를 수행하는 단계;
상기 제1 IC 다이 및 상기 제2 IC 다이를 개별화하도록 상기 스크라이브 라인 영역을 따라 상기 반도체 워크피스를 절단하는 단계 - 상기 절단은 상기 브리지를 제거하여 상기 제1 패드와 상기 제2 패드를 분리하고, 상기 제1 패드는 상기 절단의 완료시에 전기적으로 플로팅함 -; 및
상기 제2 패드의 측벽과의 측방향 접촉부로부터 상기 제1 IC 다이의 이면으로, 상기 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 단계
를 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 에칭과 상기 절단의 수행 사이에 상기 제1 패드 상에 부식을 형성하는 단계를 더 포함하고, 상기 제2 패드는 상기 절단시에 부식되지 않는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 19. 실시예 17에 있어서,
상기 반도체 워크피스를 형성하는 단계는,
반도체 기판의 상부에 반도체 디바이스를 형성하는 단계; 및
상기 반도체 디바이스 및 상기 반도체 기판을 덮는 상호접속 구조체를 형성하는 단계
를 포함하고,
상기 상호접속 구조체는 하부 층간 유전막(ILD) 층, 복수의 와이어, 및 복수의 비아를 포함하고, 상기 와이어 및 상기 비아는 상기 하부 ILD 층 내에 교번적으로 적층되고, 상기 반도체 디바이스 및 상기 상호접속 구조체는 상기 회로를 적어도 부분적으로 규정하는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
실시예 20. 실시예 19에 있어서,
상기 U형 패드 구조체를 형성하는 단계는,
상기 하부 ILD 층을 덮는 상부 ILD 층을 형성하는 단계;
상기 패드 구조체의 레이아웃으로 상기 상부 ILD 층 내에 특징부 개구를 규정하도록 상기 상부 ILD 층을 패터닝하는 단계;
상기 특징부 개구를 충전하고 상기 상부 ILD 층을 덮는 도전층을 형성하는 단계; 및
상기 도전층으로부터 상기 패드 구조체를 형성하도록 상기 상부 ILD 층의 상부면과 대략 동등하게 상기 도전층 내로의 평탄화를 수행하는 단계
를 포함하고, 상기 패드 구조체는 상기 와이어 및 상기 비아를 통해 상기 반도체 디바이스에 전기적으로 결합되는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
102: 반도체 워크피스 104a: 제1 IC 다이
104b: 제2 IC 다이 106: 스크라이브 라인 영역
108: 회로 108p: 화소 센서 어레이
108s: 지지 회로 110: 패드 구조체
114: 상호접속 구조체 116: 화소 센서
118: 지지 디바이스 120: ILD 층

Claims (10)

  1. 집적 회로(integrated circuit: IC) 패키지를 형성하기 위한 방법에 있어서,
    스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 단계로서, 상기 스크라이브 라인 영역은 상기 제1 IC 다이 및 상기 제2 IC 다이를 분리하고 이들에 인접해 있으며, 상기 제1 IC 다이는 회로 및 상기 회로에 전기적으로 결합된 패드 구조체를 포함하고, 상기 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하며, 상기 브리지는 상기 스크라이브 라인 영역 내에 있고 상기 제1 패드로부터 상기 제2 패드로 연장하여 상기 제1 패드를 상기 제2 패드에 접속하는 것인, 상기 반도체 워크피스를 형성하는 단계; 및
    상기 제1 IC 다이 및 상기 제2 IC 다이를 개별화하기 위해 상기 스크라이브 라인 영역을 따라 상기 반도체 워크피스를 절단하는 단계 - 상기 절단은 상기 브리지를 제거하여 상기 제1 패드와 상기 제2 패드를 분리함 -
    를 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 반도체 워크피스는 상기 제1 패드 및 상기 제2 패드를 덮는 패시베이션층을 포함하고, 상기 방법은,
    상기 제1 패드를 노출시키지만, 상기 제2 패드는 노출시키지 않는 개구를 형성하도록 상기 패시베이션층 내에 에칭을 수행하는 단계를 더 포함하고, 상기 절단하는 단계는 상기 제2 패드가 상기 패시베이션층에 의해 완전히 덮여 있는 동안 수행되는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 회로 프로브(circuit probe: CP) 시험을 수행하는 단계를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  4. 제2항에 있어서,
    상기 제1 IC 다이는 화소 센서의 어레이를 더 포함하고, 상기 방법은,
    상기 화소 센서의 어레이 위에 있고 상기 패시베이션층의 상부 내로 함몰되는 컬러 필터의 어레이를 형성하는 단계; 및
    상기 컬러 필터의 어레이 위에 있는 마이크로렌즈의 어레이를 형성하는 단계
    를 더 포함하는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  5. 제4항에 있어서,
    상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 회로 프로브(CP) 시험의 제1 라운드 - 상기 CP 시험의 제1 라운드는 상기 에칭의 수행과 상기 컬러 필터의 어레이의 형성 사이에 수행됨 - 를 수행하는 단계; 및
    상기 개구를 통해 상기 제1 패드를 사용하여 상기 회로에 대해 CP 시험의 제2 라운드 - 상기 CP 시험의 제2 라운드는 상기 마이크로렌즈의 어레이의 형성과 상기 반도체 워크피스의 절단 사이에 수행됨 - 를 수행하는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  6. 제2항에 있어서,
    상기 에칭의 수행과 상기 반도체 워크피스의 절단 사이에 상기 제1 패드 상에 부식을 형성하는 단계를 더 포함하고, 상기 부식은 상기 개구를 통해 상기 제1 패드 상에 형성되고, 상기 제2 패드는 상기 반도체 워크피스의 절단 중에 부식되지 않는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  7. 제1항에 있어서,
    상기 제1 패드는 상기 제2 패드 및 상기 브리지를 통해 상기 회로에 전기적으로 결합되어 형성되고, 상기 제1 패드는 상기 절단의 완료시에 전기적으로 플로팅(floating)하는 것인, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  8. 제1항에 있어서,
    상기 절단 후에, 상기 제2 패드의 측벽과의 측방향 접촉부(lateral contact)로부터 상기 제1 IC 다이의 이면으로, 상기 제1 IC 다이의 측벽을 따라 연장하는 외부 링크를 형성하는 단계; 및
    상기 제1 IC 다이의 이면 상에 땜납 범프 - 상기 땜납 범프는 상기 제2 패드 및 상기 외부 링크를 통해 상기 회로에 전기적으로 결합됨 - 를 형성하는 단계
    를 더 포함하는, 집적 회로(IC) 패키지를 형성하기 위한 방법.
  9. 집적 회로(integrated circuit: IC) 패키지에 있어서,
    회로, 제1 패드, 제2 패드, 및 패시베이션층을 포함하는 IC 다이로서, 상기 패시베이션층은 상기 제2 패드를 덮고 상기 제1 패드 위에 있는 개구를 규정하며, 상기 제1 패드는 전기적으로 플로팅하고, 손상되는 상부면을 가지며, 상기 제2 패드는 상기 회로에 전기적으로 결합되고 손상이 없는 상부면을 가지며, 상기 제1 패드, 상기 제2 패드, 및 상기 패시베이션층은 상기 IC 다이의 공통 측벽을 부분적으로 규정하는 것인, 상기 IC 다이; 및
    상기 IC 다이의 저부로부터, 상기 공통 측벽을 따라, 상기 제2 패드와의 측방향 접촉부로 연장하는 외부 링크
    를 포함하는, 집적 회로(IC) 패키지.
  10. 집적 회로(integrated circuit: IC) 패키지를 형성하기 위한 방법에 있어서,
    스크라이브 라인 영역, 제1 IC 다이, 및 제2 IC 다이를 포함하는 반도체 워크피스를 형성하는 단계 - 상기 스크라이브 라인 영역은 상기 제1 IC 다이 및 상기 제2 IC 다이를 분리하고 이들에 인접해 있으며, 상기 제1 IC 다이는 회로를 포함함 -;
    상기 제1 IC 다이 상에 U형 패드 구조체를 형성하는 단계로서, 상기 U형 패드 구조체는 제1 패드, 제2 패드, 및 브리지를 포함하고, 상기 브리지는 상기 스크라이브 라인 영역 내에 있고 상기 제1 패드로부터 상기 제2 패드로 연장하여 상기 제1 패드 및 상기 제2 패드를 접속하며, 상기 제1 패드는 상기 브리지 및 상기 제2 패드를 통해 상기 회로에 전기적으로 결합되는 것인, 상기 U형 패드 구조체를 형성하는 단계;
    상기 반도체 워크피스 및 상기 U형 패드 구조체를 덮는 패시베이션층을 형성하는 단계;
    상기 제1 패드를 노출시키지만, 상기 제2 패드는 노출시키지 않는 회로 프로브(circuit probe: CP) 개구를 형성하도록 상기 패시베이션층 내로 에칭을 수행하는 단계;
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