WO2024042996A1 - 積層基板及び半導体装置 - Google Patents

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WO2024042996A1
WO2024042996A1 PCT/JP2023/027637 JP2023027637W WO2024042996A1 WO 2024042996 A1 WO2024042996 A1 WO 2024042996A1 JP 2023027637 W JP2023027637 W JP 2023027637W WO 2024042996 A1 WO2024042996 A1 WO 2024042996A1
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WO
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pad
semiconductor layer
region
guard ring
laminated
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PCT/JP2023/027637
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English (en)
French (fr)
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寿章 岩渕
肇 山岸
賢一 西澤
佳祐 青木
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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Filing date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to a stacked substrate and a semiconductor device.
  • CMOS Complementary Metal Oxide Semiconductor
  • the characteristics of the chips may be measured using an inspection circuit before the semiconductor wafer is diced.
  • This test circuit and a measurement pad connected to the test circuit may be arranged on a scribe region of a semiconductor wafer.
  • the dicing blade When attempting to cut the scribe area where the measurement pad is placed, for example, the dicing blade may become clogged and chipping may occur. When chipping occurs, cracks may extend from the scribe region into the element region, leading to a decrease in manufacturing yield.
  • Patent Document 1 discloses that a measurement area in which an inspection circuit and a measurement pad are arranged, and a dicing line cut when dividing a semiconductor wafer into individual pieces are provided in a scribe area, and the measurement area is provided between the dicing line and the chip area. It is disclosed that it is located between.
  • the present disclosure has been made in view of the above circumstances, and an object of the present disclosure is to provide a multilayer substrate and a semiconductor device that can suppress a decrease in manufacturing yield due to chipping and also suppress a decrease in the theoretical yield of chips. shall be.
  • a laminated substrate includes a laminated portion including a first semiconductor layer and a second semiconductor layer laminated on a first surface side of the first semiconductor layer.
  • the laminated portion includes a plurality of chip regions and a scribe region located between one chip region and another adjacent chip region among the plurality of chip regions.
  • the scribe area includes a dicing line that is to be cut when dividing the plurality of chip areas into pieces, and a measurement section for measuring characteristics of the chip area.
  • the measurement section includes a first pad provided on a second surface side of the first semiconductor layer that is opposite to the first surface, and a third surface side of the second semiconductor layer that is opposite to the first semiconductor layer.
  • a first through via that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first pad and the second pad; has.
  • the first pad and the second pad each overlap the dicing line, and the first through via is separated from the dicing line.
  • a semiconductor device includes a stacked portion including a first semiconductor layer and a second semiconductor layer stacked on a first surface side of the first semiconductor layer.
  • the laminated portion includes a chip region and a scribe region located on the outer periphery of the chip region.
  • the scribe region includes a first pad piece provided on a second surface side opposite to the first surface of the first semiconductor layer, and a third surface of the second semiconductor layer facing the first semiconductor layer.
  • a first pad that penetrates between a second pad piece provided on the side and the first surface and the second surface of the first semiconductor layer and connects the first pad piece and the second pad piece. It has a through via.
  • the first pad piece and the second pad piece are arranged along an edge of the scribe area. The first through via is located away from the edge.
  • the first through via is left in the scribe area after dicing. Since the dicing blade does not cut the first through via, clogging can be suppressed and chipping can be suppressed. In order to suppress the occurrence of chipping, there is no need to provide a dedicated dicing line in addition to the line where the measuring section is arranged within the scribe area. Therefore, it is possible to suppress a decrease in manufacturing yield due to chipping, and also to suppress a decrease in the theoretical yield of chips.
  • a semiconductor device includes a stacked portion including a first semiconductor layer and a second semiconductor layer stacked on a first surface side of the first semiconductor layer.
  • the laminated portion includes a chip region and a scribe region located on the outer periphery of the chip region.
  • the chip area includes an element area where elements are arranged, and a peripheral area located between the element area and the scribe area.
  • the laminated portion has a guard ring structure provided in the peripheral region.
  • the guard ring structure includes a first guard ring provided on a second surface side opposite to the first surface of the first semiconductor layer, and a third guard ring provided in the second semiconductor layer opposite to the first semiconductor layer. a second guard ring provided on the surface side; and a second guard ring that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first guard ring and the second guard ring. 2 through vias.
  • the guard ring structure can suppress the crack from extending to the element region.
  • the guard ring structure In order to suppress the occurrence of chipping, there is no need to provide a dedicated dicing line in addition to the line where the measuring section is arranged within the scribe area. Therefore, it is possible to suppress a decrease in manufacturing yield due to chipping, and also to suppress a decrease in the theoretical yield of chips.
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetection device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a photodetection device according to Embodiment 1 of the present disclosure.
  • FIG. 3 is an equivalent circuit diagram illustrating a configuration example of a pixel of a photodetecting device according to Embodiment 1 of the present disclosure.
  • FIG. 4 is a cross-sectional view illustrating a configuration example of a photodetection device according to Embodiment 1 of the present disclosure.
  • FIG. 5 is a plan view showing a configuration example of a multilayer substrate according to Embodiment 1 of the present disclosure.
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetection device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a photodetection device according to Embodiment 1 of
  • FIG. 6 is a plan view showing dicing lines of the multilayer substrate according to Embodiment 1 of the present disclosure.
  • FIG. 7 is a plan view showing an enlarged scribe area of the multilayer substrate according to Embodiment 1 of the present disclosure.
  • FIG. 8 is a cross-sectional view of the plan view shown in FIG. 7 taken along the line X1-X1'.
  • FIG. 9 is a cross-sectional view showing a state in which the multilayer substrate according to Embodiment 1 of the present disclosure is diced into pieces.
  • FIG. 10 is a cross-sectional view showing a specific example of a through via according to Embodiment 1 of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a specific example of a through via according to Embodiment 1 of the present disclosure.
  • FIG. 11 is a plan view illustrating the relationship between the distance between the through via and the first pad P1 and the distance between the through via and the dicing line.
  • FIG. 12 is a plan view showing the configuration of the second pad according to Modification 1-1 of Embodiment 1 of the present disclosure.
  • FIG. 13 is a plan view showing the configuration of the second pad according to Modification 1-2 of Embodiment 1 of the present disclosure.
  • FIG. 14 is a plan view showing the configuration of a laminated substrate according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 15 is a plan view showing dicing lines of a multilayer substrate according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing the configuration of a laminated substrate according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a state in which the multilayer substrate according to Modification Example 2 of Embodiment 1 of the present disclosure is diced into pieces.
  • FIG. 18 is a cross-sectional view showing the configuration of a multilayer substrate according to Embodiment 2 of the present disclosure.
  • FIG. 19 is a cross-sectional view showing a state in which the multilayer substrate according to Embodiment 2 of the present disclosure is diced into pieces.
  • FIG. 20 is a cross-sectional view showing the configuration of a laminated substrate according to a modification of Embodiment 2 of the present disclosure.
  • FIG. 20 is a cross-sectional view showing the configuration of a laminated substrate according to a modification of Embodiment 2 of the present disclosure.
  • FIG. 21 is a cross-sectional view showing a state in which a multilayer substrate according to a modification of Embodiment 2 of the present disclosure is diced into pieces.
  • FIG. 22 is a cross-sectional view showing a configuration example of a multilayer substrate according to Embodiment 3 of the present disclosure.
  • FIG. 23 is an enlarged cross-sectional view of a part of the guard ring structure in the cross-sectional view shown in FIG. 22.
  • FIG. 24 is a cross-sectional view showing a state in which the multilayer substrate according to Embodiment 3 of the present disclosure is diced into pieces.
  • FIG. 25 is a plan view showing a configuration example of a multilayer substrate according to Embodiment 3 of the present disclosure.
  • FIG. 26A is a plan view showing shape example 1 of a through via in a plan view.
  • FIG. 26B is a plan view showing a second shape example of a through via in a plan view.
  • FIG. 26C is a plan view showing shape example 3 of the through-via in plan view.
  • FIG. 26D is a plan view showing shape example 4 of a through via in a plan view.
  • FIG. 26E is a plan view showing a fifth example of the shape of the through-via in plan view.
  • FIG. 27 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 28 is a block diagram showing an example of the functional configuration of the camera head and CCU shown in FIG. 27.
  • FIG. 29 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • FIG. 30
  • the Z-axis direction is the thickness direction of the laminated parts 201 and 301, which will be described later.
  • the X-axis direction and the Y-axis direction are directions perpendicular to the Z-axis direction.
  • the X-axis direction, Y-axis direction, and Z-axis direction are orthogonal to each other.
  • Embodiment 1 In Embodiment 1, an example in which the present technology is applied to a photodetection device that is a back-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor will be described.
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetecting device 1 according to Embodiment 1 of the present disclosure.
  • a photodetection device 1 according to Embodiment 1 of the present disclosure (an example of a "semiconductor device" of the present disclosure) mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. It is composed of That is, the photodetector 1 is mounted on the semiconductor chip 2.
  • the photodetector 1 captures image light (incident light) from a subject through an optical system (optical lens), converts the amount of incident light imaged on the imaging surface into an electrical signal for each pixel, and converts the amount of the incident light into an electric signal for each pixel. Output as a signal.
  • the semiconductor chip 2 on which the photodetector 1 is mounted has a rectangular pixel area 2A ( (an example of the "element region” of the present disclosure), and a peripheral region 2B provided outside the pixel region 2A so as to surround the pixel region 2A.
  • a rectangular pixel area 2A (an example of the "element region” of the present disclosure)
  • a peripheral region 2B provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel area 2A is a light receiving surface that receives light collected by the optical system.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X-axis direction and the Y-axis direction.
  • the pixels 3 are repeatedly arranged in the X-axis direction and the Y-axis direction, which intersect with each other within a two-dimensional plane.
  • the X-axis direction and the Y-axis direction are perpendicular to each other, for example.
  • the direction perpendicular to both the X-axis direction and the Y-axis direction is the Z-axis direction (thickness direction).
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 on the two-dimensional plane.
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • FIG. 2 is a block diagram showing a configuration example of the photodetection device 1 according to Embodiment 1 of the present disclosure.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is a CMOS (complenentary) having an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors, for example. It consists of a MOS) circuit.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selectively scans each pixel 3 in the pixel area 2A in the vertical direction row by row, and detects the signal charge from the pixel 3 based on the signal charge generated by the photoelectric conversion element of each pixel 3 according to the amount of light received. Pixel signals are supplied to the column signal processing circuit 5 through the vertical signal line 11.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal on the signals output from one row of pixels 3 for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • a horizontal selection switch (not shown) is provided at the output stage of the column signal processing circuit 5 and connected between it and the horizontal signal line 12 .
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5 to select each of the column signal processing circuits 5 in turn, and selects pixels on which signal processing has been performed from each of the column signal processing circuits 5.
  • the signal is output to the horizontal signal line 12.
  • the output circuit 7 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12, and outputs the pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 8 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, and the like.
  • FIG. 3 is an equivalent circuit diagram showing a configuration example of the pixel 3 of the photodetecting device 1 according to Embodiment 1 of the present disclosure.
  • the pixel 3 includes a photoelectric conversion element PD, a charge accumulation region (floating diffusion) FD that accumulates (retains) signal charges photoelectrically converted by the photoelectric conversion element PD, and It includes a transfer transistor TR that transfers the signal charge photoelectrically converted by the element PD to the charge storage region FD.
  • the pixel 3 includes a readout circuit 15 electrically connected to the charge storage region FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of received light.
  • the photoelectric conversion element PD also temporarily accumulates (retains) the generated signal charge.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charges accumulated in the charge accumulation region FD and outputs a pixel signal based on the signal charges.
  • the readout circuit 15 includes, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST as pixel transistors, although they are not limited thereto.
  • These transistors are, for example, MOSFETs that have a gate insulating film made of a silicon oxide film (SiO2 film), a gate electrode, and a pair of main electrode regions that function as a source region and a drain region.
  • these transistors may be MISFETs (Metal Insulator Semiconductor FETs) in which the gate insulating film is a silicon nitride film (Si3N4 film) or a laminated film such as a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the gate insulating film is a silicon nitride film (Si3N4 film) or a laminated film such as a silicon nitride film and a silicon oxide film.
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL), and a drain electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive lines 10 (see FIG. 2).
  • the reset transistor RST has a source region electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • FIG. 4 is a cross-sectional view showing a configuration example of the photodetecting device 1 according to the first embodiment of the present disclosure.
  • the photodetecting device 1 semiconductor chip 2 includes a light collecting layer 90, a first substrate section 110, a second substrate section 120, and a third substrate section 130.
  • the first substrate section 110, the second substrate section 120, and the third substrate section 130 have a laminated structure in which they are laminated in this order from the light collecting layer 90 side.
  • This laminated structure is also referred to as a laminated portion 201.
  • the first substrate section 110 includes a semiconductor layer 20 and a wiring layer 30, which are laminated in order from the light collecting layer 90 side.
  • the second substrate section 120 includes a wiring layer 40, a semiconductor layer 50, and a wiring layer 60, which are stacked in order from the light collecting layer 90 side.
  • the third substrate section 130 includes a wiring layer 70 and a semiconductor layer 80, which are laminated in order from the light collecting layer 90 side.
  • the light collecting layer 90 has a laminated structure in which, for example, but not limited to this, a color filter 91 and an on-chip lens 92 are laminated in that order from the back surface S2 side of the semiconductor layer 20.
  • the semiconductor layer 20 has a photoelectric conversion region described below.
  • One surface of the semiconductor layer 20 is a main surface S1, and the other surface is a back surface S2, which is a light incident surface.
  • the wiring layer 30 is superimposed on the main surface S1 of the semiconductor layer 20.
  • the wiring layer 40 is superimposed on the surface of the wiring layer 30 on the side opposite to the semiconductor layer 20 side.
  • the semiconductor layer 50 has a plurality of transistors, and one surface is a main surface S3 and the other surface is a back surface S4.
  • the main surface S3 is overlapped with the surface of the wiring layer 40 on the side opposite to the surface on the wiring layer 30 side.
  • the wiring layer 60 is superimposed on the back surface S4 of the semiconductor layer 50.
  • the wiring layer 70 is superimposed on the surface of the wiring layer 60 on the side opposite to the semiconductor layer 50 side.
  • the main surface S5 of the semiconductor layer 80 is overlapped with the surface of the wiring layer 70 on the side opposite to the surface on the wiring layer 60 side.
  • main surface S1 of the semiconductor layer 20, the main surface S3 of the semiconductor layer 50, and the main surface S5 of the semiconductor layer 80 may be respectively referred to as element formation surfaces.
  • the semiconductor layer 20 and the semiconductor layer 50 are bonded via the wiring layer 30 and the wiring layer 40 by the F2F (Face to Face) method, that is, so that the element formation surfaces face each other.
  • the semiconductor layer 50 and the semiconductor layer 80 are bonded via the wiring layer 60 and the wiring layer 70 by a B2F (Back to Face) method, that is, so that the back surface and the element formation surface face each other.
  • the semiconductor layer 20 is formed of a semiconductor substrate.
  • the semiconductor layer 20 is made of a single crystal silicon substrate of a first conductivity type, for example, a p-type.
  • a bonding pad 14, for example is provided in a region of the semiconductor layer 20 that overlaps with the peripheral region 2B in plan view.
  • a photoelectric conversion region 20a is provided for each pixel 3 in a region of the semiconductor layer 20 that overlaps with the pixel region 2A in plan view.
  • an island-shaped photoelectric conversion region 20a partitioned by a separation region 20b is provided for each pixel 3. Note that the number of pixels 3 is not limited to that shown in FIG.
  • the photoelectric conversion region 20a includes a well region of a first conductivity type, for example, a p-type, and a semiconductor region of a second conductivity type, for example, an n-type (photoelectric conversion section) buried inside the well region. and has.
  • the photoelectric conversion element PD shown in FIG. 3 is configured in a photoelectric conversion region 20a including a well region of the semiconductor layer 20 and a photoelectric conversion section.
  • the photoelectric conversion region 20a may be provided with a charge storage region (not shown), which is a semiconductor region of a second conductivity type, for example, an n-type, and a transistor T1, although the present invention is not limited thereto.
  • the transistor T1 is, for example, the transfer transistor TR shown in FIG. 3.
  • the isolation region 20b has, for example, a trench structure in which an isolation trench is formed in the semiconductor layer 20 and an insulating film is embedded in the isolation trench, although the isolation region 20b is not limited thereto. In the example shown in FIG. 4, an insulating film and metal are embedded in the isolation trench.
  • the wiring layer 30 includes an insulating film 31, a wiring 32, a connection pad 33, and a via (contact) 34.
  • the wiring 32 and the connection pad 33 are laminated with an insulating film 31 interposed therebetween as shown.
  • the connection pad 33 faces the surface of the wiring layer 30 opposite to the semiconductor layer 20 side.
  • the vias 34 connect the semiconductor layer 20 and the wiring 32, the wirings 32 to each other, and the wiring 32 to the connection pad 33 and the like.
  • the wiring 32 and the connection pad 33 are made of copper, for example, and may be formed by a damascene method, although the wiring 32 and the connection pad 33 are not limited thereto.
  • the wiring layer 40 includes an insulating film 41, a wiring 42, a connection pad 43, and a via (contact) 44.
  • the wiring 42 and the connection pad 43 are laminated with an insulating film 41 interposed therebetween as shown.
  • the connection pad 43 faces the surface of the wiring layer 40 opposite to the semiconductor layer 50 side, and is bonded to the connection pad 33 .
  • the vias 44 connect the semiconductor layer 50 and the wiring 42, the wirings 42 to each other, and the wiring 42 to the connection pad 43 and the like.
  • the wiring 42 and the connection pad 43 may be made of copper, for example, and may be formed by a damascene method, although the wiring 42 and the connection pad 43 are not limited thereto.
  • the semiconductor layer 50 is made of a semiconductor substrate.
  • the semiconductor layer 50 is made of, but not limited to, a single crystal silicon substrate.
  • the semiconductor layer 50 exhibits a first conductivity type, for example, a p-type.
  • the semiconductor layer 50 is provided with a plurality of transistors T2. More specifically, the transistor T2 is provided in a region of the semiconductor layer 50 that overlaps with the pixel region 2A in plan view.
  • the transistor T2 is, for example, a transistor that constitutes the readout circuit 15 shown in FIG. 3.
  • the region that overlaps with the peripheral region 2B is referred to as a first region 50a.
  • the region overlapping the pixel region 2A is called a second region 50b.
  • a first conductor 51 and a second conductor 52 are provided in the semiconductor layer 50. More specifically, the first region 50a is provided with a first conductor 51 having a first width, made of a first material, and penetrating the semiconductor layer 50 in the thickness direction. It is being The second region 50b has a second width smaller than the first width, is made of a second material different from the first material, and penetrates the semiconductor layer 50 along the thickness direction. A second conductor 52 is provided. The first conductor 51 and the second conductor 52 are conductors (electrodes) that penetrate the semiconductor layer. In this embodiment, since the semiconductor layer is made of silicon, for example, the first conductor 51 and the second conductor 52 are through-silicon vias (TSV).
  • TSV through-silicon vias
  • the first conductor 51 is used, for example, as a power supply line, although it is not limited thereto. Therefore, it is preferable that the first conductor 51 has low electrical resistance. Therefore, it is preferable to use a conductive material with low electrical resistivity as the first material constituting the first conductor 51. Here, copper, which is an example of such a conductive material, is used as the first material. Furthermore, by increasing the first width, the resistance of the first conductor 51 can be decreased.
  • the first region 50a where the first conductor 51 is provided has a low arrangement density of elements and wiring, so the first width can be increased.
  • the second conductor 52 Since the second conductor 52 is provided in the second region 50b where a plurality of transistors T2 are provided, the second conductor 52 may have to be provided in a narrow region between the transistors T2. Therefore, it is necessary to reduce the second width. When the second width is made smaller, the aspect ratio of the second conductor 52 becomes higher.
  • the aspect ratio of the second conductor 52 is not limited to this, but may be, for example, 5 or more. Such an aspect ratio may make it difficult to fill with the same material as the first material (here, for example, copper). Therefore, as the second material constituting the second conductor 52, it is preferable to use a conductive material that has good embedding properties in holes with a high aspect ratio. Examples of such conductive materials include high-melting point metals. Examples of the high melting point metal include tungsten (W), cobalt (Co), ruthenium (Ru), or a metal material containing at least one of them. Here, tungsten is used as the second material.
  • the wiring layer 60 includes an insulating film 61, a wiring 62, a connection pad 63, and a silicon cover film 65.
  • the wiring 62 and the connection pad 63 are laminated with an insulating film 61 in between as shown.
  • the connection pad 63 faces the surface of the wiring layer 60 opposite to the semiconductor layer 50 side.
  • the wiring 62 and the connection pad 63 may be made of copper, for example, but not limited thereto, and may be formed by a damascene method.
  • the silicon cover film 65 is provided to prevent reflection of light emitted from the device, and is made of a high melting point oxide.
  • the wiring layer 70 includes an insulating film 71, a wiring 72, a connection pad 73, and a via (contact) 74.
  • the wiring 72 and the connection pad 73 are stacked with an insulating film 71 in between as shown.
  • the connection pad 73 faces the surface of the wiring layer 70 opposite to the semiconductor layer 80 side, and is bonded to the connection pad 63.
  • the vias 74 connect the semiconductor layer 80 and the wiring 72, the wirings 72 to each other, and the wiring 72 to the connection pad 73 and the like.
  • the wiring 72 and the connection pad 73 are made of copper, for example, and may be formed by a damascene method, although the wiring is not limited thereto.
  • the semiconductor layer 80 is made of a semiconductor substrate.
  • the semiconductor layer 80 is made of a single-crystal silicon substrate of a first conductivity type, for example, a p-type.
  • the semiconductor layer 80 is provided with a plurality of transistors T3. More specifically, the transistor T3 is provided in a region of the semiconductor layer 80 that overlaps the pixel region 2A and the peripheral region 2B in plan view.
  • the transistor T3 is, for example, a transistor that constitutes the logic circuit 13 shown in FIG. 2.
  • a laminated substrate 200 having a laminated portion 201 in which a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130 are laminated is diced into pieces. It is manufactured by
  • FIG. 5 is a plan view showing a configuration example of the multilayer substrate 200 according to Embodiment 1 of the present disclosure.
  • the laminated substrate 200 shown in FIG. 5 is, for example, a wafer having a laminated portion 201 in which the first substrate portion 110, the second substrate portion 120, and the third substrate portion 130 shown in FIG. 4 are laminated.
  • the multilayer substrate 200 is provided with a plurality of chip regions R1.
  • the plurality of chip regions R1 are arranged in the thickness direction of the laminated substrate 200 (that is, in the thickness direction of the laminated portion 201 having the first substrate portion 110, the second substrate portion 120, and the third substrate portion 130; for example, Z When viewed from above (in the axial direction), they are arranged side by side in the X-axis direction and in the Y-axis direction perpendicular to the X-axis direction.
  • a scribe region R2 is provided between one chip region R1 and another chip region R1 adjacent to each other among the plurality of chip regions R1.
  • the scribe region R2 is provided so as to extend in the X-axis direction and the Y-axis direction.
  • FIG. 6 is a plan view showing dicing lines R3 of the multilayer substrate 200 according to Embodiment 1 of the present disclosure.
  • FIG. 7 is an enlarged plan view showing the scribe region R2 of the multilayer substrate 200 according to the first embodiment of the present disclosure.
  • FIG. 8 is a cross-sectional view of the plan view shown in FIG. 7 taken along the line X1-X1'.
  • FIG. 9 is a cross-sectional view showing a state where the multilayer substrate 200 according to Embodiment 1 of the present disclosure is diced into pieces.
  • the scribe region R2 includes a dicing line R3 that is to be cut when dividing the plurality of chip regions R1 into pieces, and a measuring section 207 for measuring the characteristics of the chip region R1. and has.
  • the semiconductor chips 2 are diced from the laminated substrate 200, as shown in FIG.
  • the measuring unit 207 includes a first pad P1 provided on the main surface S3 side of the semiconductor layer 50 and a second pad P1 provided on the main surface S5 side of the semiconductor layer 80. P2, and a through via 209 that penetrates between the main surface S3 and the back surface S4 of the semiconductor layer 50 and connects the first pad P1 and the second pad P2.
  • the first pad P1 and the second pad P2 are connected to each other via the wiring 42 of the wiring layer 40, the through via 209, the connection pad 63, and the connection pad 73.
  • the semiconductor layer 50 is an example of the "first semiconductor layer” of the present disclosure.
  • the main surface S3 of the semiconductor layer 50 is an example of the "second surface” of the present disclosure.
  • the semiconductor layer 80 is an example of the "second semiconductor layer” of the present disclosure.
  • the main surface S5 of the semiconductor layer 80 is an example of the "third surface” of the present disclosure.
  • the back surface S4 located on the opposite side of the main surface S3 of the semiconductor layer 50 is an example of the "first surface” of the present disclosure.
  • the through via 209 is an example of the "first through via” of the present disclosure.
  • Connection pad 63 is an example of the first connection pad of the present disclosure.
  • Connection pad 73 is an example of the second connection pad of the present disclosure.
  • the through via 209 may be referred to as a through silicon via (TSV).
  • TSV through silicon via
  • the first pad P1 is exposed at the bottom surface of the opening h1 provided in the insulating film 31 of the wiring layer 30, and can be contacted with a probe needle (not shown) for measuring the characteristics of the chip region R1, for example. It is possible.
  • the characteristics of the chip region R1 measured through the probe needle include, for example, the resistance characteristics of the first conductor 51 formed in the chip region R1, and the resistance characteristics between the connection pads 63 and 73 formed in the chip region R1. Examples include conduction characteristics.
  • the through via 209 of the measurement section 207 and the first conductor 51 (see FIG. 4) of the chip region R1 are formed simultaneously in the same process.
  • the through via 209 is provided in the same layer as the first conductor 51 and has the same configuration as the first conductor 51.
  • the resistance characteristic of the first conductor 51 can be indirectly measured by measuring the resistance value between the first pad P1 and the second pad P2. Based on this measurement result, it is possible to evaluate the manufacturing process of the first conductor 51.
  • connection pads 63 and 73 of the measurement section 207 and the connection pads 63 and 73 of the chip region R1 are bonded at the same time in the same process.
  • the shapes of the first pad P1 and the second pad P2 are each rectangular, for example.
  • the first pad P1 and the second pad P2 have, for example, the same shape and the same size.
  • the through vias 209 are arranged at one or more of the four corners of the rectangle of the first pad P1, preferably at two or more corners.
  • the through vias 209 may be arranged at all four corners of the rectangle.
  • the through vias 209 may be placed at two of the four corners of the rectangle, facing each other on the diagonal of the rectangle.
  • the first pad P1 and the second pad P2 are each made of, for example, aluminum (Al) or an Al alloy. Alternatively, the first pad P1 and the second pad P2 may each be made of, for example, copper (Cu) or a Cu alloy.
  • the wiring 42, the through via 209, the connection pad 63, and the connection pad 73 are each made of, for example, copper (Cu) or a Cu alloy.
  • the connecting pads 63 and 73 are directly bonded to each other by their Cu constituent materials (that is, Cu--Cu bonded).
  • the first pad P1 and the second pad P2 are arranged at positions overlapping with the dicing line R3 in a plan view from the thickness direction (for example, the Z-axis direction) of the laminated substrate 200. ing.
  • the through via 209 is arranged at a position away from the dicing line R3. This can prevent the dicing blade DB from cutting the through vias 209 when cutting the semiconductor chips 2 from the laminated substrate 200 into individual pieces.
  • the material (for example, Cu) constituting the through via 209 can suppress clogging of the dicing blade DB.
  • the through via 209 is arranged at a position away from the dicing line R3, as shown in FIG. There is.
  • the through via 209 is not exposed at the end surface 201s.
  • This end surface 201s is also the end surface of the scribe region R2' after dicing (that is, the outer peripheral region R2' of the diced semiconductor chip 2).
  • the first pad P1 and the second pad P2 are arranged at positions overlapping with the dicing line R3. Therefore, as shown in FIG. 9, in the singulated semiconductor chip 2, the side surface of the first pad piece P11 and the side surface of the second pad piece P21 are exposed at the end surface 201s of the laminated portion 201. There is.
  • the first pad piece P11 is a divided piece of the first pad P1 divided between adjacent semiconductor chips 2 by dicing.
  • the second pad piece P21 is a divided piece of the second pad P2 divided between adjacent semiconductor chips 2 by dicing.
  • FIG. 10 is a cross-sectional view showing a specific example of the through via 209 according to Embodiment 1 of the present disclosure.
  • the through via 209 is arranged in the through hole h2 penetrating the second semiconductor layer with an insulating film 55 in between, and connects the wiring 42 of the wiring layer 40 and the connection pad 63 of the wiring layer 60. is connected to.
  • the side surface of the through via 209 may be covered with a barrier metal BM. Further, a barrier metal BM may be interposed between the through via 209 and the wiring 42 or between the through via 209 and the connection pad 63.
  • the barrier metal BM is made of, for example, titanium (Ti), Ti alloy, tantalum (Ta), or Ta alloy.
  • the barrier metal BM may be composed of a laminated film containing one or more of Ti, Ti alloy, Ta, or Ta alloy.
  • FIG. 11 shows the distances L1x and L1y between the through via 209 and the first pad P1 (an example of the "shortest distance L1" of the present disclosure), the shortest distance L2 between the through via 209 and the dicing line R3, It is a top view which illustrates the relationship between.
  • the distance L1x is the shortest distance in the X-axis direction between the through via 209 and the first pad P1.
  • the distance L1y is the shortest distance in the Y-axis direction between the through via 209 and the first pad P1.
  • the through via 209 and the dicing line are arranged to face each other in the Y-axis direction, so the distance L2 is the shortest distance in the Y-axis direction between the through via 209 and the dicing line R3.
  • L1x ⁇ L2 it is preferable that L1x ⁇ L2, and it is preferable that L1y ⁇ L2. Further, it is more preferable that L1x ⁇ L2 and L1y ⁇ L2. In this way, by ensuring a large distance L2 between the through via 209 and the dicing line R3, for example, when the dicing blade DB (see FIG. 8) is slightly displaced from the dicing line R3 during the dicing process, However, it is possible to prevent the dicing blade DB from coming into contact with the through via 209.
  • the laminated substrate 200 (wafer) according to the first embodiment of the present disclosure includes the laminated portion 201 including the semiconductor layer 50 and the semiconductor layer 80 laminated on the back surface S4 side of the semiconductor layer 50. .
  • the stacked portion 201 includes a plurality of chip regions R1 and a scribe region R2 located between one chip region R1 and another chip region R1 adjacent to each other among the plurality of chip regions R1.
  • the scribe region R2 includes a dicing line R3 that is to be cut when dividing the plurality of chip regions R1 into pieces, and a measuring section 207 for measuring the characteristics of the chip region R1.
  • the measurement unit 207 includes a first pad P1 provided on the main surface S3 side opposite to the back surface S4 of the semiconductor layer 50, and a second pad P1 provided on the main surface S5 side of the semiconductor layer 80 facing the semiconductor layer 50. P2, and a through via 209 that penetrates between the back surface S4 and the main surface S3 of the semiconductor layer 50 and connects the first pad P1 and the second pad P2.
  • the through via 209 connects the first pad P1 and the second pad P2 via the wiring 42 and the connection pads 63 and 73.
  • the first pad P1 and the second pad P2 each overlap the dicing line R3, and the through via 209 is separated from the dicing line R3.
  • the photodetecting device 1 (semiconductor chip 2) according to Embodiment 1 of the present disclosure includes a stacked portion 201 including a semiconductor layer 50 and a semiconductor layer 80 stacked on the back surface S4 side of the semiconductor layer 50.
  • the laminated portion 201 has a chip region R1 and a scribe region R2' (after dicing) located at the outer periphery of the chip region R1.
  • the scribe region R2' includes a first pad piece P11 provided on the main surface S3 side opposite to the back surface S4 of the semiconductor layer 50, and a first pad piece P11 provided on the main surface S5 side facing the semiconductor layer 50 in the semiconductor layer 80. It has two pad pieces P21, and a through via 209 that penetrates between the back surface S4 and the main surface S3 of the semiconductor layer 50 and connects the first pad piece P11 and the second pad piece P21.
  • the through via 209 connects the first pad piece P11 and the second pad piece P21 via the wiring 42 and the connection pads 63 and 73.
  • the first pad piece P11 and the second pad piece P21 are arranged along the edge of the scribe region R2' after dicing.
  • the through via 209 is arranged at a position away from the edge of the scribe region R2' after dicing.
  • the through via 209 is left in the scribe region R2' after dicing. Since the dicing blade DB does not cut the through-via 209, clogging can be suppressed and chipping can be suppressed. In order to suppress the occurrence of chipping, there is no need to provide a dedicated dicing line in addition to the line where the measuring section 207 is arranged in the scribe region R2 before dicing. Therefore, it is possible to suppress a decrease in manufacturing yield due to chipping, and also to suppress a decrease in the theoretical yield of semiconductor chips 2.
  • the first pad P1 and the second pad P2 have the same shape and the same size when viewed in plan from the thickness direction (for example, the Z-axis direction) of the laminated portion 201. explained.
  • the second pad P2 that the probe needle does not contact may have a smaller area than the first pad P1 that the probe needle contacts.
  • FIG. 12 is a plan view showing the configuration of the second pad P2A according to Modification 1-1 of Embodiment 1 of the present disclosure.
  • FIG. 13 is a plan view showing the configuration of the second pad P2B according to Modification 1-2 of Embodiment 1 of the present disclosure.
  • the second pad P2A according to Modification Example 1-1 is formed in the shape of a lattice frame when viewed in plan from the Z-axis direction.
  • the second pad P2B according to Modification Example 1-2 has a shape in which it is disposed only directly under and around the through-via 209 when viewed in plan from the Z-axis direction.
  • a conductor 210 made of Al or the like is arranged in an area that contacts the through via 209. Therefore, the second pads P2A and P2B can be electrically connected to the first pad P1 via the first through via.
  • the second pad P2A has a smaller area than the first pad P1.
  • the area of the second pad P2B is smaller than that of the first pad P1.
  • the measurement units 207 are arranged in a line in the X-axis direction and the Y-axis direction in each scribe area extending in the X-axis direction and the Y-axis direction (hereinafter referred to as single scribe).
  • single scribe a line in the X-axis direction and the Y-axis direction in each scribe area extending in the X-axis direction and the Y-axis direction
  • embodiments of the present disclosure are not limited to single scribes.
  • a mode (hereinafter, double scribe) may be used.
  • FIG. 14 is a plan view showing the configuration of a multilayer substrate 200A according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 15 is a plan view showing a dicing line R3 of a multilayer substrate 200A according to a second modification of the first embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view showing the configuration of a multilayer substrate 200A according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a state where the multilayer substrate 200A according to the second modification of the first embodiment of the present disclosure is diced into pieces.
  • the laminated substrate 200A according to the second modification of the first embodiment is a double scribe.
  • the dicing line R3 is set at a position overlapping one of the two rows of measuring sections 207 when viewed from the top in the thickness direction (for example, the Z-axis direction) of the laminated portion 201.
  • the laminated substrate 200A The semiconductor chip 2 is separated into individual pieces.
  • the through via 209 is arranged at a position away from the dicing line R3. This can prevent the dicing blade DB from cutting the through vias 209 when cutting the semiconductor chips 2 into individual pieces from the laminated substrate 200A.
  • the material (for example, Cu) constituting the through via 209 can suppress clogging of the dicing blade DB.
  • the laminated substrate 200 and the semiconductor chips 2 to be diced from the laminated substrate 200 are formed by laminating three layers: the first substrate part 110, the second substrate part 120, and the third substrate part 130.
  • a case having a structure hereinafter referred to as a three-layer laminated structure
  • the multilayer substrate 200 and the semiconductor chips 2 that are diced from the multilayer substrate 200 are not limited to the three-layer structure.
  • the laminated substrate 200 and the semiconductor chips 2 that are singulated from the laminated substrate 200 are, for example, a four-layer laminated structure in which a fourth substrate portion is laminated on a first substrate portion 110, a second substrate portion 120, a third substrate portion 130. structure, or a laminated structure of five or more layers.
  • a two-layer stacked structure in which the first substrate section 110 and the second substrate section 120 are stacked may be used. The same applies to the double scribe layered substrate 200A shown in Modification 2.
  • the semiconductor chip 2 is the photodetecting device 1.
  • the semiconductor chip 2 is not limited to the photodetector 1.
  • the semiconductor chip 2 may be a semiconductor device without a photoelectric conversion element PD (see FIG. 3), and may be, for example, a large-scale integrated circuit (LSI).
  • LSI large-scale integrated circuit
  • FIG. 18 is a cross-sectional view showing the configuration of a laminated substrate 300 according to Embodiment 2 of the present disclosure.
  • FIG. 19 is a cross-sectional view showing a state in which the multilayer substrate 300 according to Embodiment 2 of the present disclosure is diced into pieces.
  • a laminated substrate 300 shown in FIG. 18 is a wafer having a laminated portion 301 in which a first substrate portion 310 and a second substrate portion 320 are laminated.
  • a plurality of semiconductor chips 2 including LSIs are formed on the laminated substrate 300.
  • the first substrate section 310 includes a semiconductor layer 410 (an example of a "first semiconductor layer” in the present disclosure) and a main surface S11 of the semiconductor layer 410 (an example of a "first surface” in the present disclosure). ) side, a passivation film 430 provided on the wiring layer 420, and a wiring layer 440 provided on the back surface S12 (an example of the "second surface” of the present disclosure) of the semiconductor layer 410. , a first pad P1, and a through via 209 (an example of a "first through via” in the present disclosure).
  • the wiring layer 420 includes an insulating film 421 and wiring 422.
  • the wiring layer 440 includes an insulating film 441 and connection pads 63.
  • An opening h11 is provided in the insulating film 421 of the wiring layer 420 and the passivation film 430.
  • the first pad P1 is exposed at the bottom of this opening h11.
  • the through via 209 penetrates between the main surface S11 and the back surface S12 of the semiconductor layer 410.
  • One end of the through via 209 is connected to the wiring 422 on the main surface S11 side, and the other end is connected to the connection pad 63 on the back surface S12 side.
  • the semiconductor layer 410 is, for example, a silicon substrate. Therefore, the through via 209 that penetrates the semiconductor layer 410 may be called a through silicon via (TSV).
  • TSV through silicon via
  • the second substrate section 320 includes a semiconductor layer 450 (an example of a "second semiconductor layer” in the present disclosure) and wiring provided on the main surface S13 (an example of a "third surface” in the present disclosure) of the semiconductor layer 450. It has a layer 420 and a second pad P2.
  • the wiring layer 420 includes an insulating film 461, a wiring 462, and a connection pad 73.
  • the semiconductor layer 450 is, for example, a silicon substrate.
  • the wirings 422 and 462, the through vias 209, the connection pads 63, and the connection pads 73 are each made of, for example, copper (Cu) or a Cu alloy.
  • the connecting pads 63 and 73 are directly bonded to each other by their Cu constituent materials (that is, Cu--Cu bonded).
  • the scribe region R2 includes a dicing line R3 that is to be cut when dividing the plurality of chip regions R1 into pieces, and a measuring section 207 for measuring the characteristics of the chip region R1. .
  • the semiconductor chips 2 are separated from the laminated substrate 300 as shown in FIG. 19.
  • the through via 209 is arranged at a position away from the dicing line R3.
  • the through vias 209 are separated from the end surface 301s of the laminated portion 301 even in the semiconductor chip 2 that has been separated into pieces.
  • the through via 209 is not exposed at the end surface 301s.
  • This end surface 301s is also the end surface of the scribe region R2' after dicing (that is, the outer peripheral region R2' of the diced semiconductor chip 2).
  • the through via 209 is arranged at a position away from the edge of the scribe region R2' after dicing.
  • the first pad P1 and the second pad P2 are arranged at positions overlapping with the dicing line R3.
  • the side surface of the first pad piece P11 and the side surface of the second pad piece P21 are exposed to the end surface 301s of the laminated portion 301.
  • the first pad piece P11 and the second pad piece P21 are arranged along the edge of the scribe region R2' after dicing.
  • the laminated substrate 300 (wafer) according to the second embodiment of the present disclosure includes the laminated portion 301 including the semiconductor layer 410 and the semiconductor layer 450 laminated on the back surface S12 side of the semiconductor layer 410.
  • the stacked portion 301 includes a plurality of chip regions R1 and a scribe region R2 located between one chip region R1 and another chip region R1 adjacent to each other among the plurality of chip regions R1.
  • the scribe region R2 includes a dicing line R3 that is to be cut when dividing the plurality of chip regions R1 into pieces, and a measuring section 207 for measuring the characteristics of the chip region R1.
  • the measurement unit 207 includes a first pad P1 provided on the main surface S11 side opposite to the back surface S12 of the semiconductor layer 410, and a second pad P1 provided on the main surface S13 side opposite the semiconductor layer 410 in the semiconductor layer 450. P2, and a through via 209 that penetrates between the back surface S12 and the main surface S11 of the semiconductor layer 410 and connects the first pad P1 and the second pad P2.
  • the through via 209 connects the first pad P1 and the second pad P2 via the wiring 42 and the connection pads 63 and 73.
  • the first pad P1 and the second pad P2 each overlap the dicing line R3, and the through via 209 is separated from the dicing line R3.
  • the laminated substrate 300 and the semiconductor chips 2 that are separated from the laminated substrate 300 are not limited to a two-layer laminated structure.
  • the laminated substrate 300 and the semiconductor chips 2 that are singulated from the laminated substrate 300 may have a three-layer laminated structure in which a third substrate portion is laminated on a first substrate portion 310 and a second substrate portion 320, for example. However, it may have a laminated structure of four or more layers.
  • FIG. 20 is a cross-sectional view showing the configuration of a multilayer substrate 300A according to a modification of Embodiment 2 of the present disclosure.
  • FIG. 21 is a cross-sectional view showing a state in which a multilayer substrate 300A according to a modification of the second embodiment of the present disclosure is diced into pieces.
  • the laminated section 301 includes a first substrate section 310, a second substrate section 320, and a third substrate section 330.
  • the second substrate section 320 includes a wiring layer 470 provided on the back surface S14 side of the semiconductor layer 450 and a through via 309.
  • the wiring layer 470 includes an insulating film 471 and connection pads 163.
  • the through via 309 penetrates between the main surface S13 and the back surface S14 of the semiconductor layer 450. One end of the through via 309 is connected to the wiring 462 on the main surface S13 side, and the other end is connected to the connection pad 163 on the back surface S14 side.
  • the third substrate section 330 includes a semiconductor layer 480, a wiring layer 490 provided on the main surface S15 side of the semiconductor layer 480, and a third pad P3.
  • the wiring layer 490 includes an insulating film 491, wiring 492, and connection pads 173.
  • the wiring 492, the through via 309, and the connection pads 163 and 173 are each made of, for example, copper (Cu) or a Cu alloy.
  • the connecting pads 163 and 173 are directly bonded to each other by their Cu constituent materials (that is, Cu--Cu bonded).
  • the through via 309 is made of the same material as the through via 209, for example, and has the same shape and size as the through via 209.
  • the third pad P3 is made of, for example, aluminum (Al) or an Al alloy. Alternatively, the third pad P3 may be made of Cu or a Cu alloy, for example. The third pad P3 is made of, for example, the same material as the second pad P2, and has the same shape and size as the second pad P2.
  • the through vias 209 and 309 are arranged at positions away from the dicing line R3. As a result, as shown in FIG. 21, the through vias 209 and 309 are separated from the end surface 301s of the laminated portion 301 even in the semiconductor chip 2 that has been separated into pieces. The through vias 209 and 309 are not exposed at the end surface 301s.
  • the first pad P1, the second pad P2, and the third pad P3 are arranged at positions overlapping with the dicing line R3.
  • the side surface of the first pad piece P11, the side surface of the second pad piece P21, and the side surface of the third pad piece P31 are connected to the laminated part. 301, each of which is exposed at the end surface 301s.
  • the third pad piece P31 is a divided piece of the third pad P3 divided between adjacent semiconductor chips 2 by dicing.
  • the dicing blade DB when the semiconductor chip 2 is diced from the multilayer substrate 300A, the dicing blade DB may come into contact with the through vias 209, 309, or the through vias 209, 309 This can prevent cutting.
  • the material (for example, Cu) constituting the through vias 209 and 309 can suppress clogging of the dicing blade DB. This produces the same effects as the second embodiment described above.
  • the configuration of the first modification of the first embodiment may be applied to the second pad P2 and the third pad P3.
  • the semiconductor chip 2 may have a guard ring structure.
  • This guard ring structure may have a through via that penetrates the semiconductor substrate.
  • Embodiment 3 an example in which the present technology is applied to a photodetection device that is a back-illuminated CMOS image sensor will be described.
  • FIG. 22 is a cross-sectional view showing a configuration example of a multilayer substrate 200B according to Embodiment 3 of the present disclosure.
  • FIG. 23 is an enlarged cross-sectional view of a part of the guard ring structure in the cross-sectional view shown in FIG. 22.
  • FIG. 24 is a cross-sectional view showing a state in which the multilayer substrate 200B according to Embodiment 3 of the present disclosure is diced into pieces.
  • FIG. 25 is a plan view showing a configuration example of a multilayer substrate 200B according to Embodiment 3 of the present disclosure.
  • the laminated portion 201 has a chip region R1 and a scribe region R2 located at the outer periphery of the chip region R1.
  • the chip region R1 has a pixel region 2A where the pixels 3 are arranged, and a peripheral region 2B.
  • the peripheral region 2B is located between the pixel region 2A and the scribe region R2.
  • a first guard ring GR1 and a second guard ring GR2 are provided in the peripheral region 2B.
  • the first guard ring GR1 is included in the second substrate section 120.
  • the second guard ring GR2 is included in the third substrate section 130.
  • the first guard ring GR1 and the second guard ring GR2 are provided so as to respectively surround the pixel region 2A in a plan view from the thickness direction (for example, the Z-axis direction) of the laminated portion 201. It is being In the Z-axis direction, the first guard ring GR1 and the second guard ring GR2 are arranged to overlap with each other.
  • the first guard ring GR1 has a dummy wiring 42D provided on the main surface S3 side of the semiconductor layer 50.
  • the dummy wiring 42D is formed simultaneously with the wiring 42 in the same process.
  • the second guard ring GR2 has a dummy wiring 72D provided on the main surface S5 side of the semiconductor layer 80.
  • the dummy wiring 72D is formed simultaneously with the wiring 72 in the same process.
  • Connection pad 63D is an example of the first connection pad of the present disclosure.
  • Connection pad 73D is an example of the second connection pad of the present disclosure.
  • the through via 209D connects the first guard ring GR1 and the second guard ring GR2 via the connection pads 63D, 73D and the second dummy pad P2D.
  • a first dummy pad P1D is provided on the first guard ring GR1.
  • the first dummy pad P1D, the first guard ring GR1, the through via 209D, the connection pads 63D and 73D, the second dummy pad P2D, and the The two guard rings GR2 are consecutively provided in this order.
  • guard ring structure GR including the first dummy pad P1D, the first guard ring GR1, the through via 209D, the connection pads 63D and 73D, and the second guard ring GR2 is as follows: They are arranged so as to surround the pixel region 2A continuously or intermittently in a plan view from the Z-axis direction.
  • the first dummy pad P1D is, for example, formed at the same time as the first pad P1 in the same process.
  • the through via 209D is formed at the same time as the through via 209 in the same process.
  • the connection pad 63D is formed at the same time as the connection pad 63 in the same process.
  • the connection pad 73D is formed at the same time as the connection pad 73 in the same process.
  • the second dummy pad P2D is, for example, formed simultaneously with the second pad P2 in the same process.
  • the first dummy pad P1D and the second dummy pad P2D are each made of, for example, Al or an Al alloy. Alternatively, the first dummy pad P1D and the second dummy pad P2D may each be made of, for example, Cu or a Cu alloy.
  • the through via 209D, the connection pad 63D, and the connection pad 73D are each made of, for example, Cu or a Cu alloy.
  • the connecting pads 63D and 73D are directly bonded to each other by their Cu constituent materials (that is, Cu--Cu bonded).
  • the scribe region R2 is along the dicing line R3 that is to be cut when dividing the plurality of chip regions R1 into pieces. and a measuring section 207 for measuring the characteristics of the chip region R1.
  • the through via 209 of the measuring section 207 may be arranged at a position overlapping the dicing line R3. Even if the dicing blade DB contacts or cuts the through-via 209 and the dicing blade DB becomes clogged and chipping occurs, the extension of cracks from the scribe region R2 to the pixel region 2A is prevented.
  • the ring structure GR suppresses this. In other words, the guard ring structure GR having the through via 209D functions as a crack stopper.
  • the configuration of the multilayer substrate 200B according to the third embodiment is not limited to the aspect shown in FIG. 22.
  • the through via 209 of the measurement unit 207 may be provided at a position away from the dicing line R3, similarly to the laminated substrates 200 and 200A according to the first embodiment.
  • the guard ring structure GR having the through via 209D functions as a crack stopper. Furthermore, in this case, since chipping is suppressed during dicing, it is possible to suppress the occurrence of cracks.
  • the through vias 209 of the measurement unit 207 and the through vias 209D of the guard ring structure GR are provided in the same layer and may be made of the same material. Thereby, the through vias 209 and 209D can be formed simultaneously in the same process. It is possible to form the through via 209D without adding any additional steps.
  • 26A to 26E are plan views showing shape examples 1 to 5 of the through via 209D in plan view.
  • the shape of the through via 209D may be a straight line with a width W1 in plan view from the Z-axis direction.
  • the size of the width W1 is not particularly limited, one example is 3 ⁇ m.
  • the through via 209D is provided at a position overlapping the first guard ring GR1 and the second guard ring GR2.
  • two rows (two lines) of through vias 209D may be provided in a plan view.
  • the through vias 209D may be provided in three rows (three lines) in a plan view.
  • the through vias 209D may be provided in four rows (four lines) or more in plan view.
  • the through-via 209D has a linear shape in plan view, it is possible to surround the pixel region 2A without gaps in plan view.
  • the shape of the through via 209D in plan view may be rectangular.
  • the length W2 of each side of the rectangle is not particularly limited, but is, for example, 3 ⁇ m.
  • the through vias 209D, which are rectangular in plan view may be provided in one or two rows at regular intervals in the X-axis direction and the Y-axis direction, respectively.
  • the through vias 209D having a rectangular shape in plan view may be provided in three or more rows at constant intervals in the X-axis direction and the Y-axis direction.
  • FIGS. 26D and 26E show the case where the shape of the through via 209D in plan view is rectangular, the shape of the through via 209D is not limited to a rectangle, and may be circular, for example, or any polygon. good.
  • the shape of the through via 209D in plan view is not linear but rectangular or circular, it may be formed at the same time as the through via 209 (see FIG. 7), for example, in the same process. is possible.
  • the through via 209D can be formed to have the same shape and size as the through via 209.
  • the photodetecting device 1 (semiconductor chip 2) according to the third embodiment of the present disclosure includes a stacked layer including the semiconductor layer 50 and the semiconductor layer 80 stacked on the back surface S4 side of the semiconductor layer 50. 201.
  • the laminated portion 201 has a chip region R1 and a scribe region R2' (after dicing) located at the outer periphery of the chip region R1.
  • the chip region R1 includes a pixel region 2A in which the photoelectric conversion element PD is arranged, and a peripheral region 2B located between the pixel region 2A and the scribe region R2.
  • the laminated portion 201 has a guard ring structure GR provided in the peripheral region 2B.
  • the guard ring structure GR includes a first guard ring GR1 provided on the main surface S3 side opposite to the back surface S4 of the semiconductor layer 50, and a first guard ring GR1 provided on the main surface S5 side facing the semiconductor layer 50 in the semiconductor layer 80. 2 guard ring GR2, and a through via 209D that penetrates between main surface S3 and back surface S4 of semiconductor layer 50 and connects first guard ring GR1 and second guard ring GR2.
  • the through via 209D is connected to the second guard ring GR2 via the connection pads 63D and 73D and the second dummy pad P2D.
  • the guard ring structure GR can suppress the crack from extending to the pixel region 2A.
  • the guard ring structure GR can suppress the crack from extending to the pixel region 2A.
  • the through via 209D may have any structure as long as it connects the first guard ring GR1 and the second guard ring GR2.
  • the through via 209D does not necessarily need to electrically connect the first guard ring GR1 and the second guard ring GR2. Therefore, the material constituting the through via 209D (that is, the material buried in the through hole) is not limited to a metal such as Cu, but may be an insulating film such as a silicon oxide film (SiO2).
  • the semiconductor chip 2 is the photodetector device 1.
  • the semiconductor chip 2 is not limited to the photodetector 1.
  • the semiconductor chip 2 may be a semiconductor device in which the photoelectric conversion element PD (see FIG. 3) is not provided, and may be, for example, a large-scale integrated circuit (LSI) as described in the second embodiment. . That is, the technique of the third embodiment may be applied to LSI. Even with such a configuration, it is possible to suppress a decrease in manufacturing yield due to chipping and also to suppress a decrease in theoretical yield of the semiconductor chip 2 including an LSI.
  • LSI large-scale integrated circuit
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 27 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 27 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 11201.
  • CCU camera control unit
  • the CCU 11201 is configured with a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed in which predetermined tissues such as blood vessels are photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 28 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 27.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an image sensor.
  • the imaging unit 11402 may include one image sensor (so-called single-plate type) or a plurality of image sensors (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the endoscope 11100, the camera head 11102 (the imaging unit 11402), the CCU 11201 (the image processing unit 11412), and the like among the configurations described above.
  • the photodetection device 1 semiconductor chip 2 disclosed in Embodiments 1 and 3 can be applied to the imaging unit 10402.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 29 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 30 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the photodetection device 1 semiconductor chip 2 disclosed in Embodiments 1 and 3 can be applied to the imaging section 12031.
  • the present disclosure can also have the following configuration.
  • (1) comprising a stacked portion including a first semiconductor layer and a second semiconductor layer stacked on the first surface side of the first semiconductor layer;
  • the laminated portion is multiple chip areas; a scribe region located between one adjacent chip region and another chip region among the plurality of chip regions;
  • the scribe area is a dicing line to be cut when dividing the plurality of chip regions into pieces;
  • a measurement unit for measuring characteristics of the chip region The measurement unit includes: a first pad provided on a second surface side opposite to the first surface of the first semiconductor layer; a second pad provided on a third surface side of the second semiconductor layer facing the first semiconductor layer; a first through via that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first pad and the second pad;
  • the first pad and the second pad each overlap the dicing line, and the first through via is spaced apart from the dicing line.
  • the chip area is an element area where the element is placed; a peripheral region located between the element region and the scribe region,
  • the laminated portion has a guard ring structure provided in the peripheral area,
  • the guard ring structure is a first guard ring provided on the second surface side of the first semiconductor layer; a second guard ring provided on the third surface side of the second semiconductor layer; A second through via that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first guard ring and the second guard ring.
  • the laminated substrate according to any one of (10).
  • (12) The multilayer substrate according to (11), wherein the first through via and the second through via are provided in the same layer and made of the same material.
  • (14) comprising a stacked portion including a first semiconductor layer and a second semiconductor layer stacked on the first surface side of the first semiconductor layer;
  • the laminated portion is a chip area; and a scribe area located on the outer periphery of the chip area,
  • the scribe area is a first pad piece provided on a second surface side of the first semiconductor layer that is opposite to the first surface; a second pad piece provided on a third surface side of the second semiconductor layer facing the first semiconductor layer; a first through via that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first pad piece and the second pad piece;
  • the first pad piece and the second pad piece are arranged along an edge of the scribe area, In the semiconductor device, the first through via is arranged at a position away from the edge.
  • a stacked portion including a first semiconductor layer and a second semiconductor layer stacked on the first surface side of the first semiconductor layer;
  • the laminated portion is a chip area; and a scribe area located on the outer periphery of the chip area,
  • the chip area is an element area where the element is placed; a peripheral region located between the element region and the scribe region,
  • the laminated portion has a guard ring structure provided in the peripheral area,
  • the guard ring structure is a first guard ring provided on a second surface side of the first semiconductor layer that is opposite to the first surface; a second guard ring provided on a third surface side of the second semiconductor layer facing the first semiconductor layer;
  • a semiconductor device comprising: a second through via that penetrates between the first surface and the second surface of the first semiconductor layer and connects the first guard ring and the second guard ring.
  • the first guard ring, the second guard ring, and the second through via are arranged so as to surround the element region in a plan view from the thickness direction of the laminated portion.
  • semiconductor devices a first connection pad provided on the first surface side of the first semiconductor layer; a second connection pad provided on the third surface side of the second semiconductor layer; the first connection pad and the second connection pad are joined to each other,
  • Photodetector 2 Semiconductor chip 2A Pixel region 2B Peripheral region 3 Pixel 4 Vertical drive circuit 5 Column signal processing circuit 6 Horizontal drive circuit 7 Output circuit 8 Control circuit 10 Pixel drive line 11 Vertical signal line 12 Horizontal signal line 13 Logic circuit 14 Bonding pad 15 Readout circuit 20, 50, 80, 410, 450, 480 Semiconductor layer 20a Photoelectric conversion region 20b Separation region 30, 40, 60, 70, 420, 440, 470, 490 Wiring layer 31, 41, 55, 61, 71, 421, 441, 461, 471, 491 Insulating film 32, 42, 62, 72, 422, 462, 492 Wiring 33, 43 Connection pad 34, 44, 74 Via (contact) 42D, 72D Dummy wiring 50a First region 50b Second region 51 First conductor 52 Second conductor 63, 63D, 73, 73D Connection pad 65 Silicon cover film 90 Light collecting layer 91 Color filter 92 On-chip lens 110, 310 First Substrate section 120, 320 Second substrate section 130,

Abstract

チッピングによる製造歩留まりの低下を抑制するとともに、チップの理論収量の低下を抑制することが可能な積層基板及び半導体装置を提供する。積層基板は、第１半導体層と、第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備える。積層部は、複数のチップ領域とスクライブ領域とを有する。スクライブ領域は、ダイシングラインと、チップ領域の特性を測定するための測定部と、を有する。測定部は、第１半導体層の第１面の反対側である第２面側に設けられた第１パッドと、第２半導体層において第１半導体層と向かい合う第３面側に設けられた第２パッドと、第１半導体層の第１面と第２面との間を貫通し、第１パッドと第２パッドとを接続する第１貫通ビアと、を有する。積層部の厚さ方向からの平面視で、第１パッド及び第２パッドはそれぞれダイシングラインと重なり、かつ第１貫通ビアはダイシングラインから離れている。

Description

積層基板及び半導体装置
　本開示は、積層基板及び半導体装置に関する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の撮像装置の製造時には、半導体ウェハ内に撮像装置であるチップが積層により複数形成された後、半導体ウェハがダイシングにより個片化される。
　このようなチップの特性を測定して良否判定を行うために、半導体ウェハが個片化されていない状態で、検査回路を用いてチップの特性が測定される場合がある。この検査回路や、検査回路に接続される測定パッドは、半導体ウェハのスクライブ領域上に配置される場合がある。
　測定パッドが配置されたスクライブ領域を切断しようとすると、例えばダイシングブレードが目詰まりしてチッピングが生じる場合がある。チッピングが生じると、スクライブ領域から素子領域内へクラックが伸展して、製造時の歩留まりが低下する可能性がある。
　このような可能性を低減する技術として、特許文献１に開示された技術がある。特許文献１には、検査回路と測定パッドとが配置される測定用領域と、半導体ウェハの個片化時に切削されるダイシングラインとをスクライブ領域に設けるとともに、測定用領域はダイシングラインとチップ領域との間に位置するようにすることが開示されている。
国際公開第２０１６／１４３５５３号
　特許文献１に開示された技術では、スクライブ領域内に測定用領域とは別に専用のダイシングラインが設けられる。このため、スクライブ領域が幅広となり、半導体ウェハ１枚当たりの、チップの理論収量が低下する可能性がある。
　本開示はこのような事情に鑑みてなされたもので、チッピングによる製造歩留まりの低下を抑制するとともに、チップの理論収量の低下を抑制することが可能な積層基板及び半導体装置を提供することを目的とする。
　本開示の一態様に係る積層基板は、第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備える。前記積層部は、複数のチップ領域と、前記複数のチップ領域のうち、隣り合う一のチップ領域と他のチップ領域との間に位置するスクライブ領域とを有する。前記スクライブ領域は、前記複数のチップ領域を個片化する際に切削される予定のダイシングラインと、前記チップ領域の特性を測定するための測定部と、を有する。前記測定部は、前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッドと、前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッドと、前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッドと前記第２パッドとを接続する第１貫通ビアと、を有する。前記積層部の厚さ方向からの平面視で、前記第１パッド及び前記第２パッドはそれぞれ前記ダイシングラインと重なり、かつ前記第１貫通ビアは前記ダイシングラインから離れている。
　これによれば、ダイシングブレードが第１貫通ビアを切削することを防ぐことができるため、ダイシングブレードの目詰まりを抑制することができ、チッピングの発生を抑制することができる。チッピングの発生を抑制するために、スクライブ領域内に測定部が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したがって、チッピングによる製造歩留まりの低下を抑制するとともに、チップの理論収量の低下を抑制することが可能である。
　本開示の一態様に係る半導体装置は、第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備える。前記積層部は、チップ領域と、前記チップ領域の外周に位置するスクライブ領域とを有する。前記スクライブ領域は、前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッド片と、前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッド片と、前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッド片と前記第２パッド片とを接続する第１貫通ビアと、を有する。前記第１パッド片及び前記第２パッド片は、前記スクライブ領域の縁端に沿って配置されている。前記第１貫通ビアは、前記縁端から離れた位置に配置されている。
　これによれば、第１貫通ビアは、ダイシング後のスクライブ領域に残されている。ダイシングブレードは、第１貫通ビアを切削していないので、目詰まりを抑制することができ、チッピングの発生を抑制することができる。チッピングの発生を抑制するために、スクライブ領域内に測定部が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したって、チッピングによる製造歩留まりの低下を抑制するとともに、チップの理論収量の低下を抑制することが可能である。
　本開示の別の態様に係る半導体装置は、第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備える。前記積層部は、チップ領域と、前記チップ領域の外周に位置するスクライブ領域とを有する。前記チップ領域は、素子が配置される素子領域と、前記素子領域と前記スクライブ領域との間に位置する周辺領域とを有する。前記積層部は、前記周辺領域に設けられたガードリング構造を有する。前記ガードリング構造は、前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１ガードリングと、前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２ガードリングと、前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１ガードリングと前記第２ガードリングとを接続する第２貫通ビアと、を有する。
　これによれば、ダイシング工程でチッピングが発生しても、素子領域へのクラックの伸展をガードリング構造で抑制することができる。チッピングの発生を抑制するために、スクライブ領域内に測定部が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したって、チッピングによる製造歩留まりの低下を抑制するとともに、チップの理論収量の低下を抑制することが可能である。
図１は、本開示の実施形態１に係る光検出装置の構成例を示すチップレイアウト図である。 図２は、本開示の実施形態１に係る光検出装置の構成例を示すブロック図である。 図３は、本開示の実施形態１に係る光検出装置の画素の構成例を示す等価回路図である。 図４は、本開示の実施形態１に係る光検出装置の構成例を示す断面図である。 図５は、本開示の実施形態１に係る積層基板の構成例を示す平面図である。 図６は、本開示の実施形態１に係る積層基板のダイシングラインを示す平面図である。 図７は、本開示の実施形態１に係る積層基板のスクライブ領域を拡大して示す平面図である。 図８は、図７に示す平面図をＸ１－Ｘ１´線で切断した断面図である。 図９は、本開示の実施形態１に係る積層基板をダイシングして個片化した状態を示す断面図である。 図１０は、本開示の実施形態１に係る貫通ビアの具体例を示す断面図である。 図１１は、貫通ビアと第１パッドＰ１との間の距離、貫通ビアとダイシングラインとの間の距離と、の関係を例示する平面図である。 図１２は、本開示の実施形態１の変形例１－１に係る第２パッドの構成を示す平面図である。 図１３は、本開示の実施形態１の変形例１－２に係る第２パッドの構成を示す平面図である。 図１４は、本開示の実施形態１の変形例２に係る積層基板の構成を示す平面図である。 図１５は、本開示の実施形態１の変形例２に係る積層基板のダイシングラインを示す平面図である。 図１６は、本開示の実施形態１の変形例２に係る積層基板の構成を示す断面図である。 図１７は、本開示の実施形態１の変形例２に係る積層基板をダイシングして個片化した状態を示す断面図である。 図１８は、本開示の実施形態２に係る積層基板の構成を示す断面図である。 図１９は、本開示の実施形態２に係る積層基板をダイシングして個片化した状態を示す断面図である。 図２０は、本開示の実施形態２の変形例に係る積層基板の構成を示す断面図である。 図２１は、本開示の実施形態２の変形例に係る積層基板をダイシングして個片化した状態を示す断面図である。 図２２は、本開示の実施形態３に係る積層基板の構成例を示す断面図である。 図２３は、図２２に示す断面図において、ガードリング構造の一部を拡大して示す断面図である。 図２４は、本開示の実施形態３に係る積層基板をダイシングして個片化した状態を示す断面図である。 図２５は、本開示の実施形態３に係る積層基板の構成例を示す平面図である。 図２６Ａは、貫通ビアの平面視による形状例１を示す平面図である。 図２６Ｂは、貫通ビアの平面視による形状例２を示す平面図である。 図２６Ｃは、貫通ビアの平面視による形状例３を示す平面図である。 図２６Ｄは、貫通ビアの平面視による形状例４を示す平面図である。 図２６Ｅは、貫通ビアの平面視による形状例５を示す平面図である。 図２７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 図２８は、図２７に示すカメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３０は、撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述する積層部２０１、３０１の厚さ方向である。Ｘ軸方向及びＹ軸方向は、Ｚ軸方向と直交する方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
　＜実施形態１＞
　実施形態１では、裏面照射型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサである光検出装置に本技術を適用した一例について説明する。
（光検出装置の全体構成）
　図１は、本開示の実施形態１に係る光検出装置１の構成例を示すチップレイアウト図である。まず、光検出装置１の全体構成について説明する。図１に示すように、本開示の実施形態１に係る光検出装置１（本開示の「半導体装置」の一例）は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。光検出装置１は、光学系（光学レンズ）を介して被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ軸方向及びＹ軸方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａ（本開示の「素子領域」の一例）と、画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、光学系により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ軸方向及びＹ軸方向を含む二次元平面において複数の画素３（本開示の「素子」、「センサ素子」の一例）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ軸方向及びＹ軸方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ軸方向とＹ軸方向とが直交している。また、Ｘ軸方向とＹ軸方向との両方に直交する方向がＺ軸方向（厚み方向）である。
　図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　図２は、本開示の実施形態１に係る光検出装置１の構成例を示すブロック図である。図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃｏｍｐｌｅｎｅｎｔａｒｙ　ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング）及びＡＤ（Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　図３は、本開示の実施形態１に係る光検出装置１の画素３の構成例を示す等価回路図である。図３に示すように、画素３は、光電変換素子ＰＤと、光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
（光検出装置の具体的な構成）
　次に、光検出装置１の具体的な構成について、図４を用いて説明する。
（１）積層構造
　図４は、本開示の実施形態１に係る光検出装置１の構成例を示す断面図である。図４に示すように、光検出装置１（半導体チップ２）は、集光層９０と、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを備える。第１基板部１１０と、第２基板部１２０と、第３基板部１３０は、集光層９０の側からこの順で積層した積層構造を有する。この積層構造を積層部２０１ともいう。
　第１基板部１１０は、集光層９０の側から順に積層された、半導体層２０と、配線層３０とを有する。第２基板部１２０は、集光層９０の側から順に積層された、配線層４０と、半導体層５０と、配線層６０と、を含む。第３基板部１３０は、集光層９０の側から順に積層された、配線層７０と、半導体層８０と、を含む。
　集光層９０は、半導体層２０の裏面Ｓ２側から、これに限定されないが、例えば、カラーフィルタ９１と、オンチップレンズ９２とがその順で積層された積層構造を有する。
　第１基板部１１０において、半導体層２０は、後述の光電変換領域を有する。半導体層２０の一方の面が主面Ｓ１であり、他方の面が光入射面である裏面Ｓ２である。配線層３０は、半導体層２０の主面Ｓ１に重ね合わされている。
　第２基板部１２０において、配線層４０は、配線層３０の半導体層２０側の面と反対側の面に重ね合わされている。半導体層５０は、トランジスタを複数有し、一方の面が主面Ｓ３であり他方の面が裏面Ｓ４である。主面Ｓ３が配線層４０の配線層３０側の面と反対側の面に重ね合わされている。配線層６０は、半導体層５０の裏面Ｓ４に重ね合わされている。
　第３基板部１３０において、配線層７０は、配線層６０の半導体層５０側の面と反対側の面に重ね合わされている。半導体層８０の主面Ｓ５は、配線層７０の配線層６０側の面と反対側の面に重ね合わされている。
　ここで、半導体層２０の主面Ｓ１と、半導体層５０の主面Ｓ３と、半導体層８０の主面Ｓ５とをそれぞれ、素子形成面と呼ぶことがある。
　また、半導体層２０と半導体層５０とは、配線層３０及び配線層４０を介して、Ｆ２Ｆ（Ｆａｃｅ　ｔｏ　Ｆａｃｅ）法で、すなわち素子形成面同士が向かい合うように、接合されている。さらに、半導体層５０と半導体層８０とは、配線層６０及び配線層７０を介して、Ｂ２Ｆ（Ｂａｃｋ　ｔｏ　Ｆａｃｅ）法で、すなわち裏面と素子形成面とが向かい合うように、接合されている。
（２）各部の構成
　半導体層２０は、半導体基板で構成されている。半導体層２０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。また、半導体層２０のうち平面視で周辺領域２Ｂと重なる領域には、例えば、ボンディングパッド１４が設けられている。そして、半導体層２０のうち平面視で画素領域２Ａと重なる領域には、光電変換領域２０ａが画素３毎に設けられている。例えば、分離領域２０ｂで区画された島状の光電変換領域２０ａが画素３毎に設けられている。なお、画素３の数は、図４に限定されるものではない。
　光電変換領域２０ａは、図示は省略するが、第１導電型、例えばｐ型のウエル領域と、ウエル領域の内部に埋設された、第２導電型、例えばｎ型の半導体領域（光電変換部）とを有する。図３に示した光電変換素子ＰＤは、半導体層２０のウエル領域と光電変換部とを含む光電変換領域２０ａに構成されている。また、光電変換領域２０ａには、これに限定されないが、第２導電型、例えばｎ型の半導体領域である図示しない電荷蓄積領域とトランジスタＴ１とが設けられていても良い。トランジスタＴ１は、例えば、図３に示す転送トランジスタＴＲである。
　分離領域２０ｂは、これに限定されないが、例えば、半導体層２０に分離溝を形成し、この分離溝内に絶縁膜を埋め込んだトレンチ構造を有する。図４に示す例では、分離溝内に絶縁膜及び金属が埋め込まれている。
　配線層３０は、絶縁膜３１と、配線３２と、接続パッド３３と、ビア（コンタクト）３４とを含む。配線３２及び接続パッド３３は、図示のように絶縁膜３１を介して積層されている。接続パッド３３は、配線層３０の半導体層２０側とは反対側の面に臨んでいる。ビア３４は、半導体層２０と配線３２、配線３２同士、及び配線３２と接続パッド３３等を接続している。また、配線３２及び接続パッド３３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
　配線層４０は、絶縁膜４１と、配線４２と、接続パッド４３と、ビア（コンタクト）４４とを含む。配線４２及び接続パッド４３は、図示のように絶縁膜４１を介して積層されている。接続パッド４３は、配線層４０の半導体層５０側とは反対側の面に臨んでいて、接続パッド３３と接合されている。ビア４４は、半導体層５０と配線４２、配線４２同士、及び配線４２と接続パッド４３等を接続している。また、配線４２及び接続パッド４３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
　半導体層５０は、半導体基板で構成されている。半導体層５０は、これには限定されないが、単結晶シリコン基板で構成されている。半導体層５０は、第１導電型、例えばｐ型を呈する。半導体層５０には、トランジスタＴ２が複数設けられている。より具体的には、トランジスタＴ２は、半導体層５０のうち平面視で画素領域２Ａと重なる領域に設けられている。トランジスタＴ２は、例えば、図３に示す読出し回路１５を構成するトランジスタである。なお、半導体層５０のうち、平面視で画素領域２Ａと重なる領域と、平面視で周辺領域２Ｂと重なる領域と、を区別するために、周辺領域２Ｂと重なる領域を第１領域５０ａと呼び、画素領域２Ａと重なる領域を第２領域５０ｂと呼ぶ。
　半導体層５０には、第１導体５１及び第２導体５２が設けられている。より具体的には、第１領域５０ａには、第１の幅を有し、第１の材料により構成されていて、半導体層５０を厚み方向に沿って貫通している第１導体５１が設けられている。そして、第２領域５０ｂには、第１の幅より小さい第２の幅を有し、第１の材料とは異なる第２の材料により構成されていて、半導体層５０を厚み方向に沿って貫通している第２導体５２が設けられている。第１導体５１及び第２導体５２は、半導体層を貫通する導体（電極）である。本実施形態では半導体層は例えばシリコン製であるので、第１導体５１及び第２導体５２は、シリコン貫通電極（ＴＳＶ、Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）である。
　第１導体５１は、これに限定されないが、例えば、電源線として用いられる。そのため、第１導体５１は、電気的に低抵抗であることが好ましい。そこで、第１導体５１を構成する第１の材料として、電気抵抗率が低い導電材料を用いることが好ましい。ここでは、第１の材料として、そのような導電材料の一例である銅を用いる。また、第１の幅を大きくすることにより、第１導体５１の抵抗を小さくすることができる。第１導体５１が設けられた第１領域５０ａは、素子や配線の配置密度が低いので、第１の幅を大きくすることができる。
　第２導体５２はトランジスタＴ２が複数設けられた第２領域５０ｂに設けられているので、第２導体５２を、トランジスタＴ２同士の間の狭い領域に設けなければならない場合がある。そのため、第２の幅を小さくする必要がある。第２の幅を小さくすると、第２導体５２のアスペクト比は高くなる。第２導体５２のアスペクト比は、これに限定されないが、例えば、５以上になる場合がある。このようなアスペクト比では、第１の材料と同じ材料（ここでは、例えば銅）による埋め込みが難しい場合がある。そこで、第２導体５２を構成する第２の材料として、アスペクト比の高い穴に対する埋込性が良好な導電材料を用いることが好ましい。そのような導電材料として、例えば、高融点金属を挙げることができる。高融点金属としては、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）又はそれらの少なくとも一つを含んだ金属材料を挙げることができる。ここでは、第２の材料として、タングステンを用いる。
　図４に示すように、配線層６０は、絶縁膜６１と、配線６２と、接続パッド６３と、シリコンカバー膜６５とを含む。配線６２及び接続パッド６３は、図示のように絶縁膜６１を介して積層されている。接続パッド６３は、配線層６０の半導体層５０側とは反対側の面に臨んでいる。配線６２及び接続パッド６３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
　シリコンカバー膜６５は、素子の発光映り込みを防止するために設けられていて、高融点酸化物により構成されている。
　図４に示すように、配線層７０は、絶縁膜７１と、配線７２と、接続パッド７３と、ビア（コンタクト）７４とを含む。配線７２及び接続パッド７３は、図示のように絶縁膜７１を介して積層されている。接続パッド７３は、配線層７０の半導体層８０側とは反対側の面に臨んでいて、接続パッド６３と接合されている。ビア７４は、半導体層８０と配線７２、配線７２同士、及び配線７２と接続パッド７３等を接続している。また、配線７２及び接続パッド７３は、これに限定されないが、例えば、銅製であり、ダマシン法により形成されていても良い。
　半導体層８０は、半導体基板で構成されている。半導体層８０は、第１導電型、例えばｐ型の、単結晶シリコン基板で構成されている。半導体層８０には、トランジスタＴ３が複数設けられている。より具体的には、トランジスタＴ３は、半導体層８０のうち平面視で画素領域２Ａ及び周辺領域２Ｂと重なる領域に設けられている。トランジスタＴ３は、例えば、図２に示すロジック回路１３を構成するトランジスタである。
　図４に示した光検出装置１は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とが積層された積層部２０１を有する積層基板２００をダイシングにより個片化することで製造される。
（３）チップ領域とスクライブ領域
　図５は、本開示の実施形態１に係る積層基板２００の構成例を示す平面図である。図５に示す積層基板２００は、例えば、図４に示した第１基板部１１０と、第２基板部１２０と、第３基板部１３０とが積層された積層部２０１を有するウェハである。
　積層基板２００には、複数のチップ領域Ｒ１が設けられている。複数のチップ領域Ｒ１は、積層基板２００の厚さ方向（すなわち、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを有する積層部２０１の厚さ方向；例えば、Ｚ軸方向）からの平面視で、Ｘ軸方向と、Ｘ軸方向と直交するＹ軸方向とにそれぞれ並んで配置されている。
　複数のチップ領域Ｒ１のうち、隣り合う一のチップ領域Ｒ１と他のチップ領域Ｒ１との間にスクライブ領域Ｒ２が設けられている。スクライブ領域Ｒ２は、Ｘ軸方向と、Ｙ軸方向とにそれぞれ延びるように設けられている。
　図６は、本開示の実施形態１に係る積層基板２００のダイシングラインＲ３を示す平面図である。図７は、本開示の実施形態１に係る積層基板２００のスクライブ領域Ｒ２を拡大して示す平面図である。図８は、図７に示す平面図をＸ１－Ｘ１´線で切断した断面図である。図９は、本開示の実施形態１に係る積層基板２００をダイシングして個片化した状態を示す断面図である。
　図６から図８に示すように、スクライブ領域Ｒ２は、複数のチップ領域Ｒ１を個片化する際に切削される予定のダイシングラインＲ３と、チップ領域Ｒ１の特性を測定するための測定部２０７とを有する。ダイシングブレードＤＢを用いて積層基板２００のダイシングラインＲ３を切削することで、図９に示すように、積層基板２００から半導体チップ２が個片化される。
（４）測定部
　図８に示すように、測定部２０７は、半導体層５０の主面Ｓ３側に設けられた第１パッドＰ１と、半導体層８０の主面Ｓ５側に設けられた第２パッドＰ２と、半導体層５０の主面Ｓ３と裏面Ｓ４との間を貫通し、第１パッドＰ１と第２パッドＰ２とを接続する貫通ビア２０９と、を有する。例えば、第１パッドＰ１及び第２パッドＰ２は、配線層４０の配線４２と、貫通ビア２０９と、接続パッド６３と、接続パッド７３とを介して、互いに接続している。
　なお、半導体層５０が、本開示の「第１半導体層」の一例となる。半導体層５０の主面Ｓ３が、本開示の「第２面」の一例となる。半導体層８０が、本開示の「第２半導体層」の一例となる。半導体層８０の主面Ｓ５が、本開示の「第３面」の一例となる。半導体層５０主面Ｓ３の反対側に位置する裏面Ｓ４が、本開示の「第１面」の一例となる。貫通ビア２０９が、本開示の「第１貫通ビア」の一例となる。接続パッド６３が本開示の第１接続パッドの一例である。接続パッド７３が本開示の第２接続パッドの一例である。
　また、半導体層５０は例えばシリコン基板で構成されているため、貫通ビア２０９を、シリコン貫通電極（ＴＳＶ）と呼んでもよい。
　第１パッドＰ１は、配線層３０の絶縁膜３１に設けられた開口部ｈ１の底面に露出しており、例えばチップ領域Ｒ１の特性を測定するためのプローブ針（図示せず）との接触が可能となっている。プローブ針を介して測定されるチップ領域Ｒ１の特性として、例えば、チップ領域Ｒ１に形成された第１導体５１の抵抗特性や、チップ領域Ｒ１に形成された接続パッド６３と接続パッド７３との間の導通特性等が挙げられる。
　例えば、測定部２０７の貫通ビア２０９と、チップ領域Ｒ１の第１導体５１（図４参照）とが同一工程で同時に形成される。貫通ビア２０９は、第１導体５１と同一の層に設けられ、第１導体５１と同一の構成を有する。この場合、第１パッドＰ１と第２パッドＰ２との間の抵抗値を測定することで、第１導体５１の抵抗特性を間接的に測定することができる。この測定結果に基づいて、第１導体５１の製造プロセスを評価することが可能である。
　また、測定部２０７の接続パッド６３及び接続パッド７３と、チップ領域Ｒ１の接続パッド６３及び接続パッド７３とが同一工程で同時に接合される。この場合、第１パッドＰ１と第２パッドＰ２との間の抵抗値を測定することで、チップ領域Ｒ１における接続パッド６３と接続パッド７３との間の導通特性を間接的に測定することが可能である。この測定結果に基づいて、チップ領域Ｒ１における接続パッド６３と接続パッド７３との接合プロセスを評価することが可能である。
　積層部２０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、第１パッドＰ１及び第２パッドＰ２の形状は、例えばそれぞれが矩形である。Ｚ軸方向からの平面視で、第１パッドＰ１及び第２パッドＰ２は、例えば、互いに同一の形状で、同一の大きさを有する。
　貫通ビア２０９は、第１パッドＰ１の矩形の４つの角部の１つ以上に配置されており、好ましくは２つ以上に配置されている。例えば、図７に示すように、貫通ビア２０９は、矩形の４つの角部の全てに配置されていてもよい。または、後述の図１１に示すように、貫通ビア２０９は、矩形の４つの角部の２つであって、矩形の対角線上で向かい合う位置に配置されていてもよい。
　第１パッドＰ１及び第２パッドＰ２はそれぞれ、例えばアルミニウム（Ａｌ）又はＡｌ合金で構成されている。または、第１パッドＰ１及び第２パッドＰ２はそれぞれ、例えば銅（Ｃｕ）又はＣｕ合金で構成されていてもよい。配線４２、貫通ビア２０９、接続パッド６３及び接続パッド７３はそれぞれ、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。接続パッド６３と接続パッド７３は、その構成材料であるＣｕ同士が直接接合している（すなわち、Ｃｕ－Ｃｕ接合している。）。
　図６から図８に示すように、積層基板２００の厚さ方向（例えば、Ｚ軸方向）からの平面視で、第１パッドＰ１及び第２パッドＰ２は、ダイシングラインＲ３と重なる位置に配置されている。一方、貫通ビア２０９は、ダイシングラインＲ３から離れた位置に配置されている。これにより、積層基板２００から半導体チップ２を個片化する際に、ダイシングブレードＤＢが貫通ビア２０９を切削することを防ぐことができる。貫通ビア２０９を構成する材料（例えば、Ｃｕ）により、ダイシングブレードＤＢが目詰まりすることを抑制することができる。
　また、貫通ビア２０９はダイシングラインＲ３から離れた位置に配置されているため、図９に示すように、個片化された半導体チップ２では、貫通ビア２０９は積層部２０１の端面２０１ｓから離れている。貫通ビア２０９は、端面２０１ｓに露出していない。この端面２０１ｓは、ダイシング後のスクライブ領域Ｒ２´（すなわち、個片化された半導体チップ２の外周領域Ｒ２´）の端面でもある。
　一方、第１パッドＰ１及び第２パッドＰ２は、ダイシングラインＲ３と重なる位置に配置されている。このため、図９に示すように、個片化された半導体チップ２では、第１パッド片Ｐ１１の側面と、第２パッド片Ｐ２１の側面とが、積層部２０１の端面２０１ｓにそれぞれ露出している。第１パッド片Ｐ１１は、ダイシングにより、隣接する半導体チップ２間で分割された第１パッドＰ１の分割片である。第２パッド片Ｐ２１は、ダイシングにより、隣接する半導体チップ２間で分割された第２パッドＰ２の分割片である。
　図１０は、本開示の実施形態１に係る貫通ビア２０９の具体例を示す断面図である。図１０に示すように、貫通ビア２０９は、第２半導体層を貫通する貫通孔ｈ２内に絶縁膜５５を介して配置されており、配線層４０の配線４２と、配線層６０の接続パッド６３とを接続している。貫通ビア２０９の側面はバリアメタルＢＭで覆われていてもよい。また、貫通ビア２０９と配線４２との間や、貫通ビア２０９と接続パッド６３との間にバリアメタルＢＭが介在していてもよい。
　バリアメタルＢＭは、例えばチタン（Ｔｉ）、Ｔｉ合金、タンタル（Ｔａ）又はＴａ合金で構成されている。あるいは、バリアメタルＢＭは、Ｔｉ、Ｔｉ合金、Ｔａ又はＴａ合金のうちの１つ以上を含む積層膜で構成されていてもよい。
　図１１は、貫通ビア２０９と第１パッドＰ１との間の距離Ｌ１ｘ、Ｌ１ｙ（本開示の「最短距離Ｌ１」の一例）と、貫通ビア２０９とダイシングラインＲ３との間の最短距離Ｌ２と、の関係を例示する平面図である。図１１において、距離Ｌ１ｘは、貫通ビア２０９と第１パッドＰ１との間のＸ軸方向における最短距離である。距離Ｌ１ｙは、貫通ビア２０９と第１パッドＰ１との間のＹ軸方向における最短距離である。図１１では、貫通ビア２０９とダイシングラインはＹ軸方向で向かい合うように配置されているため、距離Ｌ２は、貫通ビア２０９とダイシングラインＲ３との間のＹ軸方向における最短距離である。
　本開示の実施形態では、Ｌ１ｘ＜Ｌ２であることが好ましく、Ｌ１ｙ＜Ｌ２であることが好ましい。また、Ｌ１ｘ＜Ｌ２、かつ、Ｌ１ｙ＜Ｌ２であることがより好ましい。このように、貫通ビア２０９とダイシングラインＲ３との間の距離Ｌ２が大きく確保されることにより、例えば、ダイシング工程でダイシングブレードＤＢ（図８参照）がダイシングラインＲ３から多少位置ずれするような場合でも、ダイシングブレードＤＢが貫通ビア２０９に接触することを防ぐことができる。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る積層基板２００（ウェハ）は、半導体層５０と、半導体層５０の裏面Ｓ４側に積層された半導体層８０と、を有する積層部２０１を備える。積層部２０１は、複数のチップ領域Ｒ１と、複数のチップ領域Ｒ１のうち、隣り合う一のチップ領域Ｒ１と他のチップ領域Ｒ１との間に位置するスクライブ領域Ｒ２とを有する。スクライブ領域Ｒ２は、複数のチップ領域Ｒ１を個片化する際に切削される予定のダイシングラインＲ３と、チップ領域Ｒ１の特性を測定するための測定部２０７と、を有する。
　測定部２０７は、半導体層５０の裏面Ｓ４の反対側である主面Ｓ３側に設けられた第１パッドＰ１と、半導体層８０において半導体層５０と向かい合う主面Ｓ５側に設けられた第２パッドＰ２と、半導体層５０の裏面Ｓ４と主面Ｓ３との間を貫通し、第１パッドＰ１と第２パッドＰ２とを接続する貫通ビア２０９と、を有する。例えば、貫通ビア２０９は、配線４２と接続パッド６３、７３を介して、第１パッドＰ１と第２パッドＰ２とを接続する。積層部２０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、第１パッドＰ１及び第２パッドＰ２　はそれぞれダイシングラインＲ３と重なり、かつ貫通ビア２０９はダイシングラインＲ３から離れている。
　これによれば、ダイシングブレードＤＢが貫通ビア２０９を切削することを防ぐことができるため、ダイシングブレードＤＢの目詰まりを抑制することができ、チッピングの発生を抑制することができる。チッピングの発生を抑制するために、スクライブ領域Ｒ２内に測定部２０７が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したがって、チッピングによる製造歩留まりの低下を抑制するとともに、半導体チップ２の理論収量の低下を抑制することが可能である。
　本開示の実施形態１に係る光検出装置１（半導体チップ２）は、半導体層５０と、半導体層５０の裏面Ｓ４側に積層された半導体層８０と、を有する積層部２０１を備える。積層部２０１は、チップ領域Ｒ１と、チップ領域Ｒ１の外周に位置する（ダイシング後の）スクライブ領域Ｒ２´とを有する。スクライブ領域Ｒ２´は、半導体層５０の裏面Ｓ４の反対側である主面Ｓ３側に設けられた第１パッド片Ｐ１１と、半導体層８０において半導体層５０と向かい合う主面Ｓ５側に設けられた第２パッド片Ｐ２１と、半導体層５０の裏面Ｓ４と主面Ｓ３との間を貫通し、第１パッド片Ｐ１１と第２パッド片Ｐ２１とを接続する貫通ビア２０９と、を有する。
　例えば、貫通ビア２０９は、配線４２と接続パッド６３、７３を介して、第１パッド片Ｐ１１と第２パッド片Ｐ２１とを接続する。第１パッド片Ｐ１１及び第２パッド片Ｐ２１は、ダイシング後のスクライブ領域Ｒ２´の縁端に沿って配置されている。貫通ビア２０９は、ダイシング後のスクライブ領域Ｒ２´の縁端から離れた位置に配置されている。
　これによれば、貫通ビア２０９は、ダイシング後のスクライブ領域Ｒ２´に残されている。ダイシングブレードＤＢは、貫通ビア２０９を切削していないので、目詰まりを抑制することができ、チッピングの発生を抑制することができる。チッピングの発生を抑制するために、ダイシング前のスクライブ領域Ｒ２内に測定部２０７が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したって、チッピングによる製造歩留まりの低下を抑制するとともに、半導体チップ２の理論収量の低下を抑制することが可能である。
（実施形態１の変形例）
（１）変形例１
　上記の実施形態１では、積層部２０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、第１パッドＰ１及び第２パッドＰ２が互いに同一の形状で、同一の大きさを有することを説明した。しかしながら、本開示の実施形態はこれに限定されない。例えば、プローブ針が接触しない第２パッドＰ２は、プローブ針が接触する第１パッドＰ１と比べて、低面積であってもよい。
　図１２は、本開示の実施形態１の変形例１－１に係る第２パッドＰ２Ａの構成を示す平面図である。図１３は、本開示の実施形態１の変形例１－２に係る第２パッドＰ２Ｂの構成を示す平面図である。図１２に示すように、変形例１－１に係る第２パッドＰ２Ａは、Ｚ軸方向からの平面視で、格子の枠状に形成されている。図１３に示すように、変形例１－２に係る第２パッドＰ２Ｂは、Ｚ軸方向からの平面視で、貫通ビア２０９の直下とその周辺のみに配置された形状を有する。
　第２パッドＰ２Ａ、Ｐ２Ｂのいずれにおいても、貫通ビア２０９と接触するエリアにＡｌ等の導体２１０が配置されている。このため、第２パッドＰ２Ａ、Ｐ２Ｂは、第１貫通ビアを介して、第１パッドＰ１と導通可能となっている。
　Ｚ軸方向からの平面視で、第１パッドＰ１よりも、第２パッドＰ２Ａの方が面積が小さい。第２パッドＰ２Ａのように、貫通ビア２０９との接触を確保しつつ導体２１０の面積を低減することで、ダイシングブレードＤＢ（図８参照）で切削する第２パッドＰ２の導体２１０の体積（＝面積×厚さ）を低減することができる。
　また、第１パッドＰ１よりも、第２パッドＰ２Ｂの方が面積が小さい。第２パッドＰ２Ｂのように、導体２１０の面積を貫通ビア２０９との接触に必要な最小面積にすることで、ダイシングブレードＤＢで切削する第２パッドＰ２の導体２１０の体積（＝面積×厚さ）をさらに低減することができ、例えばゼロ（０）にすることができる。
　貫通ビア２０９だけでなく、ダイシングブレードＤＢで切削されるＡｌ等の導体２１０についても、その体積が小さいほど、ダイシングブレードＤＢの目詰まりをさらに抑制することが可能となる。したがって、第２パッドＰ２Ａ、Ｐ２Ｂなどのように、ダイシングブレードＤＢで切削される導体２１０の体積を低減することで、チッピングの発生をさらに抑制することが可能となる。なお、この変形例１の構成は、後述の変形例２（ダブルスクライブ）においても適用可能である。
（２）変形例２
　上記の実施形態１では、Ｘ軸方向及びＹ軸方向にそれぞれ延設された各スクライブ領域に、測定部２０７がＸ軸方向及びＹ軸方向にそれぞれ１列に並んで配置される態様（以下、シングルスクライブ）を示した。しかしながら、本開示の実施形態は、シングルスクライブに限定されない。本開示の実施形態は、例えば、Ｘ軸方向及びＹ軸方向にそれぞれ延設された各スクライブ領域に、測定部２０７がＸ軸方向及びＹ軸方向にそれぞれ２列に並んで配置される態様（以下、ダブルスクライブ）であってもよい。
　図１４は、本開示の実施形態１の変形例２に係る積層基板２００Ａの構成を示す平面図である。図１５は、本開示の実施形態１の変形例２に係る積層基板２００ＡのダイシングラインＲ３を示す平面図である。図１６は、本開示の実施形態１の変形例２に係る積層基板２００Ａの構成を示す断面図である。図１７は、本開示の実施形態１の変形例２に係る積層基板２００Ａをダイシングして個片化した状態を示す断面図である。
　図１４から図１７に示すように、実施形態１の変形例２に係る積層基板２００Ａは、ダブルスクライブである。ダブルスクライブでは、積層部２０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、２列に並ぶ測定部２０７のうちの、１列と重なる位置にダイシングラインＲ３が設定される。図１６に示すように、２列に並ぶ測定部２０７のうちの、１列と重なる位置に設定されたダイシングラインＲ３をダイシングブレードＤＢで切削することで、図１７に示すように、積層基板２００Ａから半導体チップ２が個片化される。
　この変形例２においても、貫通ビア２０９は、ダイシングラインＲ３から離れた位置に配置されている。これにより、積層基板２００Ａから半導体チップ２を個片化する際に、ダイシングブレードＤＢが貫通ビア２０９を切削することを防ぐことができる。貫通ビア２０９を構成する材料（例えば、Ｃｕ）により、ダイシングブレードＤＢが目詰まりすることを抑制することができる。
（３）変形例３
　上記の実施形態１では、積層基板２００と、積層基板２００から個片化される半導体チップ２とが、第１基板部１１０、第２基板部１２０及び第３基板部１３０の３層を積層した構造（以下、３層積層構造）を有する場合を示した。しかしながら、本開示の実施形態において、積層基板２００と、積層基板２００から個片化される半導体チップ２は、３層積層構造に限定されない。
　積層基板２００と、積層基板２００から個片化される半導体チップ２は、例えば、第１基板部１１０、第２基板部１２０及び第３基板部１３０に、第４基板部を積層した４層積層構造であってもよいし、５層以上の積層構造であってもよい。また、第１基板部１１０と第２基板部１２０とを積層した２層積層構造であってもよい。変形例２で示したダブルスクライブの積層基板２００Ａにおいても同様である。
＜実施形態２＞
　上記の実施形態１では、半導体チップ２が光検出装置１であることを説明した。しかしながら、本開示の実施形態において、半導体チップ２は光検出装置１に限定されない。半導体チップ２は、光電変換素子ＰＤ（図３参照）が設けられていない半導体装置であってもよく、例えば大規模集積回路（ＬＳＩ）であってもよい。実施形態２では、ＬＳＩに本技術を適用した一例について説明する。
（構成）
　図１８は、本開示の実施形態２に係る積層基板３００の構成を示す断面図である。図１９は、本開示の実施形態２に係る積層基板３００をダイシングして個片化した状態を示す断面図である。図１８に示す積層基板３００は、第１基板部３１０と、第２基板部３２０とが積層された積層部３０１を有するウェハである。積層基板３００には、ＬＳＩを含む半導体チップ２が複数形成されている。
　図１８に示すように、第１基板部３１０は、半導体層４１０（本開示の「第１半導体層」の一例）と、半導体層４１０の主面Ｓ１１（本開示の「第１面」の一例）側に設けられた配線層４２０と、配線層４２０上に設けられたパシベーション膜４３０と、半導体層４１０の裏面Ｓ１２（本開示の「第２面」の一例）側に設けられた配線層４４０と、第１パッドＰ１と、貫通ビア２０９（本開示の「第１貫通ビア」の一例）と、を有する。配線層４２０は、絶縁膜４２１と、配線４２２とを有する。配線層４４０は、絶縁膜４４１と、接続パッド６３とを有する。
　配線層４２０の絶縁膜４２１と、パシベーション膜４３０とには開口部ｈ１１が設けられている。第１パッドＰ１は、この開口部ｈ１１の底面で露出している。
　貫通ビア２０９は、半導体層４１０の主面Ｓ１１と裏面Ｓ１２との間を貫通している。貫通ビア２０９の一端は主面Ｓ１１側の配線４２２に接続し、他端は裏面Ｓ１２側の接続パッド６３に接続している。
　半導体層４１０は、例えばシリコン基板である。このため、半導体層４１０を貫通する貫通ビア２０９を、シリコン貫通電極（ＴＳＶ）と呼んでもよい。
　第２基板部３２０は、半導体層４５０（本開示の「第２半導体層」の一例）と、半導体層４５０の主面Ｓ１３（本開示の「第３面」の一例）側に設けられた配線層４２０と、第２パッドＰ２とを有する。配線層４２０は、絶縁膜４６１と、配線４６２と、接続パッド７３とを有する。半導体層４５０は、例えばシリコン基板である。
　配線４２２、４６２、貫通ビア２０９、接続パッド６３及び接続パッド７３はそれぞれ、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。接続パッド６３と接続パッド７３は、その構成材料であるＣｕ同士が直接接合している（すなわち、Ｃｕ－Ｃｕ接合している。）。
　図１８に示すように、スクライブ領域Ｒ２は、複数のチップ領域Ｒ１を個片化する際に切削される予定のダイシングラインＲ３と、チップ領域Ｒ１の特性を測定するための測定部２０７とを有する。ダイシングブレードＤＢを用いて積層基板３００のダイシングラインＲ３を切削することで、図１９に示すように、積層基板３００から半導体チップ２が個片化される。
　積層基板３００において、貫通ビア２０９は、ダイシングラインＲ３から離れた位置に配置されている。これにより、図１９に示すように、個片化された半導体チップ２においても、貫通ビア２０９は積層部３０１の端面３０１ｓから離れている。貫通ビア２０９は、端面３０１ｓに露出していない。この端面３０１ｓは、ダイシング後のスクライブ領域Ｒ２´（すなわち、個片化された半導体チップ２の外周領域Ｒ２´）の端面でもある。貫通ビア２０９は、ダイシング後のスクライブ領域Ｒ２´の縁端から離れた位置に配置されている。
　一方、第１パッドＰ１及び第２パッドＰ２は、ダイシングラインＲ３と重なる位置に配置されている。これにより、図１９に示すように、個片化された半導体チップ２では、第１パッド片Ｐ１１の側面と、第２パッド片Ｐ２１の側面とが、積層部３０１の端面３０１ｓにそれぞれ露出している。第１パッド片Ｐ１１及び第２パッド片Ｐ２１は、ダイシング後のスクライブ領域Ｒ２´の縁端に沿って配置されている。
（実施形態２の効果）
　以上説明したように、本開示の実施形態２に係る積層基板３００（ウェハ）は、半導体層４１０と、半導体層４１０の裏面Ｓ１２側に積層された半導体層４５０と、を有する積層部３０１を備える。積層部３０１は、複数のチップ領域Ｒ１と、複数のチップ領域Ｒ１のうち、隣り合う一のチップ領域Ｒ１と他のチップ領域Ｒ１との間に位置するスクライブ領域Ｒ２とを有する。スクライブ領域Ｒ２は、複数のチップ領域Ｒ１を個片化する際に切削される予定のダイシングラインＲ３と、チップ領域Ｒ１の特性を測定するための測定部２０７と、を有する。
　測定部２０７は、半導体層４１０の裏面Ｓ１２の反対側である主面Ｓ１１側に設けられた第１パッドＰ１と、半導体層４５０において半導体層４１０と向かい合う主面Ｓ１３側に設けられた第２パッドＰ２と、半導体層４１０の裏面Ｓ１２と主面Ｓ１１との間を貫通し、第１パッドＰ１と第２パッドＰ２とを接続する貫通ビア２０９と、を有する。例えば、貫通ビア２０９は、配線４２と接続パッド６３、７３を介して、第１パッドＰ１と第２パッドＰ２とを接続する。積層部３０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、第１パッドＰ１及び第２パッドＰ２　はそれぞれダイシングラインＲ３と重なり、かつ貫通ビア２０９はダイシングラインＲ３から離れている。
　これによれば、ダイシングブレードＤＢが貫通ビア２０９を切削することを防ぐことができるため、ダイシングブレードＤＢの目詰まりを抑制することができ、チッピングの発生を抑制することができる。チッピングの発生を抑制するために、スクライブ領域Ｒ２内に測定部２０７が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したがって、チッピングによる製造歩留まりの低下を抑制するとともに、半導体チップ２の理論収量の低下を抑制することが可能である。
（実施形態２の変形例）
　実施形態２において、積層基板３００と、積層基板３００から個片化される半導体チップ２は、２層積層構造に限定されない。積層基板３００と、積層基板３００から個片化される半導体チップ２は、例えば、第１基板部３１０及び第２基板部３２０に、第３基板部を積層した３層積層構造であってもよいし、４層以上の積層構造であってもよい。
　図２０は、本開示の実施形態２の変形例に係る積層基板３００Ａの構成を示す断面図である。図２１は、本開示の実施形態２の変形例に係る積層基板３００Ａをダイシングして個片化した状態を示す断面図である。
　図２１に示すように、積層部３０１は、第１基板部３１０と、第２基板部３２０と、第３基板部３３０とを有する。この変形例において、第２基板部３２０は、半導体層４５０の裏面Ｓ１４側に設けられた配線層４７０と、貫通ビア３０９と、を有する。配線層４７０は、絶縁膜４７１と、接続パッド１６３とを有する。
　貫通ビア３０９は、半導体層４５０の主面Ｓ１３と裏面Ｓ１４との間を貫通している。貫通ビア３０９の一端は主面Ｓ１３側の配線４６２に接続し、他端は裏面Ｓ１４側の接続パッド１６３に接続している。
　第３基板部３３０は、半導体層４８０と、半導体層４８０の主面Ｓ１５側に設けられた配線層４９０と、第３パッドＰ３とを有する。配線層４９０は、絶縁膜４９１と、配線４９２と、接続パッド１７３とを有する。
　配線４９２、貫通ビア３０９、接続パッド１６３、１７３はそれぞれ、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。接続パッド１６３と接続パッド１７３は、その構成材料であるＣｕ同士が直接接合している（すなわち、Ｃｕ－Ｃｕ接合している。）。
　貫通ビア３０９は、例えば貫通ビア２０９と同じ材料で構成されており、貫通ビア２０９と同じ形状で、同じ大きさを有する。
　第３パッドＰ３は、例えばアルミニウム（Ａｌ）又はＡｌ合金で構成されている。または、第３パッドＰ３は、例えばＣｕ又はＣｕ合金で構成されていてもよい。第３パッドＰ３は、例えば第２パッドＰ２と同じ材料で構成されており、第２パッドＰ２と同じ形状で、同じ大きさを有する。
　積層基板３００Ａにおいて、貫通ビア２０９、３０９は、ダイシングラインＲ３から離れた位置に配置されている。これにより、図２１に示すように、個片化された半導体チップ２においても、貫通ビア２０９、３０９は、積層部３０１の端面３０１ｓから離れている。貫通ビア２０９、３０９は、端面３０１ｓに露出していない。
　一方、第１パッドＰ１、第２パッドＰ２及び第３パッドＰ３は、ダイシングラインＲ３と重なる位置に配置されている。これにより、図２１に示すように、個片化された半導体チップ２では、第１パッド片Ｐ１１の側面と、第２パッド片Ｐ２１の側面と、第３パッド片Ｐ３１の側面とが、積層部３０１の端面３０１ｓにそれぞれ露出する形となる。なお、第３パッド片Ｐ３１は、ダイシングにより、隣接する半導体チップ２間で分割された第３パッドＰ３の分割片である。
　以上説明したように、実施形態２の変形例によれば、積層基板３００Ａから半導体チップ２を個片化する際に、ダイシングブレードＤＢが貫通ビア２０９、３０９に接触したり、貫通ビア２０９、３０９を切削したりすることを防ぐことができる。貫通ビア２０９、３０９を構成する材料（例えば、Ｃｕ）により、ダイシングブレードＤＢが目詰まりすることを抑制することができる。これにより、上記の実施形態２と同様の効果を奏する。
　なお、実施形態２においても、第２パッドＰ２及び第３パッドＰ３には、実施形態１の変形例１の構成（例えば、図１２、図１３参照）を適用してもよい。
＜実施形態３＞
　本開示の実施形態において、半導体チップ２はガードリング構造を有してもよい。このガードリング構造は、半導体基板を貫通する貫通ビアを有してもよい。実施形態３では、裏面照射型のＣＭＯＳイメージセンサである光検出装置に本技術を適用した一例について説明する。
（構成）
　図２２は、本開示の実施形態３に係る積層基板２００Ｂの構成例を示す断面図である。図２３は、図２２に示す断面図において、ガードリング構造の一部を拡大して示す断面図である。図２４は、本開示の実施形態３に係る積層基板２００Ｂをダイシングして個片化した状態を示す断面図である。図２５は、本開示の実施形態３に係る積層基板２００Ｂの構成例を示す平面図である。
　図２２に示すように、実施形態３に係る積層基板２００Ｂにおいて、積層部２０１は、チップ領域Ｒ１と、チップ領域Ｒ１の外周に位置するスクライブ領域Ｒ２とを有する。チップ領域Ｒ１は、画素３が配置される画素領域２Ａと、周辺領域２Ｂとを有する。周辺領域２Ｂは、画素領域２Ａとスクライブ領域Ｒ２との間に位置する。
　図２２から図２４に示すように、周辺領域２Ｂには、第１ガードリングＧＲ１と、第２ガードリングＧＲ２とが設けられている。第１ガードリングＧＲ１は、第２基板部１２０に含まれる。第２ガードリングＧＲ２、第３基板部１３０に含まれる。図２５に示すように、第１ガードリングＧＲ１と、第２ガードリングＧＲ２は、積層部２０１の厚さ方向（例えば、Ｚ軸方向）からの平面視で、画素領域２Ａをそれぞれ囲むように設けられている。Ｚ軸方向において、第１ガードリングＧＲ１と、第２ガードリングＧＲ２は、互いに重なるように配置されている。
　図２２から図２４に示すように、第１ガードリングＧＲ１は、半導体層５０の主面Ｓ３側に設けられたダミー配線４２Ｄを有する。ダミー配線４２Ｄは、例えば、配線４２と同一工程で同時に形成される。第２ガードリングＧＲ２は、半導体層８０の主面Ｓ５側に設けられたダミー配線７２Ｄを有する。ダミー配線７２Ｄは、例えば、配線７２と同一工程で同時に形成される。これにより、ダミー配線４２Ｄ、７２Ｄはそれぞれ、工程数を追加することなく形成することが可能である。
　また、周辺領域２Ｂには、半導体層５０の主面Ｓ３側に設けられた第１ダミーパッドＰ１Ｄと、半導体層８０の主面Ｓ５側に設けられた第２ダミーパッドＰ２Ｄと、半導体層５０の主面Ｓ３と裏面Ｓ４との間を貫通する貫通ビア２０９Ｄ（本開示の「第２貫通ビア」の一例）と、貫通ビア２０９Ｄと第２ダミーパッドＰ２Ｄとの間に設けられた接続パッド６３Ｄ、７３Ｄと、が設けられている。接続パッド６３Ｄが本開示の第１接続パッドの一例である。接続パッド７３Ｄが本開示の第２接続パッドの一例である。
　図２３及び図２４に示すように、貫通ビア２０９Ｄは、接続パッド６３Ｄ、７３Ｄと、第２ダミーパッドＰ２Ｄとを介して、第１ガードリングＧＲ１と第２ガードリングＧＲ２とを接続している。また、第１ガードリングＧＲ１上に第１ダミーパッドＰ１Ｄが設けられている。積層部２０１の厚さ方向（例えば、Ｚ軸方向）において、第１ダミーパッドＰ１Ｄと、第１ガードリングＧＲ１と、貫通ビア２０９Ｄと、接続パッド６３Ｄ、７３Ｄと、第２ダミーパッドＰ２Ｄと、第２ガードリングＧＲ２は、この順で連続して設けられている。
　また、第１ダミーパッドＰ１Ｄと、第１ガードリングＧＲ１と、貫通ビア２０９Ｄと、接続パッド６３Ｄ、７３Ｄと、第２ガードリングＧＲ２とを含む構造体（以下、ガードリング構造ＧＲともいう）は、Ｚ軸方向からの平面視で、画素領域２Ａを連続又は断続的に囲むように配置されている。
　第１ダミーパッドＰ１Ｄは、例えば、第１パッドＰ１と同一工程で同時に形成される。貫通ビア２０９Ｄは、例えば、貫通ビア２０９と同一工程で同時に形成される。接続パッド６３Ｄは、例えば、接続パッド６３と同一工程で同時に形成される。接続パッド７３Ｄは、例えば、接続パッド７３と同一工程で同時に形成される。第２ダミーパッドＰ２Ｄは、例えば、第２パッドＰ２と同一工程で同時に形成される。これにより、第１ダミーパッドＰ１Ｄ、貫通ビア２０９Ｄ、接続パッド６３Ｄ、接続パッド７３Ｄ、第２ダミーパッドＰ２Ｄはそれぞれ、工程数を追加することなく形成することが可能である。
　第１ダミーパッドＰ１Ｄ及び第２ダミーパッドＰ２Ｄはそれぞれ、例えばＡｌ又はＡｌ合金で構成されている。または、第１ダミーパッドＰ１Ｄ及び第２ダミーパッドＰ２Ｄはそれぞれ、例えばＣｕ又はＣｕ合金で構成されていてもよい。貫通ビア２０９Ｄ、接続パッド６３Ｄ及び接続パッド７３Ｄはそれぞれ、例えばＣｕ又はＣｕ合金で構成されている。接続パッド６３Ｄと接続パッド７３Ｄは、その構成材料であるＣｕ同士が直接接合している（すなわち、Ｃｕ－Ｃｕ接合している。）。
　実施形態１に係る積層基板２００、２００Ａと同様に、実施形態３に係る積層基板２００Ｂにおいても、スクライブ領域Ｒ２は、複数のチップ領域Ｒ１を個片化する際に切削される予定のダイシングラインＲ３と、チップ領域Ｒ１の特性を測定するための測定部２０７とを有する。ダイシングブレードＤＢを用いて積層基板２００ＢのダイシングラインＲ３を切削することで、図２４に示すように、積層基板２００Ｂから半導体チップ２が個片化される。
　図２２に示すように、測定部２０７の貫通ビア２０９は、ダイシングラインＲ３と重なる位置に配置されていてもよい。ダイシングブレードＤＢが貫通ビア２０９に接触したり、貫通ビア２０９を切削したりして、ダイシングブレードＤＢが目詰まりし、チッピングが生じる場合でも、スクライブ領域Ｒ２から画素領域２Ａへのクラックの伸展をガードリング構造ＧＲが抑制する。つまり、貫通ビア２０９Ｄを有するガードリング構造ＧＲが、クラックストッパーとして機能する。
　なお、実施形態３に係る積層基板２００Ｂの構成は、図２２に示す態様に限定されない。積層基板２００Ｂにおいて、測定部２０７の貫通ビア２０９は、実施形態１に係る積層基板２００、２００Ａと同様に、ダイシングラインＲ３から離れた位置に設けられていてもよい。このような構成であっても、貫通ビア２０９Ｄを有するガードリング構造ＧＲが、クラックストッパーとして機能する。また、この場合は、ダイシングの際にチッピングが抑制されるため、クラックの発生自体を抑制することが可能である。
　また、積層基板２００Ｂにおいて、測定部２０７の貫通ビア２０９は、ガードリング構造ＧＲの貫通ビア２０９Ｄは、互いに同一の層に設けられており、互いに同一の材料で構成されていてもよい。これにより、貫通ビア２０９、２０９Ｄを同一工程で同時に形成することができる。工程数を追加することなく貫通ビア２０９Ｄを形成することが可能である。
　図２６Ａから図２６Ｅは、貫通ビア２０９Ｄの平面視による形状例１から５を示す平面図である。図２６Ａに示すように、Ｚ軸方向からの平面視で、貫通ビア２０９Ｄの形状は、幅Ｗ１の直線状であってもよい。幅Ｗ１の大きさは特に限定されないが、一例を挙げると３μｍである。Ｚ軸方向からの平面視で、貫通ビア２０９Ｄは、第１ガードリングＧＲ１及び第２ガードリングＧＲ２と重なる位置に設けられている。
　図２６Ｂに示すように、貫通ビア２０９Ｄは、平面視で２列（２本）設けられていてもよい。また、図２６Ｃに示すように、貫通ビア２０９Ｄは、平面視で３列（３本）設けられていてもよい。図示しないが、貫通ビア２０９Ｄは、平面視で４列（４本）以上設けられていてもよい。
　図２６Ａから図２６Ｃに示したように、貫通ビア２０９Ｄの平面視による形状が直線状であれば、画素領域２Ａを平面視で隙間なく囲むことが可能である。
　図２６Ｄに示すように、貫通ビア２０９Ｄの平面視による形状は、矩形であってもよい。矩形の各辺の長さＷ２は特に限定されないが、一例を挙げると３μｍである。平面視による形状が矩形の貫通ビア２０９Ｄが、Ｘ軸方向及びＹ軸方向にそれぞれ一定の間隔で、１列又は２列に設けられていてもよい。また、図２６Ｅに示すように、平面視による形状が矩形の貫通ビア２０９Ｄは、Ｘ軸方向及びＹ軸方向にそれぞれ一定の間隔で、３列以上に設けられていてもよい。あるいは、図２６Ｄ及び図２６Ｅでは、貫通ビア２０９Ｄの平面視による形状が矩形の場合を示したが、貫通ビア２０９Ｄの形状は矩形に限定されず、例えば円形、又任意の多角形であってもよい。
　図２６Ｄから図２６Ｅに示したように、貫通ビア２０９Ｄの平面視による形状が、直線状ではなく、矩形又は円形であれば、例えば貫通ビア２０９（図７参照）と同一工程で同時に形成することが可能である。貫通ビア２０９Ｄを貫通ビア２０９と同一形状で、同一の大きさに形成することが可能である。
（実施形態３の効果）
　以上説明したように、本開示の実施形態３に係る光検出装置１（半導体チップ２）は、半導体層５０と、半導体層５０の裏面Ｓ４側に積層された半導体層８０と、を有する積層部２０１を備える。積層部２０１は、チップ領域Ｒ１と、チップ領域Ｒ１の外周に位置する（ダイシング後の）スクライブ領域Ｒ２´とを有する。チップ領域Ｒ１は、光電変換素子ＰＤが配置される画素領域２Ａと、画素領域２Ａとスクライブ領域Ｒ２との間に位置する周辺領域２Ｂとを有する。積層部２０１は、周辺領域２Ｂに設けられたガードリング構造ＧＲを有する。
　ガードリング構造ＧＲは、半導体層５０の裏面Ｓ４の反対側である主面Ｓ３側に設けられた第１ガードリングＧＲ１と、半導体層８０において半導体層５０と向かい合う主面Ｓ５側に設けられた第２ガードリングＧＲ２と、半導体層５０の主面Ｓ３と裏面Ｓ４との間を貫通し、第１ガードリングＧＲ１と第２ガードリングＧＲ２とを接続する貫通ビア２０９Ｄと、を有する。例えば、貫通ビア２０９Ｄは、接続パッド６３Ｄ、７３Ｄと、第２ダミーパッドＰ２Ｄとを介して、第２ガードリングＧＲ２に接続している。
　これによれば、ダイシング工程でチッピングが発生しても、画素領域２Ａへのクラックの伸展をガードリング構造ＧＲで抑制することができる。チッピングの発生を抑制するために、スクライブ領域Ｒ２内に測定部２０７が配置されるラインとは別に専用のダイシングラインを設ける必要はない。したって、チッピングによる製造歩留まりの低下を抑制するとともに、半導体チップ２の理論収量の低下を抑制することが可能である。
（実施形態３の変形例）
　貫通ビア２０９Ｄは、第１ガードリングＧＲ１と第２ガードリングＧＲ２とを接続する構造であればよい。貫通ビア２０９Ｄは、必ずしも、第１ガードリングＧＲ１と第２ガードリングＧＲ２とを電気的に接続する必要はない。このため、貫通ビア２０９Ｄを構成する材料（すなわち、貫通孔に埋め込まれる材料）は、Ｃｕ等の金属に限定されず、シリコン酸化膜（ＳｉＯ２）などの絶縁膜であってもよい。
　また、上記の実施形態３では、半導体チップ２が光検出装置１であることを説明した。しかしながら、本開示の実施形態において、半導体チップ２は光検出装置１に限定されない。半導体チップ２は、光電変換素子ＰＤ（図３参照）が設けられていない半導体装置であってもよく、例えば、実施形態２で説明したように、大規模集積回路（ＬＳＩ）であってもよい。すなわち、実施形態３の技術は、ＬＳＩに適用してもよい。このような構成であっても、チッピングによる製造歩留まりの低下を抑制するとともに、ＬＳＩを含む半導体チップ２の理論収量の低下を抑制することが可能である。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２８は、図２７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等に適用され得る。具体的には、実施形態１、３で開示した光検出装置１（半導体チップ２）は、撮像部１０４０２に適用することができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、実施形態１、３で開示した光検出装置１（半導体チップ２）は、撮像部１２０３１に適用することができる。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
　前記積層部は、
　複数のチップ領域と、
　前記複数のチップ領域のうち、隣り合う一のチップ領域と他のチップ領域との間に位置するスクライブ領域とを有し、
　前記スクライブ領域は、
　前記複数のチップ領域を個片化する際に切削される予定のダイシングラインと、
　前記チップ領域の特性を測定するための測定部と、を有し、
　前記測定部は、
　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッドと、
　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッドと、
　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッドと前記第２パッドとを接続する第１貫通ビアと、を有し、
　前記積層部の厚さ方向からの平面視で、前記第１パッド及び前記第２パッドはそれぞれ前記ダイシングラインと重なり、かつ前記第１貫通ビアは前記ダイシングラインから離れている、積層基板。
（２）
　前記積層部の厚さ方向で向かい合う１対の前記第１パッド及び前記第２パッドに、前記第１貫通ビアが２つ以上配置されている、前記（１）に記載の積層基板。
（３）
　前記積層部の厚さ方向からの平面視で、前記第１パッドの形状は矩形であり、
　前記第１貫通ビアは前記矩形の４つの角部の１箇所以上に配置されている、前記（１）に記載の積層基板。
（４）
　前記積層部の厚さ方向からの平面視で、前記第１貫通ビアと前記第１パッドの外周との間の最短距離をｄ１とし、前記第１貫通ビアと前記ダイシングラインとの間の最短距離をｄ２とすると、
　ｄ１＜ｄ２である、前記（１）から（３）のいずれか１項に記載の積層基板。
（５）
　前記積層部の厚さ方向からの平面視で、前記第２パッドの形状は格子の枠状である、前記（１）から（４）のいずれか１項に記載の積層基板。
（６）
　前記積層部の厚さ方向からの平面視で、前記第１パッドよりも前記第２パッドの方が面積が小さい、前記（１）から（５）のいずれか１項に記載の積層基板。
（７）
　前記第１半導体層の前記第１面側に設けられた第１接続パッドと、
　前記第２半導体層の前記第３面側に設けられた第２接続パッドと、を有し、
　前記第１接続パッドと前記第２接続パッドとが互いに接合されており、
　前記第１貫通ビアは、前記第１接続パッド及び前記第２接続パッドを介して、前記第２パッドに接続している、前記（１）から（６）のいずれか１項に記載の積層基板。
（８）
　前記第１接続パッド及び前記第２接続パッドはそれぞれ、銅（Ｃｕ）又はＣｕ合金で構成されている、前記（７）に記載の積層基板。
（９）
　前記第１貫通ビアは、銅（Ｃｕ）又はＣｕ合金で構成されている、前記（１）から（８）のいずれか１項に記載の積層基板。
（１０）
　前記第１パッド及び前記第２パッドはそれぞれ、アルミニウム（Ａｌ）又はＡｌ合金で構成されている、前記（１）から（９）のいずれか１項に記載の積層基板。
（１１）
　前記チップ領域は、
　素子が配置される素子領域と、
　前記素子領域と前記スクライブ領域との間に位置する周辺領域とを有し、
　前記積層部は、前記周辺領域に設けられたガードリング構造を有し、
　前記ガードリング構造は、
　前記第１半導体層の前記第２面側に設けられた第１ガードリングと、
　前記第２半導体層の前記第３面側に設けられた第２ガードリングと、
　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１ガードリングと前記第２ガードリングとを接続する第２貫通ビアと、を有する前記（１）から（１０）のいずれか１項に記載の積層基板。
（１２）
　前記第１貫通ビアと前記第２貫通ビアは、互いに同一の層に設けられており、互いに同一の材料で構成されている、前記（１１）に記載の積層基板。
（１３）
　前記素子は、光電変換素子を有するセンサ素子である、前記（１１）又は（１２）に記載の積層基板。
（１４）
　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
　前記積層部は、
　チップ領域と、
　前記チップ領域の外周に位置するスクライブ領域とを有し、
　前記スクライブ領域は、
　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッド片と、
　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッド片と、
　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッド片と前記第２パッド片とを接続する第１貫通ビアと、を有し、
　前記第１パッド片及び前記第２パッド片は、前記スクライブ領域の縁端に沿って配置されており、
　前記第１貫通ビアは、前記縁端から離れた位置に配置されている、半導体装置。
（１５）
　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
　前記積層部は、
　チップ領域と、
　前記チップ領域の外周に位置するスクライブ領域とを有し、
　前記チップ領域は、
　素子が配置される素子領域と、
　前記素子領域と前記スクライブ領域との間に位置する周辺領域とを有し、
　前記積層部は、前記周辺領域に設けられたガードリング構造を有し、
　前記ガードリング構造は、
　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１ガードリングと、
　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２ガードリングと、
　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１ガードリングと前記第２ガードリングとを接続する第２貫通ビアと、を有する半導体装置。
（１６）
　前記積層部の厚さ方向からの平面視で、前記第１ガードリング、前記第２ガードリング及び前記第２貫通ビアは、前記素子領域を囲むように配置されている、前記（１５）に記載の半導体装置。
（１７）
　前記第１半導体層の前記第１面側に設けられた第１接続パッドと、
　前記第２半導体層の前記第３面側に設けられた第２接続パッドと、を有し、
　前記第１接続パッドと前記第２接続パッドとが互いに接合されており、
　前記第２貫通ビアは、前記第１接続パッド及び前記第２接続パッドを介して、前記第２ガードリングに接続している、前記（１５）又は（１６）に記載の半導体装置。
１　光検出装置
２　半導体チップ
２Ａ　画素領域
２Ｂ　周辺領域
３　画素
４　垂直駆動回路
５　カラム信号処理回路
６　水平駆動回路
７　出力回路
８　制御回路
１０　画素駆動線
１１　垂直信号線
１２　水平信号線
１３　ロジック回路
１４　ボンディングパッド
１５　読出し回路
２０、５０、８０、４１０、４５０、４８０　半導体層
２０ａ　光電変換領域
２０ｂ　分離領域
３０、４０、６０、７０、４２０、４４０、４７０、４９０　配線層
３１、４１、５５、６１、７１、４２１、４４１、４６１、４７１、４９１　絶縁膜
３２、４２、６２、７２、４２２、４６２、４９２　配線
３３、４３　接続パッド
３４、４４、７４　ビア（コンタクト）
４２Ｄ、７２Ｄ　ダミー配線
５０ａ　第１領域
５０ｂ　第２領域
５１　第１導体
５２　第２導体
６３、６３Ｄ、７３、７３Ｄ　接続パッド
６５　シリコンカバー膜
９０　集光層
９１　カラーフィルタ
９２　オンチップレンズ
１１０、３１０　第１基板部
１２０、３２０　第２基板部
１３０、３３０　第３基板部
１６３、１７３　接続パッド
２００、２００Ａ、２００Ｂ、３００、３００Ａ　積層基板
２０１、３０１　積層部
２０１ｓ、３０１ｓ　端面
２０７　測定部
２０９、２０９Ｄ、３０９　貫通ビア
２１０　導体
４３０　パシベーション膜
１０４０２　撮像部
１１０００　内視鏡手術システム
１１１００　内視鏡
１１１０１　鏡筒
１１１０２　カメラヘッド
１１１１０　術具
１１１１１　気腹チューブ
１１１１２　エネルギー処置具
１１１２０　支持アーム装置
１１１３１　術者（医師）
１１１３１　術者
１１１３２　患者
１１１３３　患者ベッド
１１２００　カート
１１２０１　カメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）
１１２０２　表示装置
１１２０３　光源装置
１１２０４　入力装置
１１２０５　処置具制御装置
１１２０６　気腹装置
１１２０７　レコーダ
１１２０８　プリンタ
１１４００　伝送ケーブル
１１４０１　レンズユニット
１１４０２　撮像部
１１４０３　駆動部
１１４０４　通信部
１１４０５　カメラヘッド制御部
１１４１１　通信部
１１４１２　画像処理部
１１４１３　制御部
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１、１２１０２、１２１０３、１２１０４、１２１０５　撮像部
１２１１１、１２１１２、１２１１３、１２１１４　撮像範囲
ＡＭＰ　増幅トランジスタ
ＢＭ　バリアメタル
ＣＣＵ１１２０１　カメラヘッド
ＤＢ　ダイシングブレード
ＦＤ　電荷蓄積領域
ＧＲ　ガードリング構造
ＧＲ１　第１ガードリング
ＧＲ２　第２ガードリング
ｈ１、ｈ１１　開口部
ｈ２　貫通孔
Ｉ　車載ネットワーク
Ｐ１　第１パッド
Ｐ１Ｄ　第１ダミーパッド
Ｐ２、Ｐ２Ａ、Ｐ２Ｂ　第２パッド
Ｐ２Ｄ　第２ダミーパッド
Ｐ３　第３パッド
Ｐ１１　第１パッド片
Ｐ２１　第２パッド片
Ｐ３１　第３パッド片
ＰＤ　光電変換素子
Ｒ１　チップ領域
Ｒ２´　（ダイシング後の）スクライブ領域、外周領域
Ｒ２　スクライブ領域
Ｒ３　ダイシングライン
ＲＳＴ　リセットトランジスタ
Ｓ１、Ｓ３、Ｓ５、Ｓ１１、Ｓ１３、Ｓ１５　主面
Ｓ２、Ｓ４、Ｓ１２、Ｓ１４　裏面
ＳＥＬ　選択トランジスタ
Ｔ１、Ｔ２、Ｔ３　トランジスタ
ＴＲ　転送トランジスタ
Ｖｄｄ　電源線
ＶＳＬ　垂直信号線

Claims (17)

  1. 　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
    　前記積層部は、
    　複数のチップ領域と、
    　前記複数のチップ領域のうち、隣り合う一のチップ領域と他のチップ領域との間に位置するスクライブ領域とを有し、
    　前記スクライブ領域は、
    　前記複数のチップ領域を個片化する際に切削される予定のダイシングラインと、
    　前記チップ領域の特性を測定するための測定部と、を有し、
    　前記測定部は、
    　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッドと、
    　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッドと、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッドと前記第２パッドとを接続する第１貫通ビアと、を有し、
    　前記積層部の厚さ方向からの平面視で、前記第１パッド及び前記第２パッドはそれぞれ前記ダイシングラインと重なり、かつ前記第１貫通ビアは前記ダイシングラインから離れている、積層基板。
  2. 　前記積層部の厚さ方向で向かい合う１対の前記第１パッド及び前記第２パッドに、前記第１貫通ビアが２つ以上配置されている、請求項１に記載の積層基板。
  3. 　前記積層部の厚さ方向からの平面視で、前記第１パッドの形状は矩形であり、
    　前記第１貫通ビアは前記矩形の４つの角部の１箇所以上に配置されている、請求項１に記載の積層基板。
  4. 　前記積層部の厚さ方向からの平面視で、前記第１貫通ビアと前記第１パッドの外周との間の最短距離をｄ１とし、前記第１貫通ビアと前記ダイシングラインとの間の最短距離をｄ２とすると、
    　ｄ１＜ｄ２である、請求項１に記載の積層基板。
  5. 　前記積層部の厚さ方向からの平面視で、前記第２パッドの形状は格子の枠状である、請求項１に記載の積層基板。
  6. 　前記積層部の厚さ方向からの平面視で、前記第１パッドよりも前記第２パッドの方が面積が小さい、請求項１に記載の積層基板。
  7. 　前記第１半導体層の前記第１面側に設けられた第１接続パッドと、
    　前記第２半導体層の前記第３面側に設けられた第２接続パッドと、を有し、
    　前記第１接続パッドと前記第２接続パッドとが互いに接合されており、
    　前記第１貫通ビアは、前記第１接続パッド及び前記第２接続パッドを介して、前記第２パッドに接続している、請求項１に記載の積層基板。
  8. 　前記第１接続パッド及び前記第２接続パッドはそれぞれ、銅（Ｃｕ）又はＣｕ合金で構成されている、請求項７に記載の積層基板。
  9. 　前記第１貫通ビアは、銅（Ｃｕ）又はＣｕ合金で構成されている、請求項１に記載の積層基板。
  10. 　前記第１パッド及び前記第２パッドはそれぞれ、アルミニウム（Ａｌ）又はＡｌ合金で構成されている、請求項１に記載の積層基板。
  11. 　前記チップ領域は、
    　素子が配置される素子領域と、
    　前記素子領域と前記スクライブ領域との間に位置する周辺領域とを有し、
    　前記積層部は、前記周辺領域に設けられたガードリング構造を有し、
    　前記ガードリング構造は、
    　前記第１半導体層の前記第２面側に設けられた第１ガードリングと、
    　前記第２半導体層の前記第３面側に設けられた第２ガードリングと、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１ガードリングと前記第２ガードリングとを接続する第２貫通ビアと、を有する請求項１に記載の積層基板。
  12. 　前記第１貫通ビアと前記第２貫通ビアは、互いに同一の層に設けられており、互いに同一の材料で構成されている、請求項１１に記載の積層基板。
  13. 　前記素子は、光電変換素子を有するセンサ素子である、請求項１１に記載の積層基板。
  14. 　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
    　前記積層部は、
    　チップ領域と、
    　前記チップ領域の外周に位置するスクライブ領域とを有し、
    　前記スクライブ領域は、
    　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１パッド片と、
    　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２パッド片と、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１パッド片と前記第２パッド片とを接続する第１貫通ビアと、を有し、
    　前記第１パッド片及び前記第２パッド片は、前記スクライブ領域の縁端に沿って配置されており、
    　前記第１貫通ビアは、前記縁端から離れた位置に配置されている、半導体装置。
  15. 　第１半導体層と、前記第１半導体層の第１面側に積層された第２半導体層と、を有する積層部を備え、
    　前記積層部は、
    　チップ領域と、
    　前記チップ領域の外周に位置するスクライブ領域とを有し、
    　前記チップ領域は、
    　素子が配置される素子領域と、
    　前記素子領域と前記スクライブ領域との間に位置する周辺領域とを有し、
    　前記積層部は、前記周辺領域に設けられたガードリング構造を有し、
    　前記ガードリング構造は、
    　前記第１半導体層の前記第１面の反対側である第２面側に設けられた第１ガードリングと、
    　前記第２半導体層において前記第１半導体層と向かい合う第３面側に設けられた第２ガードリングと、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通し、前記第１ガードリングと前記第２ガードリングとを接続する第２貫通ビアと、を有する半導体装置。
  16. 　前記積層部の厚さ方向からの平面視で、前記第１ガードリング、前記第２ガードリング及び前記第２貫通ビアは、前記素子領域を囲むように配置されている、請求項１５に記載の半導体装置。
  17. 　前記第１半導体層の前記第１面側に設けられた第１接続パッドと、
    　前記第２半導体層の前記第３面側に設けられた第２接続パッドと、を有し、
    　前記第１接続パッドと前記第２接続パッドとが互いに接合されており、
    　前記第２貫通ビアは、前記第１接続パッド及び前記第２接続パッドを介して、前記第２ガードリングに接続している、請求項１５に記載の半導体装置。
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