KR102388697B1 - 오프셋 3d 구조를 갖는 멀티-칩 패키지 - Google Patents

오프셋 3d 구조를 갖는 멀티-칩 패키지 Download PDF

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KR102388697B1
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라훌 아가왈
가브리엘 에이치. 로
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

다양한 반도체 칩 디바이스 및 이를 제조하는 방법이 개시된다. 하나의 양태에서, 제1 측부 및 대향하는 제2 측부 및 상기 제1 측부 상의 금속배선 스택(145)을 갖는 인터포저(125), 상기 금속배선 스택 상에 있고 상기 금속배선 스택 상의 유전체 층(165)에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩(25), 및 상기 제1 반도체 칩 위에 위치하고 이와 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩(40, 45)을 포함하는 재구성 반도체 칩 패키지(115)를 갖는 반도체 칩 디바이스가 제공된다.

Description

오프셋 3D 구조를 갖는 멀티-칩 패키지
종래 유형의 멀티-칩 모듈이, 다음에 BGA(ball grid array) 패키지 기판 상에 장착되는 인터포저(이른바 "2.5D") 상에 나란히 장착되는 프로세서 칩과 4개의 메모리 칩을 포함한다. 메모리 칩은 프로세서 칩의 주변부 둘레에 배열된다. 프로세서 칩 및 메모리 칩은 인터포저 상에 장착되고 각자 복수의 솔더 조인트에 의해 여기에 인터커넥트된다. 인터포저 및 패키지 기판에 복수의 전기 경로가 제공되어, 인터-칩 파워, 접지 및 신호 전파를 위한 반도체 칩에 대한 입/출력 경로와 인터포저 자체로부터의 입/출력 모두를 제공할 수 있다. 반도체 칩은 칩, 인터포저 및 솔더 조인트의 열팽창계수의 차이로 인한 차이 나는 열 팽창의 영향을 낮추기 위해 각자의 언더필 물질 층을 포함한다. 장착된 칩과 인터포저가 장착되는 패키지 기판 사이에 경로를 제공하기 위해 인터포저는 다수의 관통-실리콘 비아(TSV)로 제조된다. 많은 공정 단계를 이용해 TSV와 트레이스가 제조된다.
종래의 BGA 소켓이 많은 형태와 크기로 제공되지만, 일반적으로 다양한 산업 표준 크기 및 핀 아웃이 존재한다. 안착되면, 시간이 흐르면서 이들 표준 크기가 때때로 다수의 상이한 디바이스, 가령, 컴퓨터, 핸드헬드 디바이스 및 그 밖의 다른 전자 디바이스에서 사용된다. 종래의 BGA 소켓의 한 가지 예시가 Nvidia SMX2이다.
또 다른 종래의 멀티-칩 모듈 기술이 2D 웨이퍼-레벨 팬-아웃(또는 2D WLFO)이다. 종래의 2D WLFO 기술은 "웨이퍼 재구성(wafer reconstitution)"이라고도 불리는, 다이를 몰딩된 웨이퍼로 매립하는 것을 기반으로 한다. 몰딩된 웨이퍼는 표준 웨이퍼 레벨 공정 흐름을 통해 처리되어 최종 집적 회로 조립 구조물을 생성할 수 있다. 다이의 활성 표면이 몰드 화합물과 동일 평면 상에 있어서, 종래의 재배선 층(RDL) 공정을 이용해 전도성 구리 트레이스 및 솔더 볼 패드의 몰딩된 영역으로의 "팬-아웃"을 가능하게 한다. 종래의 3D WLFO이 2D 기술을 두 번째 패키지 기판이 2D WLFO 상에 장착되는 멀티-칩 스택으로 확장시킨다.
본 발명의 상기의 그리고 그 밖의 다른 이점이 다음의 상세한 설명을 읽고 도면을 참조한 후 자명해질 것이다.
도 1은 회로 기판 상의 종래의 소켓에 장착되는 예시적 종래의 반도체 칩 패키지의 평면도이다.
도 2는 섹션 2-2에서 취해진 도 1의 부분도이다.
도 3은 소켓에 장착된 반도체 칩 패키지의 예시적 신규한 배열의 평면도이다.
도 4는 섹션 4-4에서 취해지는 도 3의 부분도이다.
도 5는 더 높은 배율로 도시되는 도 4의 일부분이다.
도 6은 더 높은 배율로 도시되는 도 4의 또 다른 부분이다.
도 7은 인터포저의 일부 가공 및 그 상에 있는 금속배선 스택의 제조를 도시하는 부분도이다.
도 8은 도 7과 유사한 부분도이나 금속배선 스택 상으로의 반도체 칩의 예시적 장착을 도시한다.
도 9는 도 8과 유사한 부분도이나 반도체 칩을 적어도 부분적으로 감싸는 예시적 유전체 층 제조를 도시한다.
도 10은 도 9와 유사한 부분도로서 관통-유전체 비아 제조를 도시한다.
도 11은 도 10과 유사한 부분도이나 예시적 반도체 칩 및 더미 구성요소가 유전체 층 상에 장착되는 것을 도시한다.
도 12는 도 11과 유사한 부분도이나 예시적 몰딩 층 제조를 도시한다.
도 13은 도 12와 유사한 부분도이나 예시적 임시 캐리어 웨이퍼 부착 및 TSV 노출을 도시한다.
도 14는 도 13과 유사한 부분도이나 인터포저 상에서의 예시적 UBM 및 인터커넥트 제조를 도시한다.
도 15는 대안적 예시적 반도체 칩 패키지의 평면도이다.
도 16은 섹션 16-16에서 취해진 도 15의 부분도이며 칩 패키지로부터 분리된 열 확산기를 포함한다.
한 가지 종래의 멀티-칩 모듈 변형이 차후 패키지 기판 상에 장착되는 실리콘 인터포저 상에서 2.5D 배열로 나란히 위치하는 프로세서와 메모리 칩을 포함한다. 종래의 패키지 기판은 특정 유형의 BGA 소켓에 대해 맞춤구성된 풋프린트 및 핀 아웃으로 제조된다. 다시 말해, 패키지 기판의 크기 및 형태는, 소켓의 기계적 속성, 크기 등에 의해 크게 좌우된다. 주어진 멀티-칩 모듈의 성능은 종종 추가 메모리 칩을 프로세서(들) 또는 시스템-온-칩 칩과 협업하는 모듈로 포함시킴으로써 증가될 수 있다. 그러나 추가 메모리 칩을 표준 소켓 및 부속 패키지 기판을 위해 설계된 멀티-칩 모듈로 패키징하는 것이 기술적 도전 과제이다. 한 가지 종래의 솔루션이 인터포저와 패키지 모두의 크기를 단순히 증가시키는 것이다. 물론 이 기법은 거의 항상 본래 채용된 표준 소켓을 사용하는 다수의 상이한 유형의 회로 기판의 재설계 및 구성을 필요로 할 소켓의 재설계를 포함한다.
개시된 실시예는 아래 놓인 인터포저 및 패키지 기판의 물리적 풋프린트를 실질적으로 전혀 변경할 필요 없이, 큰 프로세서 또는 그 밖의 다른 유형의 집적 회로 위에 다소 더 작은 칩을 적층하고 하부 칩으로 상부 칩을 적어도 부분적으로 측방으로 겹침으로써 멀티-칩 모듈에 추가 칩을 포함시키는 문제를 해결한다. 이러한 방식으로, 기존 소켓 크기 및 설계를 이용할 능력을 보존하면서, 추가 메모리 디바이스 또는 그 밖의 다른 유형의 집적 회로가 멀티 칩 모듈로 포함될 수 있다.
본 발명의 하나의 양태에 따르면, 제1 측부 및 대향하는 제2 측부와 상기 제1 측부 상의 금속배선 패턴을 갖는 인터포저, 상기 금속배선 스택 상에 있으며 상기 금속배선 스택 상의 유전체 층에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩, 및 상기 제1 반도체 칩 위에 위치하며 이와 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩을 포함하는 재구성 반도체 칩 패키지를 갖는 반도체 칩 디바이스가 제공된다.
본 발명의 또 다른 양태에 따르면, 회로 기판 소켓 내에 장착되도록 구성된 반도체 칩 패키지 기판 및 반도체 칩 패키지 기판 상에 장착되는 재구성 반도체 칩 패키지를 포함하는 반도체 칩 패키지가 제공된다. 재구성 반도체 칩 패키지는 제1 측부 및 대향하는 제2 측부 및 상기 제1 측부 상의 금속배선 스택을 갖는 인터포저, 상기 금속배선 스택 상에 있고 상기 금속배선 스택 상의 유전체 층에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩 및 제1 반도체 칩 위에 위치하며 이와 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩을 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 칩 디바이스를 제조하는 방법이 제공된다. 방법은 제1 측부 및 대향하는 제2 측부 및 상기 제1 측부 상의 금속배선 스택을 포함하는 인터포저, 상기 금속배선 스택 상에 있으며 상기 금속배선 스택 상의 유전체 층에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩, 및 상기 제1 반도체 칩 위에 위치하며 이와 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩을 갖는 재구성 반도체 칩 패키지를 제조하는 단계를 포함한다.
이하에서 기재되는 도면에서, 동일한 요소가 둘 이상의 도면에서 등장하는 경우 도면 부호가 일반적으로 반복된다. 도면, 특히, 시스템 기판(20)의 소켓(15)에 장착되는 예시적 종래의 반도체 칩 패키지(10)의 평면도인 도 1을 참조할 수 있다. 시스템 기판(20)의 일부분만 도시되어 있음을 알아야 한다. 종래의 패키지는 차후 패키지 기판(55) 상에 장착되는 아래 놓인 인터포저(50) 상에 모두 장착되는 하나의 프로세서 칩(25) 및 4개의 메모리 칩(30, 35, 40 및 45)을 포함한다. 섹션 2-2에서 취해진 도 1의 부분도인 도 2를 참조함으로써 종래의 반도체 칩 패키지(10) 및 소켓(15)의 추가 상세사항이 이해될 수 있다. 섹션 2-2의 위치 때문에, 반도체 칩(25) 및 반도체 칩(35 및 45)이 아래 놓인 인터포저(50), 패키지 기판(55), 소켓(15) 및 시스템 기판(20)과 함께 섹션에서 나타난다. 이러한 도시된 종래의 배열에서, 소켓(15)은 특정 풋프린트 또는 영역을 갖는 BGA 소켓일 수 있고 패키지 기판(55)은 소켓(15)의 풋프린트 내에 들어 맞도록 크기가 정해진다. 종래의 패키지(10)는 4개의 메모리 칩(30, 35, 40 및 45)을 2.5D 배열로만 이용하며 칩(30, 35, 40 및 45)과 칩(25) 간 전기적 경로를 제공하기 위해 인터포저(50)를 사용한다. 인터포저(50)는 실리콘 기판으로 구성되며 일반적으로 솔더 볼 또는 범프인 복수의 인터커넥트(60), 범프(60)로부터 칩(35 및 40)의 각자의 솔더 범프(70) 및 반도체 칩(25)의 추가 솔더 범프(75)까지 연결하도록 설계된 복수의 관통-기판 전도체 또는 비아(65)를 제공 받는다. 칩(25) 및 칩(30, 35, 40 및 45)이, 상당한 노력 및 비용이 들지라도, 시간이 흐르면 변경될 수 있는 특정 크기 및 풋프린트를 가진다. 패키지 기판(55)은 이 예시적 종래의 배열의 경우 솔더 볼인 복수의 인터커넥트(80)를 더 포함한다.
반도체 칩 디바이스(90)의 새로운 예시적 배열이 도 3 및 4를 참조함으로써 이해될 수 있다. 도 3은, 시스템 기판(20)의 앞서 언급된 소켓(15) 내에 위치하는 예시적 새로운 반도체 칩 디바이스(90)를 도시하는 것을 제외하고는 도 1과 유사한 평면도이며 도 4는 섹션 4-4에서 취해진 도 3의 부분도이다. 섹션 4-4의 위치 때문에, 재구성 패키지(115)의 칩(40 및 45), 더미 구성요소(110) 및 칩(25)이 섹션에서 나타난다. 여기서, 칩 디바이스(90)는 (바로 설명될 이유로 점선으로 나타난) 반도체 칩(25)뿐 아니라 재구성 패키지(115)로 함께 연결되는 반도체 칩(30, 35, 40 및 45) 및 둘 이상의 추가 칩(95 및 100) 및 선택적 더미 구성요소(105 및 110)까지 포함한다. 그 후 재구성 패키지(115)는, 패키지 기판(120) 또는 그 밖의 다른 것일 수 있는 아래 놓인 회로 기판(120) 상에 장착된다. 회로 기판(120)은 소켓(15)의 풋프린트에 대응하는 풋프린트를 갖도록 구성되는 것이 바람직하다. 그러나 재구성 패키지(115)를 이용함으로써, 4개의 메모리 칩(30, 35, 40 및 45) 이상, 즉, 칩(30, 35, 40 및 45)에 추가로 칩(95 및 100)이 칩(25)과 함께, 도 1 및 2에 나타난 종래의 패키지(10)와 동일한 패키지 풋프린트로 그룹지어질 수 있다. 앞서 간략하게 언급된 바와 같이, 칩(25)은 재구성 패키지(115)에서 칩(30, 35, 40, 45, 95 및 100) 아래에 위치하고 도 3에서 완벽히 가시적이지 않기 때문에 점선으로 나타나지만, 물론 도 4의 섹션에서는 가시적이다. 칩(25)을 칩(30, 35, 40, 45, 95 및 100) 아래에 위치시키고 칩(30, 35, 40, 45, 95 및 100)을 칩(25)과 적어도 부분적으로 측방으로 겹치게 함으로써, 패키지에 대한 동일한 전체 풋프린트내에서 추가 메모리 칩(95 및 100)이 칩(25)과 그룹지어질 수 있다. 여기서 칩(30, 35, 40, 45, 95 및 100)이 6개고 칩(25)의 주변부 주위에 대칭으로 배열된다. 그러나 그 밖의 다른 개수 및 대칭 또는 비대칭 배열이 가능하다.
도 4에 도시된 바와 같이, 재구성 패키지(115)는 실리콘, 게르마늄, 실리콘-온-절연체(silicon-on-insulator) 또는 그 밖의 다른 인터포저 물질로 구성된 인터포저(125)를 포함한다. 솔더 덤프, 볼 또는 그 밖의 다른 유형의 인터커넥트 구조물일 수 있는 복수의 I/O(130)에 의해, 인터포저(125)는 회로 기판(120)과 전기적으로 인터페이싱한다. 응력 제거(stress relief)를 제공하기 위해, 인터포저(125)의 하부 표면이 폴리벤즈옥사졸로 구성된 폴리머 층(135)을 포함할 수 있지만, 그 밖의 다른 폴리머 물질, 가령, 벤조시클로부텐, 고온 또는 저온 폴리이미드 또는 그 밖의 다른 폴리머가 사용될 수 있다. 복수의 관통 기판 비아(TSV)(140)가 인터포저(125) 내에 형성되고 I/O(130)로 전기적으로 연결된다. UBM(underbump metallization)(142)이 TSV(140)의 하부 단부 상에 형성되는 것이 바람직하다. UBM(142)은 솔더 접착, 장벽 및 유전 접착 속성을 제공하는 다양한 금속으로 구성될 수 있다. 한 가지 배열이 Ti-W 및 구리의 장벽/접착 층, 뒤 따르는 구리 층, 니켈 층 및 또 다른 구리 층을 포함하여 솔더와 인터페이싱한다. 금속배선 스택(145)이 인터포저(125) 상에 형성되고 전도체 트레이스(150) 및 전도성 비아(155)의 하나 이상의 층으로 구성된다. 다양한 트레이스(150) 및 비아(155)가 플라스마 강화되거나 되지 않은 CVD로 증착된 실리콘 옥사이드 또는 그 밖의 다른 유형의 유전체 물질로 구성된 복수의 유전체 층(157) 사이에 배치된다. 반도체 칩(25)이 금속배선 스택(145) 상에 장착되고, 이하에서 더 상세히 기재될 옥사이드 하이브리드 본딩 공정에 의해, 이의 인터커넥트 부분(160)이 금속배선 스택(145)의 유전체 중 일분에만 본딩될 뿐 아니라 전도체 트레이스(150)의 일부에도 본딩된다.
반도체 칩(25, 30, 35, 40, 45, 95 및 100)은 다양한 집적 회로 중 임의의 것일 수 있다. 비제한적 예를 들면, 마이크로프로세서, 그래픽 처리 장치, 메모리 디바이스, 주문형 집적 회로 등의 양태를 결합한 애플리케이션 처리 장치가 있다. 한 가지 배열에서, 반도체 칩(25)은 프로세서일 수 있고 반도체 칩(30, 35, 40, 45, 95 및 100)은 메모리 칩, 가령, DRAM, SRAM 등일 수 있다. 회로 기판(120)은 유기 또는 세리믹일 수 있고 단일 또는 그 이상일 수 있으며, 일반적으로 멀티층일 수 있다. 변형예가 패키지 기판, 시스템 기판, 도터 기판(daughter board), 회로 카드 등을 포함한다.
반도체 칩(25)은, 바람직하게는 저온 PECVD 또는 또 다른 적절한 공정에 의해 증착되는 실리콘 옥사이드로 구성되는 유전체 층(165)으로 감싸인다. 관통 유전체 비아(TDV: through dielectric via)(170)가 유전체 필름(165) 내에 형성되고 금속배선 스택(145)의 트레이스(150) 중 일부와 전기적으로 연결되며 칩(40 및 45)의 각자의 I/O(175 및 180)와도 연결된다. I/O(175 및 180)와 관통 유전체 비아(170) 간 야금 연결(metallurgical connection)의 추가 상세사항이 다음 도면과 함께 기재될 것이다. 반도체 칩(40 및 45)과 유전체 필름(165) 간 갭이 잘 알려진 폴리머 언더필 물질일 수 있는 언더필(185)로 충전될 수 있다. 더미 구성요소(110)는 실리콘, 게르마늄 또는 그 밖의 다른 유형의 반도체 또는 심지어 유전체 물질의 기판일 수 있으며 칩(25) 및 재구성 패키지(115)의 그 밖의 다른 구성요소 밖으로 열을 전도시키기 위한 열 전달 애비뉴로서 역할 한다. 접착제, 옥사이드-옥사이드 본딩, 또는 그 밖의 다른 유형의 접합 기법에 의해, 더미 구성요소(110)는 유전체 필름(165)에 고정될 수 있다. 마지막으로, 칩(40 및 45) 및 더미 구성요소(110)는, 칩(40, 45) 및 더미 구성요소(110)의 상부 표면과 수직으로 대략 접하는 몰딩 층(188)으로 적어도 부분적으로 감싸인다. 예시적 배열에서 몰딩 층(188)을 위한 물질(들)이 약 165℃의 몰딩 온도를 가질 수 있다. 두 가지 상업적 변형예가 Sumitomo EME-G750 및 G760이다.
도시된 솔더 볼(190), 선택사항으로서, 핀 그리드 어레이 또는 랜드 그리드 어레이에 의해, 회로 기판(120)은 소켓(15)과 전기적으로 인터페이싱할 수 있으며, 심지어 그 밖의 다른 유형의 기판-소켓 간 연결이 사용될 수 있다. 실제로, 그 밖의 다른 배열에서, 무소켓 연결(socketless connection)이 사용될 수 있다. 솔더 볼(190), I/O(130) 및 I/O(175 및 180)가 솔더 구조물, 전도성 필라 또는 이 둘의 조합일 수 있다. 공지된 솔더 조성, 가령, 주석-은, 주석-은-구리 등이 사용될 수 있다. TSV(140), 트레이스(150), 비아(155) 및 TDV(170)(및 임의의 관련된 개시된 전도체, 가령, 필라 및 패드)가 다양한 전도체 물질, 가령, 구리, 알루미늄, 은, 금, 백금, 팔라듐 등으로 구성될 수 있다.
도 4에서 점선 사각형(195)의 위치를 유의할 수 있다. 점선 사각형(195)의 부분이 도 5에서 더 확대되어 도시될 것이다. 또한 도 4에서 점선 사각형(200)의 위치를 유의할 수 있다. 점선 사각형(200)에 의해 둘러 싸이는 도 4의 부분이 도 6에서 더 확대되어 도시될 것이다.
앞서 바로 언급된 도 5를 살펴보면, 점선 사각형(195)에 의해 둘러 싸이는 도 4의 일부분이 나타난다. 앞서 언급된 바와 같이, 무범프 옥사이드 하이브리드 본딩 기법에 의해, 반도체 칩(25)의 인터커넥트 부분(160)이 금속배선 스택(145)에 접합된다. 이와 관련하여, 반도체 칩(25)과 금속배선 스택(145) 간 인터커넥트(202)가 금속배선 스택(145)의 본드 패드(205)와 칩(25)의 본드 패드(210) 간 금속 본딩으로 구성된다. 인터커넥트(202)는 무범프이며 다수 중 하나이다. 본드 패드(150)는 트레이스(150)에 연결되거나 그 밖의 다른 방식으로 이의 일부분이다. 덧붙여, 절연 본딩 층(215)이 칩(25)을 금속배선 스택(145)에 접합시키고 반도체 칩(45)의 유리 층(217), 가령, SiOx 및 금속배선 스택(145)의 또 다른 유리 층(219), 가령, 실리콘 옥시니트라이드로 구성된다. 본드 패드(205)가 유리 층(219) 내에 위치하며 본드 패드(210)가 유리 층(217) 내에 위치한다. 본드 패드(205) 및 본드 패드(210)가 어닐 공정(anneal process)에 의해 야금 본딩된다. 이와 관련하여, 반도체 칩(25)이 금속배선 스택(145) 상으로 가져가지거나 그 밖의 다른 방식으로 위치되어, 유리 층(217)이 유리 실리콘 옥시니트라이드 층(219) 상에 또는 이와 매우 가깝게 위치하거나 본드 패드(210)가 본드 패드(205) 상에 또는 이와 매우 가깝게 위치하게 된다. 그런 다음, 이들 구조물을 물리 접촉하게 만들어 칩(25) 및 금속배선 스택(145)이 냉각되고 본드 패드(210 및 205)가 열적으로 수축된 후에도 지속되는 야금 본드를 형성하게 하는 본드 패드(210 및 205)의 열 팽창을 발생시키는 어닐 공정이 수행된다. 구리가 이 금속 본딩 공정에서 성과가 좋지만 그 밖의 다른 전도체가 사용될 수 있다. 유리 층(217)과 유리 층(219) 사이에 옥사이드/옥시니트라이드 본드가 또한 형성된다.
TDV(170)와 칩(40 및 45) 간 전기적 연결의 추가 상세사항이, 앞서 언급된 바와 같이, 점선 사각형(200)에 의해 둘러싸이는 도 4의 일부분인 도 6을 참조함으로써 이해될 수 있다. TDV(170) 중 하나 및 유전체 층(165)의 일부분이 도시된다. 전도성 필라(225)가 TDV(170) 중 하나 상에 그리고 이와 옴 접합하여 형성되고 실리콘 옥사이드 또는 그 밖의 다른 물질로 구성된 유전체 필름(230) 너머 수직으로 상향으로 돌출된다. 유전체 필름(230)은 전도성 필라(225)를 수용하도록 형성된 적절한 개구부(235)를 포함한다. 적절한 마스크(도시되지 않음)를 관통하는 개구부(235)로 물질을 도금하거나, 필요에 따라 물질 증착 및 리소그래피 패터닝에 의해, 전도성 필라(225)가 형성되는 것이 바람직하다. 칩(45)의 I/O(175)가 솔더 범프 또는 마이크로 범프이며, 콘택트 및 솔더 리플로우에 의해 전도성 필라(225)로 야금 연결된 것이 바람직하다. 선택사항으로서, I/O(175)는 필요에 따라 열 본딩 또는 솔더 캡에 의해 전도성 필라(225)에 접합되는 또 다른 전도성 필라일 수 있다. 앞서 언급된 바와 같이, 모세관 기법을 이용해 언더필(185)이 칩(45)과 유전체 층(165) 사이에 증착되어 CTE 오정합의 문제를 완화시킬 수 있다. 선택사항으로서, 몰딩된 언더필이 사용될 수 있다.
그 상에 금속배선 스택(145)이 제조된 후의 인터포저(125)를 도시하는 부분도인 도 7을 먼저 참조하여 도 7, 8, 9, 10, 11, 12, 13 및 14를 참조함으로써, 재구성 패키지(115)를 제조하기 위한 예시적 공정 흐름이 이해될 수 있다. 이는, 재구성 패키지(115)가 최종적으로 싱귤레이션 대상이 되는 재구성 웨이퍼(도시되지 않음)의 일부인 웨이퍼 레벨 공정인 것이 바람직하지만, 반드시 그럴 필요는 없다. TSV(140)가 제조되었지만 인터포저(125)가 TSV(140)를 노출시키기 위한 후면(240)의 박막화 공정을 겪지 않았음에 유의해야 한다. 공지된 물질 증착 및 패터닝 공정을 이용해 전도성 트레이스(150), 비아(155) 및 하나 이상의 인터레벨 유전체 필름(157)을 확립함으로써 금속배선 스택(145)이 구성될 수 있다. 적절한 마스킹 및 에칭에 의해, TSV(140)는 인터포저(125) 내에 형성된 대응하는 개구부(245) 내에 형성될 수 있다. TSV(140)는 공지된 도금 또는 스퍼터링 또는 그 밖의 다른 물질 증착 공정에 의해 형성될 수 있으며 본 명세서에서 개시된 전도체 물질로 구성될 수 있다. 경우에 따라, 벌크 전도체 물질의 증착 또는 그 밖의 다른 배치 전에, 하나 이상의 장벽 필름이 개구부(245) 내에 증착될 수 있다. 장벽, 가령, 티타늄 니트라이드 등이 사용될 수 있다.
다음으로 도 8에 도시된 바와 같이, 칩(25)의 인터커넥트 부분(160) 및 앞서 도 5와 관련하여 기재된 공정을 포함하는 하이브리드 옥사이드 본딩 공정에 의해, 반도체 칩(25)은 금속배선 스택(145) 상에 장착된다. 인터포저(125)는 이 시점에서 비박막화된 상태이다. 다음으로 도 9에 도시된 바와 같이, 유전체 층(165)은 금속배선 스택(145) 상에 형성되고 이 시점에서 반도체 칩(25)을 감싼다. TDV(170)의 후속 제조를 예상하여 복수의 개구부(250)가 유전체 필름(165) 내에 형성된다. 도 10에 도시된 바와 같이, 적절한 마스킹 및 지향성 건식 에칭을 이용해 TDV(170)가 유전체 필름(165)의 개구부(250) 내에 형성된다. TDV(170)의 형성이 앞서 기재된 TSV(140)의 형성과 매우 유사할 수 있다. 이와 관련하여, 개구부(250), 하나 이상의 장벽 층, 가령, 티타늄 니트라이드, Ti-W 등의 제조 후에, 먼저 구리 시드 층이 도포되고 그 다음에 구리 벌크 층이 도포되는 2-단계 도금 공정이 뒤 따를 수 있다. 물론, 그 밖의 다른 전도체 물질이 사용되는 경우 이들 물질에 적절한 대응하는 공정이 사용되어야 한다. 앞서 언급된 바와 같이, TDV(170)가 금속배선 스택(145)의 트레이스(150) 중 일부와 옴 접합되어 형성된다. 이 시점에서, 인터포저(125)는 아직 TSV(140)를 노출시키기 위한 박막화 공정을 거치지 않았다.
다음으로 도 11에서 도시된 바와 같이, 더미 구성요소(110) 및 반도체 칩(40 및 45)이 유전체 층(165) 상에 장착된다. 앞서 언급된 바와 같이, 더미 구성요소(110)는 접착제, 옥사이드 본드 또는 그 밖의 다른 접합 기법에 의해 부착될 수 있다. 유전체 필름(165)으로의 칩(40 및 45)의 연결이 앞서 도시되고 도 6과 관련하여 기재된 야금 본드의 형성을 수반하여, 칩(40 및 45)의 I/O(175 및 180)가 각각의 TDV(170)로 야금 연결되게 할 수 있다. 칩(40 및 45)(그리고 도 3에 도시된 칩(30, 35, 95 및 100))이 아래 놓인 칩(25)과 측방으로 원하는 만큼 겹치도록 위치된다. 언더필(185)은 모세관 작용에 의해 분배되거나, 차후 증착되는 몰딩 물질 층에 의해 제공될 수 있다. 다음으로 도 12에 도시된 바와 같이, 몰딩 층(188)은 유전체 필름(165) 상에 몰딩되고 칩(40 및 45) 및 더미 구성요소(110)를 적어도 부분적으로 둘러싼다. 물론, 몰딩 물질(188)은 도 12에서 보이는 칩(40 및 45) 및 더미 구성요소(110)를 부분적으로 둘러쌀 뿐만 아니라 도 3에 도시된 또 다른 칩(30, 35, 95, 100) 및 그 밖의 다른 더미 구성요소(105)까지 둘러 쌈이 이해되어야 한다. 칩(40 및 45) 및 더미 구성요소(110)의 상부 표면을 노출시켜, 다른 이유들 중에서도, 열 확산기(도시되지 않음)가 칩(40, 45) 및 더미 구성요소(110) 및 도 3에 도시된 더미 구성요소(105) 상에 장착되고 이들과 열 접촉하게 하기 위해 몰딩 층(188) 상에서 차후의 연마 공정이 수행된다. 이 스테이지에서 인터포저(125)는 아직 박막화 공정을 겪지 않았음을 알아야 한다.
다음으로 도 13에 도시된 바와 같이, 임시 캐리어 웨이퍼(255)가 몰딩 층(188)에 장착되어, TSV(140)를 노출시키기 위해 필요한 인터포저(125)의 박막화를 위한 구조적 지지를 제공할 수 있다. 캐리어 웨이퍼(255)는 실리콘, 그 바의 다른 반도체, 다양한 유리로 구성될 수 있으며 열 또는 빛에 의해 활성화되는 접착제 또는 차후 분리될 수 있는 양면 테이프에 의해 몰딩 층(188)에 연결될 수 있다. 인터포저(125)의 박막화 및 TSV(140)의 노출 후, 공지된 스핀 증착 및 베이킹 기법을 이용해 폴리머 층(135)이 도포될 수 있다. 폴리머 층(135)은 감광성 물질로 구성될 수 있어서 UBM(142) 및 여기로의 I/O(130)의 연결부의 다음 제조를 촉진시키기 위해 적절한 개구부가 그 내에 리소그래피 패터닝될 수 있다. 이 시점에서, 재구성 패키지(115)가 회로 기판(120) 상에 배치되고 I/O(130)의 야금 리플로우에 의해 상기 회로 기판으로 장착될 수 있다.
앞서 도시된 배열에서, 더미 구성요소(105 및 110)는 아래 놓인 반도체 칩(25)으로부터 선택사항적 열 확산기(도시되지 않음)로의 열 경로를 제공한다. 그러나 더미 구성요소(105 및 110)가 제거될 수 있고 그 밖의 다른 구조물에 의해 열 경로가 여전히 제공된다. 이와 관련하여, 도 15는 도 3과 유사한 평면도를 도시하며 도 16은 일부 눈에 띄는 예외는 있으나 일반적으로 앞서 기재된 바와 같이 회로 기판(120) 상에 차후 장착되는 재구성 패키지(115) 상에 모두 장착되는 앞서 언급된 반도체 칩(25) 및 칩(30, 35, 40, 45, 95 및 100)을 포함하는 또 다른 예시적 반도체 칩 디바이스(90')의, 상기의 도 4에서 도시된 섹션 4-4과 본질적으로 동일한 섹션 위치인 섹션 16-16에서 취해진 도 15의 부분도를 도시한다. 창(window)(260)이 재구성 패키지(115)의 최상부 내에 형성되어 반도체 칩(25)의 일부분을 노출시킬 수 있다. 반도체 칩(25)의 외곽선이 여전히 모호하며 따라서 점선으로 나타난다. 더미 구성요소(110 및 115)가 앞서 언급된 몰딩 층(188)인 때 제거된다. 반도체 칩(25)과의 열 경로를 확립하기 위해, 리드(lid) 또는 열 확산기(265)가 회로 기판(120) 상에 장착되고 반도체 칩(40 및 45) 사이에서 재구성 패키지(115)의 유전체 필름(165) 내에 형성되는 창(260)을 통해 하향으로 돌출되는 열 전달 표면(270)을 제공 받아, 반도체 칩(25)의 후면과의 열 접촉을 확립할 수 있다. 리드(265)가 다양한 공지된 열 확산기 물질, 가령, 니켈-자켓 구리, 구리, 알루미늄, 또는 그 밖의 다른 물질로 구성될 수 있다. 필요에 따라 적절한 접착제 또는 심지어 솔더에 의해, 리드(265)는 패키지 기판(20)의 주변 립(275)에 고정될 수 있다.
본 발명은 다양한 수정 및 대안 형태를 가질 수 있지만, 특정 실시예가 도면에서 예시로서 도시되고 본 명세서에서 상세히 기재되었다. 그러나 본 발명은 개시된 특정 형태로 한정되려는 의도가 없음이 자명할 것이다. 오히려, 본 발명은 이하의 청구범위에 의해 규정되는 본 발명의 사상 및 범위 내에서 모든 수정예, 균등예 및 대안예를 포함한다.

Claims (20)

  1. 반도체 칩 디바이스로서,
    상기 반도체 칩 디바이스는 재구성 반도체 칩 패키지(115)를 포함하고,
    상기 재구성 반도체 칩 패키지(115)는,
    제1 측부 및 대향하는 제2 측부 및 상기 제1 측부 상의 금속배선 스택(145)을 갖는 인터포저(125)와, 여기서 상기 금속배선 스택(145)은 복수의 유전체 층(157) 사이에 배치되는 전도체 트레이스(150) 및 전도성 비아(155)의 하나 이상의 층을 가지며;
    상기 금속배선 스택(145) 상에 있고 상기 금속배선 스택(145) 상의 무기 유전체 층(165)에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩(25)과, 여기서 상기 무기 유전체 층(165)은, 상기 제1 반도체 칩(25)과 열 접촉하기 위해 열 확산기(265)의 일부분이 상기 무기 유전체 층(165)의 내부에 위치하도록 구성된 개구부(260)를 포함하며;
    상기 제1 반도체 칩(25)과 상기 금속배선 스택(145) 사이에 위치하고 상기 제1 반도체 칩(25)과 상기 금속배선 스택(145)을 전기적으로 연결하는 복수의 인터커넥트(160)와; 그리고
    상기 제1 반도체 칩(25) 위에 위치하며 상기 제1 반도체 칩(25)과 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩(40, 45)을 포함하는,
    반도체 칩 디바이스.
  2. 제1항에 있어서, 회로 기판을 포함하며, 상기 재구성 반도체 칩 패키지는 상기 회로 기판 상에 장착되는, 반도체 칩 디바이스.
  3. 제2항에 있어서, 상기 회로 기판은 반도체 칩 패키지 기판을 포함하는, 반도체 칩 디바이스.
  4. 제1항에 있어서, 상기 무기 유전체 층 상에 위치하는 적어도 하나의 더미 구성요소를 포함하는, 반도체 칩 디바이스.
  5. 제1항에 있어서, 복수의 반도체 칩을 적어도 부분적으로 감싸는 몰딩 층을 포함하는, 반도체 칩 디바이스.
  6. 제1항에 있어서, 상기 복수의 인터커넥트의 각각의 인터커넥트는 상기 제1 반도체 칩의 본드 패드 및 상기 제1 반도체 칩의 본드 패드에 본딩되고 직접 접촉하는 상기 금속배선 스택의 본드 패드를 포함하는 무범프 인터커넥트를 포함하며, 상기 반도체 칩 디바이스는 상기 제1 반도체 칩을 상기 금속배선 스택으로 물리 연결하는 절연 본딩 층을 더 포함하는, 반도체 칩 디바이스.
  7. 제1항에 있어서, 상기 인터포저는 복수의 관통-기판 비아를 포함하고 무기 유전체 층은 복수의 관통-유전체 비아를 포함하는, 반도체 칩 디바이스.
  8. 반도체 칩 패키지로서,
    상기 반도체 칩 패키지는,
    회로 기판 소켓 내에 장착되도록 구성된 반도체 칩 패키지 기판과; 그리고
    상기 반도체 칩 패키지 기판 상에 장착되는 재구성 반도체 칩 패키지(115)를 포함하고,
    상기 재구성 반도체 칩 패키지(115)는,
    제1 측부 및 대향하는 제2 측부 및 상기 제1 측부 상의 금속배선 스택(145)을 갖는 인터포저(125)와, 여기서 상기 금속배선 스택(145)은 복수의 유전체 층(157) 사이에 배치되는 전도체 트레이스(150) 및 전도성 비아(155)의 하나 이상의 층을 가지며;
    상기 금속배선 스택(145) 상에 있고 상기 금속배선 스택(145) 상의 무기 유전체 층(165)에 의해 적어도 부분적으로 감싸이는 제1 반도체 칩(25)과, 여기서 상기 무기 유전체 층(165)은, 상기 제1 반도체 칩(25)과 열 접촉하기 위해 열 확산기(265)의 일부분이 상기 무기 유전체 층(165)의 내부에 위치하도록 구성된 개구부(260)를 포함하며;
    상기 제1 반도체 칩(25)과 상기 금속배선 스택(145) 사이에 위치하고 상기 제1 반도체 칩(25)과 상기 금속배선 스택(145)을 전기적으로 연결하는 복수의 인터커넥트(160)와; 그리고
    상기 제1 반도체 칩(25) 위에 위치하며 상기 제1 반도체 칩(25)과 적어도 부분적으로 측방으로 겹쳐지는 복수의 반도체 칩(40, 45)을 포함하는,
    반도체 칩 패키지.
  9. 제8항에 있어서, 상기 회로 기판 소켓은 볼 그리드 어레이(BGA) 소켓이고 반도체 칩 패키지는 BGA를 포함하는, 반도체 칩 패키지.
  10. 제8항에 있어서, 상기 무기 유전체 층 상에 위치하는 적어도 하나의 더미 구성요소를 포함하는, 반도체 칩 패키지.
  11. 제8항에 있어서, 복수의 반도체 칩을 적어도 부분적으로 감싸는 몰딩 층을 포함하는, 반도체 칩 패키지.
  12. 제8항에 있어서, 상기 복수의 인터커넥트의 각각의 인터커넥트는 상기 제1 반도체 칩의 본드 패드 및 상기 제1 반도체 칩의 본드 패드에 본딩되며 직접 접촉하는 상기 금속배선 스택의 본드 패드를 포함하는 무범프 인터커넥트를 포함하며, 상기 반도체 칩 패키지는 상기 제1 반도체 칩을 상기 금속배선 스택에 물리 연결하는 절연 본딩 층을 포함하는, 반도체 칩 패키지.
  13. 제8항에 있어서, 상기 인터포저는 복수의 관통-기판 비아를 포함하며 무기 유전체 층은 복수의 관통-유전 비아를 포함하는, 반도체 칩 패키지.
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