JP7121137B2 - オフセット三次元構造を有するマルチチップパッケージ - Google Patents

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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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Description

従来型のマルチチップモジュールは、プロセッサチップと、インターポーザ上に並んで取り付けられた４つのメモリチップと、を含み（いわゆる「２．５Ｄ」）、このインターポーザは、ボールグリッドアレイ（ＢＧＡ）パッケージ基板上に取り付けられている。メモリチップは、プロセッサチップの周辺に配置されている。プロセッサチップ及びメモリチップは、インターポーザ上に取り付けられており、それぞれ複数のはんだ接合によって相互接続されている。インターポーザ及びパッケージ基板は、複数の電気経路を備えており、チップ間電力、接地、信号伝達と、インターポーザ自体からの入出力と、の両方のための入出力経路を半導体チップに提供する。半導体チップは、それぞれのアンダーフィル材料層を含み、チップ、インターポーザ及びはんだ接合の熱膨張係数の差による熱膨脹差の影響を低減する。インターポーザは、多数のシリコン貫通ビア（ＴＳＶ）を用いて製造されており、取り付けられたチップと、インターポーザが取り付けられたパッケージ基板との間の経路を提供する。ＴＳＶ及びトレースは、多数の処理ステップを用いて製造される。
従来のＢＧＡソケットには、多くの形状及びサイズがあるが、通常、様々な業界標準のサイズ及びピンアウト（pin outs）がある。一旦定められると、これらの標準サイズは、時には、コンピュータ、携帯用デバイス及び他の電子デバイス等の多数の異なるデバイスにおいて、長い期間に亘って使用される。従来のＢＧＡソケットの１つの例は、Ｎｖｉｄｉａ ＳＭＸ２である。
別の従来のマルチチップモジュール技術は、２Ｄウェハレベルファンアウト（又は、２Ｄ ＷＬＦＯ）である。従来の２Ｄ ＷＬＦＯ技術は、成形されたウェハにダイを埋め込むことに基づいており、「ウェハ再構成」とも呼ばれている。成形されたウェハは、標準ウェハレベル処理フローを介して処理され、最終的な集積回路アセンブリ構造を形成する。ダイのアクティブ面（active surface）は、モールド化合物と同一平面上にあり、従来のリディストリビューション層（ＲＤＬ）処理を使用して、導電性銅トレース及びはんだボールパッドを成形領域内に「ファンアウト（fan-out）」することができる。従来の３Ｄ ＷＬＦＯは、２Ｄ技術を、第２のパッケージ基板が２Ｄ ＷＬＦＯ上に取り付けられるマルチチップスタッキングに拡張する。
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照することによって明らかになるであろう。
回路基板上の従来のソケットに取り付けられた例示的な従来の半導体チップパッケージの平面図である。 断面２－２で得られる図１の断面図である。 ソケットに取り付けられた半導体チップパッケージの例示的な新規な構成の平面図である。 断面４－４で得られる図３の断面図である。 図４の一部の拡大図である。 図４の別の部分の拡大図である。 インターポーザ及びその上のメタライゼーションスタックの製造のいくつかの処理を示す断面図である。 図７と同様であるが、メタライゼーションスタックへの半導体チップの例示的な取り付けを示す断面図である。 図８と同様であるが、半導体チップを少なくとも部分的に収容する例示的な誘電体層の製造を示す断面図である。 誘電体貫通ビアの製造を示す図９と同様の断面図である。 図１０と同様であるが、例示的な半導体チップ及び誘電層上に取り付けられたダミー部品を示す断面図である。 図１１と同様であるが、例示的な成形層の製造を示す断面図である。 図１２と同様であるが、例示的な一時的なキャリヤウェハの取り付け及びＴＳＶ露出を示す断面図である。 図１３と同様であるが、インターポーザ上の例示的なＵＢＭ及び相互接続の製造を示す断面図である。 別の例示的な半導体チップパッケージの平面図である。 断面１６－１６で得られる図１５の断面図であり、チップパッケージから分解されたヒートスプレッダを含む断面図である。
１つの従来のマルチチップモジュールの変形は、シリコンインターポーザ上に２．５Ｄ構成で並ぶプロセッサ及びメモリチップを含み、シリコンインターポーザが、パッケージ基板上に取り付けられている。従来のパッケージ基板は、特定のタイプのＢＧＡソケットに合わせて調整されたフットプリント及びピンアウトで製造される。言い換えれば、パッケージ基板のサイズ及び形状は、大部分が、ソケットの機械的特性、サイズ等によって決められている。所定のマルチチップモジュールの性能は、多くの場合、追加のメモリチップを、プロセッサ（複数可）又はシステムオンチップのチップと協働するモジュールに組み込むことによって向上させることができる。しかしながら、追加のメモリチップを、標準ソケット及び付随するパッケージ基板のために設計されたマルチチップモジュールに実装することは、技術的課題である。従来の解決策の１つは、インターポーザ及びパッケージの両方のサイズを単に大きくすることである。勿論、この技術は、ソケットの再設計を含むことが殆どであり、本来採用されている標準ソケットを使用する異なるタイプの回路基板の多数の再設計及び構成を必要とする。
開示された実施形態は、追加のチップをマルチチップモジュールに組み込むという問題を、いくらか小型のチップを大きいプロセッサ又は他のタイプの集積回路上に積み重ねて、下にあるインターポーザ及びパッケージ基板の物理フットプリントを実質的に変更することなく、上側のチップを下側のチップに少なくとも部分的に横方向に重ねることによって解決する。このようにして、既存のソケットサイズ及びデザインを使用する能力を維持しながら、追加のメモリデバイス又は他のタイプの集積回路をマルチチップモジュールに組み込むことができる。
本発明の一態様によれば、第１の側部と第２の反対側の側部と第１の側部上のメタライゼーションスタックとを有するインターポーザと、メタライゼーションスタック上の第１の半導体チップであって、メタライゼーションスタック上の誘電層によって少なくとも部分的に覆われた第１の半導体チップと、第１の半導体チップ上に配置され、第１の半導体チップと少なくとも部分的に横方向に重なる複数の半導体チップと、を含む、再構成された半導体チップパッケージを有する半導体チップデバイスが提供される。
本発明の別の態様によれば、回路基板ソケットに取り付けられるように構成された半導体チップパッケージ基板と、半導体チップパッケージ基板に取り付けられた再構成された半導体チップパッケージと、を含む、半導体チップパッケージが提供される。再構成された半導体チップパッケージは、第１の側部と第２の反対側の側部と第１の側部上のメタライゼーションスタックとを有するインターポーザと、メタライゼーションスタック上の第１の半導体チップであって、メタライゼーションスタック上の誘電層によって少なくとも部分的に覆われた第１の半導体チップと、第１の半導体チップ上に配置され、第１の半導体チップと少なくとも部分的に横方向に重なる複数の半導体チップと、を含む。
本発明の別の態様によれば、半導体チップデバイスを製造する方法が提供される。方法は、第１の側部と第２の反対側の側部と第１の側部上のメタライゼーションスタックとを含むインターポーザと、メタライゼーションスタック上の第１の半導体チップであって、メタライゼーションスタック上の誘電層によって少なくとも部分的に覆われた第１の半導体チップと、第１の半導体チップ上に配置され、第１の半導体チップと少なくとも部分的に横方向に重なる複数の半導体チップと、を有する、再構成された半導体チップパッケージを製造することを含む。
以下に説明する図面において、同じ要素が２つ以上の図に示されている場合には、符号が通常繰り返される。図面、特に図１を参照すると、システムボード２０のソケット１５に取り付けられた例示的な従来の半導体チップパッケージ１０の平面図が示されている。システムボード２０の一部のみが示されていることに留意されたい。従来のパッケージは、プロセッサチップ２５と、４つのメモリチップ３０，３５，４０，４５と、を含み、これら全ては、下にあるインターポーザ５０に取り付けられており、次に、パッケージ基板５５上に取り付けられている。従来の半導体チップパッケージ１０及びソケット１５のさらなる詳細は、断面２－２で得られる図１の断面図である図２も参照することによって理解することができる。断面２－２の位置のために、半導体チップ２５及び半導体チップ３５，４５は、下にあるインターポーザ５０、パッケージ基板５５、ソケット１５及びシステムボード２０に加えて断面に示されている点に留意されたい。この例示的な従来の構成では、ソケット１５は、特定のフットプリント又は領域を有するＢＧＡソケットとすることができ、パッケージ基板５５は、ソケット１５のフットプリント内に適合するようなサイズに設定されている。従来のパッケージ１０は、４つのメモリチップ３０，３５，４０，４５を２．５Ｄ構成で使用し、インターポーザ５０を用いて、チップ３０，３５，４０，４５とチップ２５との間に電気経路を提供するだけである。インターポーザ５０は、シリコン基板で構成されており、複数の相互接続部６０が設けられている。複数の相互接続部６０は、典型的には、バンプ６０からチップ３５，４０の各々のはんだバンプ７０及び半導体チップ２５の追加のはんだバンプ７５まで接続するように設計された、はんだボール又はバンプ及び複数の基板貫通導体又はビア６５である。チップ２５及びチップ３０，３５，４０，４５は、かなりの労力及び費用を要するが、経時的に変化可能な特定のサイズ及びフットプリントを有する。パッケージ基板５５は、例示的な従来の構成におけるはんだボールである、複数の相互接続部８０をさらに含む。
半導体チップデバイス９０の新規の構成例は、図３及び図４を参照することによって理解することができる。図３は、図１と同様の平面図であるが、上述したシステムボード２０のソケット１５に配置された例示的な新規の半導体チップデバイス９０を示しており、図４は、断面４－４で得られる図３の断面図である。断面４－４の位置のために、チップ４０，４５、ダミー部品１１０及び再構成されたパッケージ１１５のチップ２５が断面に示されている点に留意されたい。ここで、チップデバイス９０は、半導体チップ２５（後述する理由のために破線で示されている）と、半導体チップ３０，３５，４０，４５と、２つ以上の追加チップ９５，１００と、再構成されたパッケージ１１５内で結合されたオプションのダミー部品１０５，１１０と、を含む。再構成されたパッケージ１１５は、次に、下側の回路基板１２０に取り付けられ、回路基板１２０は、パッケージ基板１２０又は他のものであってもよい。回路基板１２０は、好ましくは、ソケット１５のフットプリントに対応するフットプリントを有するように構成されている。しかしながら、再構成されたパッケージ１１５を用いることによって、４つのメモリチップ３０，３５，４０，４５のみよりも多く（すなわち、チップ３０，３５，４０，４５に加えてチップ９５，１００）、チップ２５と共にグループ化することができるが、図１及び図２に示す従来のパッケージ１０と同じパッケージフットプリントとすることができる。上述したように、チップ２５は、点線で示されているが、その理由は、チップ２５が、再構成されたパッケージ１１５においてチップ３０，３５，４０，４５，９５，１００の下側に配置されており、したがって、図３では厳密には見えないが、図４の断面では見えるからである。チップ２５をチップ３０，３５，４０，４５，９５，１００の下側に配置し、チップ３０，３５，４０，４５，９５，１００をチップ２５と横方向に少なくとも部分的に重ねることによって、追加メモリチップ９５，１００を、パッケージの同じ全体的なフットプリントでチップ２５とグループ化することができることに留意されたい。ここで、チップ３０，３５，４０，４５，９５，１００は、６つであり、チップ２５の周辺に対称に配置されている。しかしながら、他の数や、対称又は非対称の配置も可能である。
図４に示すように、再構成されたパッケージ１１５は、シリコン、ゲルマニウム、シリコンオンインシュレータ又は他のインターポーザ材料から構成されたインターポーザ１２５を含む。インターポーザ１２５は、複数のＩ／Ｏ１３０を介して回路基板１２０と電気的に接続され、複数のＩ／Ｏ１３０は、はんだバンプ、ボール又は他のタイプの相互接続構造であってもよい。応力緩和を提供するために、インターポーザ１２５の下面は、ポリベンゾオキサゾールから構成されたポリマー層１３５を含むことができるが、他のポリマー材料（例えば、ベンゾシクロブテン、高温若しくは低温域ポリイミド、又は、他のポリマー等）を用いることもできる。複数の基板貫通ビア（ＴＳＶ）１４０は、インターポーザ１２５内に形成されており、Ｉ／Ｏ１３０に電気的に接続されている。アンダーバンプメタライゼーション（ＵＢＭ）１４２は、好ましくは、ＴＳＶ１４０の下端に形成されている。ＵＢＭ１４２は、はんだ接着性、バリア性及び誘電接着性を提供する様々な金属で構成することができる。１つの構成は、Ｔｉ－Ｗと銅とのバリア／接着層を含み、それに銅層、ニッケル層及び別の銅層が続き、はんだとインタフェースする。メタライゼーションスタック１４５は、インターポーザ１２５上に形成されており、導体トレース１５０及び導電ビア１５５の１つ以上の層から構成されている。様々なトレース１５０及びビア１５５は、プラズマ強化の有無に関わらずＣＶＤによって堆積された酸化シリコン又は他のタイプの誘電材料から構成された複数の誘電層１５７に挿入されている。半導体チップ２５は、メタライゼーションスタック１４５上に取り付けられ、その相互接続部分１６０は、メタライゼーションスタック１４５の誘電体の一部だけでなく、後述する酸化物ハイブリッド結合プロセスによって導体トレース１５０の一部にも結合される。
半導体チップ２５，３０，３５，４０，４５，９５，１００は、様々な集積回路のうち何れのものであってもよい。例示的な非網羅的なリストには、マイクロプロセッサ、グラフィックス処理ユニット、両方の態様を組み合わせたアプリケーション処理ユニット、メモリデバイス、アプリケーション統合特定回路（application integrated specific circuit）等が含まれる。一構成では、半導体チップ２５は、プロセッサとすることができ、半導体チップ３０，３５，４０，４５，９５，１００は、ＤＲＡＭ、ＳＲＡＭ又は他のメモリチップとすることができる。回路基板１２０は、有機体又はセラミックであってもよく、単一又はより一般的には多層であってもよい。バリエーションとしては、パッケージ基板、システムボード、ドーターボード、回路カード等が含まれる。
半導体チップ２５は、好ましくは低温ＰＥＣＶＤ又は他の適切なプロセスによって堆積された酸化シリコンから構成された誘電層１６５に収容されている。誘電体貫通ビア（ＴＤＶ）１７０は、誘電体膜１６５内に形成されており、メタライゼーションスタック１４５のトレース１５０のいくつか、及び、チップ４０，４５の各々のＩ／Ｏ１７５，１８０に電気的に接続されている。Ｉ／Ｏ１７５，１８０と誘電貫通ビア１７０との間の冶金学的接続のさらなる詳細は、以降の図を参照して説明する。半導体チップ４０，４５と誘電体膜１６５との間のギャップは、周知のポリマーアンダーフィル材料とすることができるアンダーフィル１８５で充填することができる。ダミー部品１１０は、シリコン、ゲルマニウム若しくは他のタイプの半導体又は誘電材料の基板であってもよく、再構成されたパッケージ１１５のチップ２５及び他の部品から熱を伝導するための熱伝導経路として機能する。ダミー部品１１０は、接着剤、酸化物－酸化物結合又は他のタイプの接合技術によって誘電体膜１６５に固着することができる。最終的に、チップ４０，４５及びダミー部品１１０は、チップ４０，４５及びダミー部品１１０の上面とほぼ垂直方向に隣接する成形層１８８に少なくとも部分的に覆われている。例示的な構成では、成形層１８８の材料（複数可）は、約１６５℃の成形温度を有することができる。２つの市販のバリエーションとしては、住友ＥＭＥ－Ｇ７５０及びＧ７６０がある。
回路基板１２０は、図示したはんだボール１９０を介してソケット１５と電気的にインタフェースすることができ、オプションで、ピングリッドアレイ若しくはランドグリッドアレイ、又は、他のタイプのボードからソケットへの接続を使用することができる。実際、他の構成では、ソケットレス接続を用いることができる。はんだボール１９０、Ｉ／Ｏ１３０及びＩ／Ｏ１７５，１８０は、はんだ構造、導電性ピラー、又は、２つの組み合せとすることができる。スズ－銀、スズ－銀－銅等の周知のはんだ組成物を使用することができる。ＴＳＶ１４０、トレース１５０、ビア１５５、ＴＤＶ１７０（及び、ピラーやパッド等の関連する開示された導体）は、様々な導体材料（例えば、銅、アルミニウム、銀、金、プラチナ、パラジウム等）で構成することができる。
図４の破線の長方形１９５の位置に留意されたい。破線の長方形１９５の部分は、図５においてより大きい倍率で示されている。図４の破線の長方形２００の位置にも留意されたい。破線の長方形２００によって囲まれた図４の一部は、図６においてより大きい倍率で示されている。
ここで図５に着目すると、述べたように、破線の長方形１９５によって囲まれた図４の一部である。上記のように、半導体チップ２５の相互接続部分１６０は、バンプレス酸化物ハイブリッド結合技術によって、メタライゼーションスタック１４５に接合されている。これに関して、半導体チップ２５とメタライゼーションスタック１４５との間の相互接続部２０２は、メタライゼーションスタック１４５の結合パッド２０５とチップ２５の結合パッド２１０との間の冶金学的結合から構成されている。相互接続部２０２はバンプレスであり、多くのうちの１つである。結合パッド１５０は、トレース１５０に接続されているか、トレース１５０の一部である。また、絶縁結合層２１５は、チップ２５をメタライゼーションスタック１４５に結合し、半導体チップ４５のガラス層２１７（例えば、ＳｉＯｘ）及びメタライゼーションスタック１４５の別のガラス層２１９（例えば、酸窒化シリコン）から構成されている。結合パッド２０５は、ガラス層２１９に配置されており、結合パッド２１０は、ガラス層２１７に配置されている。結合パッド２０５及び結合パッド２１０は、アニール処理によって冶金学的に結合される。これに関して、半導体チップ２５は、ガラス層２１７がガラス酸窒化シリコン層２１９上又は非常に近接し、結合パッド２１０が結合パッド２０５上又は非常に近接するように、メタライゼーションスタック１４５に降ろされるか配置される。その後、アニール処理が実行され、結合パッド２１０，２０５の一時的な熱膨張が生じ、これらの構造を物理的に接触させ、チップ２５及びメタライゼーションスタック１４５が冷却され、結合パッド２１０，２０５が熱的に収縮した後でさえも持続する冶金学的結合を形成させる。銅は、この金属結合プロセスにおいて良好に機能するが、他の導体を用いることができる。また、ガラス層２１７とガラス層２１９との間には、酸化物／酸窒化物結合が形成される。
ＴＤＶ１７０とチップ４０，４５との間の電気的接続のさらなる詳細は、図６を参照することによって理解することができ、図６は、上述したように、破線の長方形２００によって囲まれた図４の一部である。１つのＴＤＶ１７０の部分及び誘電層１６５が示されていることに留意されたい。導電性ピラー２２５は、１つのＴＤＶ１７０上に形成されてオーミック接触し、酸化シリコン又は他の材料から構成された誘電体膜２３０を越えて垂直上方に突出している。誘電体膜２３０は、導電性ピラー２２５を収容するためにその内部に形成された適切な開口２３５を含む。導電性ピラー２２５は、適切なマスク（図示省略）を介して開口２３５内に材料をめっきすることによって、又は、必要に応じて、材料堆積及びリソグラフィパターニングによって、有利に形成される。チップ４５のＩ／Ｏ１７５は、好ましくは、はんだバンプ又はマイクロバンプであり、接点及びはんだリフローによって導電性ピラー２２５に冶金学的に接続される。オプションで、Ｉ／Ｏ１７５は、必要に応じて、熱結合又ははんだキャップによって導電性ピラー２２５に接合される別の導電性ピラーとすることができる。上述したように、アンダーフィル１８５は、毛細管技術を用いてチップ４５と誘電層１６５との間に堆積され、ＣＴＥ不整合の問題を軽減する。オプションで、成形されたアンダーフィルを用いることができる。
再構成されたパッケージ１１５を製造するための例示的なプロセスフローは、図７、図８、図９、図１０、図１１、図１２、図１３及び図１４を参照することによって理解することができ、図７は、上部にメタライゼーションスタック１４５を製造した後のインターポーザ１２５を示す断面図である。これは、必ずしも必要ではないが、再構成されたパッケージ１１５が、最終的に単一化される再構成されたウェハ（図示省略）の一部である、ウェハレベルプロセスであることが好ましい。ＴＳＶ１４０は、製造されているが、インターポーザ１２５は、裏側２４０でＴＳＶ１４０を露出するための薄化プロセスを受けていないことに留意されたい。メタライゼーションスタック１４５は、周知の材料堆積及びパターニングプロセスを用いて構成され、導電トレース１５０、ビア１５５及び１つ以上の層間誘電体膜１５７を設置することができる。ＴＳＶ１４０は、適切なマスキング及びエッチングによって、インターポーザ１２５内に形成された対応する開口２４５内に形成することができる。ＴＳＶ１４０は、周知のめっき若しくはスパッタリング又は他の材料堆積プロセスによって形成することができ、本明細書の他の箇所で開示された導体材料で構成することができる。必要に応じて、１つ以上のバリア膜を、バルク導体材料の堆積又は配置の前に開口２４５内に堆積することができる。窒化チタン等のバリアを使用することができる。
次に、図８に示すように、半導体チップ２５を、チップ２５の相互接続部分１６０を含むハイブリッド酸化物結合プロセスと、図５を参照して説明したプロセスとによって、メタライゼーションスタック１４５上に取り付ける。インターポーザ１２５は、この時点では、薄化されていない。次に、図９に示すように、誘電層１６５を、メタライゼーションスタック１４５上に形成し、この時点で半導体チップ２５を覆う。複数の開口２５０が、ＴＤＶ１７０の次の製造に備えて、誘電体膜１６５に形成される。図１０に示すように、ＴＤＶ１７０は、適切なマスキング及び方向性ドライエッチングを用いて誘電体膜１６５の開口２５０に形成される。ＴＤＶ１７０の形成は、上述したＴＳＶ１４０の形成と非常に類似したものとすることができる。この点に関して、開口２５０の製造後に、１つ以上のバリア層（例えば窒化チタン、Ｔｉ－Ｗ等）に続いて、最初に銅シード層、次に銅のバルク層の塗布を含む２ステップのめっきプロセスを行うことができる。勿論、他の導体材料が用いられる場合には、これらの材料に適切な対応するプロセスが用いられるべきである。上述したように、ＴＤＶ１７０は、メタライゼーションスタック１４５のトレース１５０のいくつかとのオーミック接触で形成されている。この時点で、インターポーザ１２５は、ＴＳＶ１４０を露出するための薄化プロセスを未だ受けていない。
次に、図１１に示すように、ダミー部品１１０及び半導体チップ４０，４５を、誘電層１６５上に取り付ける。上述したように、ダミー部品１１０は、接着剤、酸化物結合又は他のタイプの接合技術によって取り付けることができる。チップ４０，４５の誘電体膜１６５への接続は、上述し、図６を参照して説明したように、チップ４０，４５のＩ／Ｏ１７５，１８０が各々のＴＤＶ１７０に冶金学的に接続するように、上述した冶金学的結合を形成することを伴う。チップ４０，４５（及び、図３に示すチップ３０，３５，９５，１００）は、下側のチップ２５と所望の横方向の重なりを有するように配置される。アンダーフィル１８５は、毛細管作用によって分配されてもよいし、その後に堆積される成形材料層によって設けられてもよい。次に、図１２に示すように、成形層１８８を誘電体膜１６５上に成形し、チップ４０，４５及びダミー部品１１０を少なくとも部分的に覆う。勿論、成形材料１８８は、図１２に示すチップ４０，４５及びダミー部品１１０を部分的に覆うだけではなく、図３に示す他のチップ３０，３５，９５，１００及び他のダミー部品１０５も覆うことを理解されたい。その後、成形層１８８に研削プロセスを実行して、チップ４０，４５及びダミー部品１１０の上面を露出させ、ヒートスプレッダ（図示省略）を、図３に示すチップ４０，４５、ダミー部品１１０及びダミー部品１０５上に熱接触して取り付けることを可能にする。なお、この段階では、インターポーザ１２５は、未だ薄化プロセスを受けていない。
次に、図１３に示すように、一時的なキャリヤウェハ２５５を成形層１８８に取り付けて、インターポーザ１２５のＴＳＶ１４０を露出するのに必要なインターポーザ１２５の薄型化のための構造的支持体を提供する。キャリヤウェハ２５５は、シリコン、他の半導体、種々のガラスから構成することができ、熱又は光で活性化された接着剤によって、又は、後で外すことができる両面テープによってでも、成形層１８８に接続することができる。インターポーザ１２５の薄型化及びＴＳＶ１４０の露出後に、ポリマー層１３５を、周知のスピン堆積及びベーキング技術を用いて塗布することができる。ポリマー層１３５は、感光性材料を用いて構成することができ、その結果、次のＵＢＭ１４２の製造及びこれに対するＩ／Ｏ１３０の接続を容易にするために、適切な開口をリソグラフィによってパターン化することができる。この時点で、再構成されたパッケージ１１５は、回路基板１２０上の配置及びＩ／Ｏ１３０の冶金学的リフローによって、回路基板１２０に取り付けられる。
前述の例示的な構成において、ダミー部品１０５，１１０は、下側の半導体チップ２５から任意のヒートスプレッダ（図示省略）への熱経路を提供する。しかしながら、ダミー部品１０５，１１０を除去することができ、熱経路を他の構造で提供することができる。これに関して、図１５は、図３と同様の平面図を示し、図１６は、別の例示的な半導体チップ装置９０’の、上述した図４に示す断面４－４と実質的に同じ断面位置である断面１６－１６で得られる、図１５の断面図を示している。半導体チップ装置９０’は、上述した半導体チップ２５とチップ３０，３５，４０，４５，９５，１００とを全て再構成されたパッケージ１１５上に取り付け、次に、いくつかの顕著な例外を除いて、上記で概して説明したように、回路基板１２０上に取り付けられる。ウィンドウ２６０は、再構成されたパッケージ１１５の最上部に形成され、半導体チップ２５の一部を露出させる。半導体チップ２５の輪郭は未だ隠されており、したがって、破線で示されていることに留意されたい。ダミー部品１１０，１１５は、上述した成形層１８８と同様に除去される。半導体チップ２５との熱経路を設置するために、蓋又はヒートスプレッダ２６５を回路基板１２０に取り付けることができ、半導体チップ４０，４５の間に、再構成されたパッケージ１１５の誘電体膜１６５に形成されたウィンドウ２６０を介して下方に突出して半導体チップ２５の裏側と熱接触する伝熱面２７０を設けることができる。蓋２６５は、様々な周知のヒートスプレッダ材料（例えば、ニッケルジャケット付き銅、銅、アルミニウム又は他の材料）で構成することができる。蓋２６５は、必要に応じて適切な接着剤によって又ははんだによって、周辺リップ２７５においてパッケージ基板２０に固着することができる。
本発明は、様々な修正及び代替形態を受け入れることができるが、特定の実施形態が図面において例として示されおり、本明細書において詳細に説明されている。しかしながら、本発明は、開示された特定の形態に限定されることを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全ての修正、均等物及び代替物を包含するものである。

Claims (12)

  1. 第１の面と、前記第１の面と反対側の第２の面と、前記第１の面上のメタライゼーションスタックであって、複数の誘電体層に導体トレース及び導電ビアの１つ以上の層を挿入したメタライゼーションスタックと、を有するインターポーザと、前記メタライゼーションスタック上の第１の半導体チップであって、前記メタライゼーションスタック上の無機誘電層によって少なくとも部分的に覆われた第１の半導体チップと、前記第１の半導体チップと前記メタライゼーションスタックとの間に配置された複数の相互接続部であって、前記第１の半導体チップと前記メタライゼーションスタックとに電気的に接続する複数の相互接続部と、前記第１の半導体チップ上に配置された複数の半導体チップであって、前記第１の半導体チップと少なくとも部分的に重なる複数の半導体チップと、を含み、前記無機誘電層が前記第１の半導体チップと前記複数の半導体チップとの間に配置されている、再構成された半導体チップパッケージを備える、
    半導体チップデバイス。
  2. 回路基板を備え、前記再構成された半導体チップパッケージが前記回路基板上に取り付けられている、
    請求項１の半導体チップデバイス。
  3. 前記回路基板は、半導体チップパッケージ基板を備える、
    請求項２の半導体チップデバイス。
  4. 前記無機誘電層に配置された少なくとも１つのダミー部品を備える、
    請求項１の半導体チップデバイス。
  5. 前記複数の半導体チップを少なくとも部分的に覆う成形層を備える、
    請求項１の半導体チップデバイス。
  6. 前記複数の相互接続部の各々は、前記第１の半導体チップのボンドパッドと、前記第１の半導体チップのボンドパッドに接合され、前記第１の半導体チップのボンドパッドに直接接触する前記メタライゼーションスタックのボンドパッドと、を含むバンプレス相互接続部を備え、前記半導体チップデバイスは、前記第１の半導体チップを前記メタライゼーションスタックに物理的に接続する絶縁結合層をさらに備える、
    請求項１の半導体チップデバイス。
  7. 前記インターポーザは、複数の基板貫通ビアを備え、前記無機誘電層は、複数の誘電体貫通ビアを備える、
    請求項１の半導体チップデバイス。
  8. 回路基板ソケットに取り付けるように構成された半導体チップパッケージ基板と、
    前記半導体チップパッケージ基板上に取り付けられた、再構成された半導体チップパッケージと、を備え、
    前記再構成された半導体チップパッケージは、
    第１の面と、前記第１の面と反対側の第２の面と、前記第１の面上のメタライゼーションスタックであって、複数の誘電体層に導体トレース及び導電ビアの１つ以上の層を挿入したメタライゼーションスタックと、を有するインターポーザと、前記メタライゼーションスタック上の第１の半導体チップであって、前記メタライゼーションスタック上の無機誘電層によって少なくとも部分的に覆われた第１の半導体チップと、前記第１の半導体チップと前記メタライゼーションスタックとの間に配置された複数の相互接続部であって、前記第１の半導体チップと前記メタライゼーションスタックとに電気的に接続する複数の相互接続部と、前記第１の半導体チップ上に配置された複数の半導体チップであって、前記第１の半導体チップと少なくとも部分的に重なる複数の半導体チップと、を含み、前記無機誘電層が前記第１の半導体チップと前記複数の半導体チップとの間に配置されている、
    半導体チップパッケージ。
  9. 前記回路基板ソケットは、ボールグリッドアレイ（ＢＧＡ）ソケットであり、前記半導体チップパッケージは、ＢＧＡを含む、
    請求項８の半導体チップパッケージ。
  10. 前記無機誘電層に配置された少なくとも１つのダミー部品を備える、
    請求項８の半導体チップパッケージ。
  11. 前記複数の半導体チップを少なくとも部分的に覆う成形層を備える、
    請求項８の半導体チップパッケージ。
  12. 前記複数の相互接続部の各々は、前記第１の半導体チップのボンドパッドと、前記第１の半導体チップのボンドパッドに接合され、前記第１の半導体チップのボンドパッドに直接接触する前記メタライゼーションスタックのボンドパッドと、を含むバンプレス相互接続部を備え、前記半導体チップパッケージは、前記第１の半導体チップを前記メタライゼーションスタックに物理的に接続する絶縁結合層をさらに備える、
    請求項８の半導体チップパッケージ。
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