JP2017504223A - スタックされた集積回路パッケージに集積されたパッシブコンポーネント - Google Patents

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    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

スタック型集積回路パッケージに集積されたパッシブコンポーネントを説明する。一実施形態では、装置は、基板と、基板上にあり基板に結合された第１のダイであって、基板に結合し電力を受け取る電源回路を含む第１のダイと、処理コアを有し、第１のダイ上にあり第１のダイに結合された第２のダイであって、処理コアに電力を供給する電源回路に結合された第２のダイと、第１のダイに取り付けられ、電源回路に結合されたパッシブデバイスとを有する、装置。

Description

この説明は、スタックされたプロセッサパッケージにおけるパッシブコンポーネント集積の分野に関し、具体的には電源供給用コンポーネントの集積に関する。
ハイパワープロセッサパッケージは、数がより多い処理コアやタイプが異なる処理コアを有するように進歩している。これらのコアは、外部電源からの電源供給を必要とする。多くの場合、集積電圧レギュレータが処理コアの一部としてダイに含まれている。電圧レギュレータは、インダクタやキャパシタなどの大型のパッシブコンポーネントを必要とし、これらは外部に配置される。より多くのコアが使われると、より多くの外部パッシブコンポーネントが必要となる。
他の例では、電圧レギュレータは、別の、（Ｉ／Ｏ、メモリコントローラ、電力制御ユニットなどの）非コア回路を有するダイにあり、そのダイがプロセッサコアと、各コア用電圧レギュレータとスタックされる。これにより、マイクロプロセッサコアを有するダイにより大きな空間が得られ、電源回路をコア処理回路から絶縁できる。しかし、電圧レギュレータ用の大型パッシブインダクタ及びキャパシタは、ビア、接続バンプ、その他の手段により到達される外部に配置される。パッシブコンポーネントは、高速デジタル回路及び高密度相互接続グリッドから絶縁されると、高いＱ値（Ｑ ｆａｃｔｏｒ）を示す。パッシブコンポーネントは、処理ダイや電圧レギュレータダイのコンポーネントと比較して大型化されても、高いＱ値を示す。また、パッシブコンポーネントは、コア処理回路の近くに配置されたときに、より良い性能を示す。
本発明の実施形態は、添付した図面の実施例によって説明するが、本発明を限定するものではない。図中、同じ参照数字は同じ要素を指す。
一実施形態による第１と第２のダイの電源供給コンポーネントを有する３次元スタックされたフェイスツーバックパッケージ（ｆａｃｅ ｔｏ ｂａｃｋ ｐａｃｋａｇｅ）を示す横断面図である。 一実施形態による別のスタックされたフェイスツーバックパッケージを示す横断面図である。 一実施形態によるスタックされたフェイスツーフェイスパッケージを示す横断面図である。 一実施形態による別のスタックされたフェイスツーフェイスパッケージを示す横断面図である。 一実施形態によるダイの凹部（ｒｅｃｅｓｓ）に形成された磁性コアインダクタを示す横断面図である。 一実施形態による斜めの側壁を有するダイの凹部（ｒｅｃｅｓｓ）に形成された磁性コアインダクタを示す横断面図である。 一実施形態によるダイの細孔（ｐｏｒｅｓ）に形成された磁性コアインダクタを示す横断面図である。 一実施形態による基板にマウントされた、スタックされたフェイスツーバックパッケージを示す横断面図である。 一実施形態によるパッシブコンポーネントを有するパッケージを組み込むコンピューティングデバイスを示すブロック図である。
実施形態では、磁性材料を有するインダクタ（磁性コアインダクタ（ＭＣＩ）としても知られる）が３次元スタックされたプロセッサの下部（非コア）ダイに集積される。スタックされたプロセッサは、ＦＩＶＲ（Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）をダイに組み込むのに特に適しているトポロジーである。非コアダイは、入出力回路、メモリコントローラ、電力制御ユニットなどの非コア回路を含む。幾つかの実施形態では、上部（コア）ダイ上のマルチレイヤＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタの替わりに、又はそれに加えて、下部（非コア）ダイの後側に高密度キャパシタを含んでいてもよい。このアプローチにより、パッケージが要するレイヤが少なくなり、デザイン上の制約が少なくなるので、パッケージデザインが単純になる。また、このアプローチにより、パッケージ上に、有効ＶＩＮ（Ｉｎｐｕｔ Ｖｏｌｔａｇｅ）デカップリングキャパシタのためのより多くの空間が開ける。下部（非コア）ダイは、インダクタの追加によりより複雑になるが、ＦＩＶＲ回路とパッケージ中のインダクタとの間の下部ダイを通る接続を無くすことにより単純化される。
磁性コアインダクタは、非コア（下部）ダイの後側又は前側のどちらに組み込まれてもよい。これにより、ＦＩＶＲ出力が上部又は下部ダイからパッケージに戻り、パッケージ中でインダクタを接続することを回避する。これは、非コア（下部）ダイ上の接続バンプ数も減少させる。下部ダイ上のＭＣＩは、パッケージ中のＡＣＩと比較して、インダクタンス密度が２０乃至３０倍高く、体積及び厚さが大幅に小さい。ＦＩＶＲが下部ダイに配置され上部ダイのコアに電力供給するデザインの場合、インダクタのロケーションとしてベストなのは同じボトムダイである。高密度３次元ＭＩＭキャパシタとプレーナＭＩＭキャパシタは、上部ダイにマルチレイヤＭＩＭキャパシタを形成するコストと複雑性を回避するため、ボトム（非コア）ダイの後又は前に追加してもよい。また、ＭＣＩをＦＩＶＲと同じダイに含めることにより、ＦＩＶＲはパッケージアセンブリとは独立してテストしてもよい。
図１は、３次元スタックされたサーバコンフィギュレーションパッケージ１０２を示す横断面図である。パッケージ基板１０４、すなわち直接的に又はソケットにより回路基板に結合される基板がある。基板は、セラミック、シリコン、ビルトインレイヤ（ｂｕｉｌｄ−ｕｐ ｌａｙｅｒｓ）、その他の任意の材料で形成され、基板の上面１３２、１３６及び底面１３０、１３４に接続パッドを提供し、また上面及び底面と基板上又はその中の回路コンポーネントとの間の接続ルート（ｃｏｎｎｅｃｔｉｏｎ ｒｏｕｔｉｎｇ）を提供する。 非コアダイ１０６は基板に接続され、基板上に配置される。コアダイ１０８は非コアダイに結合され、非コアダイ上に配置される。非コアダイは、一般的にはコアダイに対して電源管理、入出力シグナリング、その他の機能を提供する。ここでは下側のダイを非コアダイ（ｕｎｃｏｒｅ ｄｉｅ）と呼ぶが、同様の機能を果たす他のタイプの支援ダイ（ｓｕｐｐｏｒｔｉｎｇ ｄｉｅ）を用いてもよく、そのダイは異なる名称で呼ばれてもよい。非コアダイは、例えば、システムオンチップ（ＳＯＣ）において用いられる処理リソース、無線、増幅器、その他のタイプの回路を含んでいてもよい。
コアダイは、ダイに組み込まれた一以上の処理コアを用いて高速計算及び処理機能を提供する。コアダイは、回路１２２が基板に向くように取り付けられ、これによりヒートシンク１２４をコアダイの背面に取り付けられる。異なる機能に対して最適化された異なるタイプのコアが合っても良く、これは汎用計算、デジタル信号処理、グラフィックス処理のコアを含む。ダイの具体的な機能は異なるアプリケーションに合うように適合されてもよい。より多くのコアダイ（ｃｏｒｅｓ ｄｉｅｓ）があっても良いし、非コアダイ上に、メモリ、入出力シグナリング、コ・プロセッシングなどの別のダイがあっても良い。
非コア（下側）ダイ中の各ランディングスロット（図示せず）上に、すぐ上に配置されたコアに電力供給するＦＩＶＲブロック（図示せず）がある。非コアダイ自体に電力供給するＦＩＶＲブロックもある。ここに説明する手法は、電力供給されるコンポーネントに関わらず、ＦＩＶＲコンポーネントの集積ＬＣフィルタコンポーネントに適用できる。また、ここにおける説明は全体的にＦＩＶＲに関するものであるが、説明される構造と手法は他のタイプの電圧レギュレータや電圧コンバータに適合されてもよい。電圧レギュレータは、スイッチング電圧レギュレータ（一般的に降圧（ｂｕｃｋ ｖｏｌｔａｇｅ）レギュレータとしても知られている）、スイッチドキャパシタ電圧レギュレータ、チャージポンプ、低ドロップアウト電圧レギュレータ、リニア電圧レギュレータ、またはこれらのタイプの電圧レギュレータの組み合わせ（例えば、ハイブリッドスイッチキャパシタ結合（ｈｙｂｒｉｄ ｓｗｉｔｃｈ ｃａｐａｃｉｔｏｒ ｃｏｍｂｉｎｅｄ）など）であってもよい。これらのタイプの電圧レギュレータのすべてがインダクタを使う訳ではないが、キャパシタは、一般的には、回路スイッチングによるノイズを低減するためにすべての電圧レギュレータで使われる。パッシブデバイスの具体的な選択は、対応する電源回路に合うように適合されてもよい。用語「ＦＩＶＲ」を使用しても、特定の電圧レギュレータ回路、接続、又はコンポーネントを要することを意図したものではない。
非コアダイ１０６は、その前面が基板に面するように基板に取り付けられる。これにより、ダイの前面の回路１２０が、メイティング接続パッド（ｍａｔｉｎｇ ｃｏｎｎｅｃｔｉｏｎ ｐａｄｓ）１３２、１３６を通して基板に直接結合できる。上記の通り、この回路は、具体的なアプリケーションに応じて、電源、クロック供給、入出力、その他の回路を含んでいてもよい。コアダイは同様に非コアダイに取り付けられ、コアダイの前面が非コアダイの背面に接するようにされる。これはＦ２Ｂ（ｆｒｏｎｔ−ｔｏ−ｂａｃｋ又はｆａｃｅ−ｔｏ−ｂａｃｋ）構成と呼ぶことがある。コアダイの回路１２２は、非コアダイの背面（ｂａｃｋ ｓｉｄｅ）に直接結合され、ＴＳＶｓ （Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ） やその他の様々な手法を用いて、非コアダイの回路に接続されてもよい。
磁性コアインダクタ１１０が非コアダイの背面に集積され、高密度ＭＩＭキャパシタ１１２が上部ダイ（ｔｏｐ ｄｉｅ）に集積される。キャパシタはマルチレイヤプレーナデザインを含む異なる様々な手法を用いて形成してもよい。必ずしも回路基板上ではないが一般的には回路基板上にある外部ソースからの入力電圧ＶＩＮは、パッド１３４を通じて基板１０４に結合され、基板接続１３６を通じてＦＩＶＲなどの電圧レギュレータ回路１１４に結合されている。電圧レギュレータは、電源をＭＣＩ１１０に、そしてキャパシタ１１２を通してコアダイの少なくとも一部の電源（ｐｏｗｅｒ）に結合する。コアダイとキャパシタへの接続からの電流の戻り経路は、非コアダイと基板を通るグラウンド接続ＧＮＤ１３０に、基板を通る基板接続１３２を通してループバックされる。
電圧レギュレータ回路は、コアダイ１０８に供給される電源のパルス幅変調（ＰＷＭ）を示唆するトランジスタ１１４により表されている。幾つかの実施形態では、安定化電源は、入力電圧の制御可能なデューティサイクルを発生する一以上のスイッチングされたパワートランジスタに基づく。スイッチングパワートランジスタの動作は、トランジスタゲートを駆動する制御信号を受けるパワーレギュレーション回路（図示せず）により制御される。電源パルスが、パルス状のパワーを一定の電圧レベルにするインダクタ１１０とキャパシタ１１２に供給される。コアに合わせて他のタイプの電源を替わりに用いてもよい。
本開示は、ＦＩＶＲやその他のタイプの電圧レギュレータの場合に即して説明するが、説明の構成や実施形態は様々な異なる電源回路やシステムに、及びかかるシステムのパッシブコンポーネントに適用してもよい。電源回路１１４は、説明したような電圧レギュレータ、電圧コンバータ、またはその他のタイプの電源回路であってもよい。同様に、インダクタ１１０とキャパシタ１１２との両方を示したが、パッシブコンポーネントの数やタイプ及びそれらの上記回路との接続は、電源回路に適合するように合わせることができる。電圧レギュレータは１つだけ示したが、コアダイの各処理コアに対して一以上の電圧レギュレータがあってもよい。非コアダイ中のコンポーネントに電力供給する電圧レギュレータがあってもよい。コアダイ（ｃｏｒｅｓ ｄｉｅ）は、同じ又は異なるタイプの二以上の処理コアを有していてもよい。一実施形態では、３６個のコアがあり、１つのコアダイに、ハイスピード、ローパワー、グラフィックス、アクセラレータ及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）プロセッサが含まれる。具体的な実施に応じて、その他のコアを用いてもよい。
図１のパッケージ及びその他のいずれの実施形態も、カバー、熱拡散部、又はその他のコンポーネントを付加して終了する。あるいは、非コアダイの外周に沿ってボンディングワイヤを用いてパッケージと接続することができる。ダイは保護と安定化のためにモールディングコンポーネントで覆われていてもよい。増幅器、無線周波数コンポーネント及びデジタル信号プロセッサなどの追加的パーツをパッケージ上又はその中に追加してもよい。
図２は、別のスタック型サーバコンフィギュレーションパッケージ２０２の横断面図である。キャパシタ２１２はコアダイ２０８から非コア（ボトム）ダイ２０６の後に移動している。キャパシタはインダクタと同じスペースに形成してもよい。パッケージは、パッケージ基板２０４、または基板２０４に面し結合した非コアダイの前側の回路２２０を有する基板を有する。コアダイ２０８の前側の回路２２２は、非コアダイの後側に結合されている。
基板は、直接またはソケットを通してＶＩＮコネクタ２３４に結合している。ＶＩＮは、電圧レギュレータ２１４を通して調整され、非コアダイの後側のインダクタ２１０に供給される。このインダクタは図１のインダクタ１１０と同様に構成され配置されている。インダクタ２１０は、ここでは非コアダイの後側のキャパシタ２１２に結合され、コアダイに電源を供給し、最終的に非コアダイ２０６と基板２０４を通ってＧＮＤ接続２３０にループバックされている。非コアダイのキャパシタ２１２の配置により、コアダイの構成がさらに単純になり、非コアダイとコアダイとの間の接続がさらに単純になる。キャパシタ２１２はプレーナＭＩＭキャパシタまたは３次元ＭＩＭキャパシタであり得る。
図３は、同様に、Ｆ２Ｆ（ｆａｃｅ−ｔｏ−ｆａｃｅ）スタッキングに好適なパッケージの別の実装を示す横断面図である。この実施形態では、パッケージ３０２は、電源、ＶＩＮ、ＧＮＤ及び例えばデータと制御用のその他の外部接続を有する基板３０４を有する。非コアダイ３０６はその後側を通って基板に結合されている。基板は、シリコンビア３３８を通って、非コアダイの後側を通って、非コアダイの前側の電圧レギュレータに接続されている。あるいは、非コアダイ３０６の外周りにある回路３２０に接続されたボンディングワイヤを用いて基板に接続することもできる。非コアダイの前側はコアダイ３０８の前側に面している。２つのダイは、例えば、半田ボールグリッドやマイクロバンプ半田グリッド３４０を用いて接続されている。インダクタ３１０は、非コアダイの前側の半田バンプ間に形成され、電圧レギュレータに結合される。キャパシタ３１２は、コアダイの前側に形成され、一以上の半田ボール接続を通してインダクタに結合される。次いで、キャパシタは、処理コアを形成する、ダイの前側の回路に結合される。
この例では、第１のダイ３０６の前側は、フォトリソグラフィその他のプロセスによりダイに形成される回路３２０を含む側として特定される。同様に、第２のダイ３０８の前側は、第２のダイ上に形成された回路３２２を含む側として特定される。
インダクタ３１０は、例えばＭＣＩ（Ｍａｇｎｅｔｉｃ Ｃｏｒｅ Ｉｎｄｕｃｔｏｒｓすなわち磁性材料を含むインダクタ）などの磁性材料で形成されてもよく、キャパシタはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャップとして形成されてもよい。両方とも非コアダイの前側又は上に、トランジスタと同じ側に作成されてもよい。図３と図４の実施形態では、電圧レギュレータとインダクタ及びキャパシタとの間の電流を担うＴＳＶと比較して、ＴＳＶ３３８を通るＶＩＮの電流は少ない。電圧レギュレータの前の電源（ｐｏｗｅｒ）は、電圧がより高く、電流がより小さい。結果として、基板中にインダクタを有するシステムと比較して、ＴＳＶはより少なくてよく、ダイ間の信号が伝わる距離はより短い。ダイ間信号（ｄｉｅ−ｔｏ−ｄｉｅ ｓｉｇｎａｌ）の距離が短くなると、より低いコストで性能を改善できる。ダイ間信号のバッファリングと増幅が少なくてすみ、より多くなることがあり得るからである。
図４は、図３に示した横断面図と同様の図であり、キャパシタ４１２はコアダイ４０８の前側から、非コアダイ４０６の前側に移動されている。また、３次元高密度キャパシタが、電圧レギュレータにより用いられるため非コアダイの前側に組み込まれ、入力Ｖｃｃを電圧レギュレータに対してデカップリングするため非コアダイの後側に組み込まれ得る。
図４において、図３の同じＦ２Ｆ構成を用いている。パッケージ４０２は、基板４０４に結合されその上にある第１のダイ４０６を有する。第２のダイ４０８は、Ｆ２Ｆ構成で第１のダイに結合され、第１のダイの回路４２０が第２のダイの回路４２２に面するようになっている。第１のダイは、ＦＩＶＲなどの電圧レギュレータ４１４、その電圧レギュレータに結合された一以上のインダクタ４１０及び一以上のキャパシタ４１２を含む。インダクタとキャパシタは、第１のダイの前側に、第１と第２のダイを互いに接続する半田バンプ間に形成される。この実施形態では、図３の例のように、外部電源は、第１のダイのビア３３８を通り、第１のダイの後側を通り、基板に接続されている。別のビア３４８は、基板を通り、半田バンプを通して外部電源に接続される。結果として、電圧レギュレータと、対応する処理コアとの間の接続は短く、シリコンを通るビアはまったく必要ない。外部電源への接続は比較的長い。代替的に、ボンディングワイヤを非コアダイの外周りに沿って用いて、基板に電気的に接続することもできる。
図１ないし図４において、インダクタとキャパシタは非コアダイとコアダイとの間のギャップに配置されている。このスペースの垂直方向の高さは一般的に２つのダイの間の接続の高さにより決まる。これらの接続は、メタルマイクロバンプ接続、または半田バンプ、またはモールドスタッド（ｍｏｌｄｅｄ ｓｔｕｄｓ）、または銅・銅、金・金あるいはその他の金属もしくは導電性高分子を用いた熱音響あるいは熱圧縮ボンド、またはテープアンドリール・プロセス（ｔａｐｅ−ａｎｄ−ｒｅｅｌ ｐｒｏｃｅｓｓ）であり得る。例えば熱音響ボンディングやウェッジボンドを用いたワイヤボンドは、非コアダイを基板に接続するために用いることもできる。幾つかの実施形態では、非コアダイと基板との間のボンディングにより小さなスペースが生じ、ここには金属同士の接触はない。このスペースのアンダーフィルとして、電気的絶縁接着剤を用いてもよい。アンダーフィル（ｕｎｄｅｒｆｉｌｌ）により、機械的接続がより強くなり、熱的ブリッジが設けられ、チップの発熱の違いにより半田ジョインとストレスがかからないようにできる。また、アンダーフィルは、熱を伝えることにより、チップ間の熱膨張のミスマッチを分散させる。
インダクタとキャパシタの構成及び必要なＬ、Ｃその他の値に応じて、ＬとＣのコンポーネントの高さはマイクロバンプ接続により生じる垂直ギャップより大きいかも知れない。ＬとＬコンポーネントにより大きなスペースを提供するために、適当なダイの対応する表面に凹部（ｒｅｃｅｓｓｅｓ）を形成してもよい。ＬとＣコンポーネントはこれらの凹部中に形成または配置されてもよい。
図５は、ダイの凹部中に形成された磁性コアインダクタの一例を示す。同じアプローチをキャパシタやその他のタイプのインダクタに適用してもよい。ダイ５０２を断面図に示す。垂直壁５１２と底面５１０とを有するノッチ５０４がダイ中に切り出される。エッチング、ドリル加工、レーザー加工、その他のダイから材料を除去して凹部またはへこみを形成するプロセスにより、ノッチが凹部またはへこみとして形成される。ノッチにより、上部のダイから非コアダイ中のノッチの底面までの距離が大きくなる。パッケージ構成に応じて、下部のダイの後側又は前側でも、一以上の異なるノッチ中に、組み込まれるパッシブコンポーネントを形成してもよい。
図示したように、磁性コアインダクタ５０６はノッチ中に形成または配置される。インダクタは、磁性コア材料５１４により囲まれた銅巻き線５１６を有する。インダクタは異なるさまざまな方法で形成できる。インダクタデバイスは、ストライプインダクタ、スパイラルインダクタ、ソレノイドインダクタ、トーラスインダクタ、シリコン中にエッチングされたＶ字形グルーブに形成されたインダクタでもよいし、結合インダクタまたはトランスフォーマであってもよい。幾つかの実施形態では、磁性材料の下半分が最初にデポジションされる。その下半分の上に銅の導体が形成され、次いで上半分がデポジションされる。絶縁材料を用いて銅ワイヤを磁性材料から絶縁してもよい。インダクタは、ノッチから、非コアダイの適当なワイヤリングラインまたは半田バンプを結ぶワイヤリングライントレース（図示せず）に結合している。実装に応じて必要であれば、このワイヤリングラインにより、インダクタが一方の側の電圧レギュレータ及び他の側の一以上のキャパシタに結合され、またはその他のコンポーネントに結合され得る。
図６は、インダクタ６０８の品質係数を改善するそのインダクタの磁性材料６１４のステップカバレッジを改善するため、シリコンダイ６０２中のニッチ６０４が先細りになっている別のバリエーションを示す横断面図である。ノッチは底面６１０と側壁６１２とを有するが、この場合には側壁が、ノッチの底面に向かって先細りするように、角度をつけて形成されている。磁性コア材料６１４は、その下半分はノッチの底面と、ノッチの角度を付けた側壁に直接コア材料をデポジションすることにより形成してもよい。こうすることにより、ステップカバレッジが改善され、磁束の経路がよくなることにより、インダクタの性能が向上する。銅ワインディング６１６は、コアの下半分に形成され、インダクタの上半分は銅ワインディングの上に形成される。図示したように、各ノッチは１つのインダクタを収容するサイズで形成され得る。ノッチを形成するプロセスを用いてインダクタのサイズを制御してもよい。図５の例に示したように、ワイヤリングトレースは、インダクタを他のコンポーネントに接続するその他の方法でデポジションまたは形成され得る。
高密度キャパシタもシリコンダイの表面に形成し得る。図７はシリコンダイ７０２を示す。一連のパラレルチャネルまたはグルーブを示す、非コアダイ７０２の前側または後側に細孔７０４がエッチングされてもよい。チャネルは、ＴｉＮ、ＴａＮ、Ｃｕまたはその他の所望の材料などのダイ１の導電体レイヤ７０８で裏打ちされていてもよい。第１の導電体レイヤは、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＮ、ＳｉＯ２その他の所望の誘電体などの誘電体レイヤ７１０に覆われていてもよい。誘電体は、第１のレイヤ７０８と同じ又は異なる材料の第２の導電体レイヤ７１２で覆われていてもよい。図７の例では、細孔は第２の導電体レイヤで完全に埋められている。３次元トレンチまたはプレーナ面にこれらのレイヤを形成するデポジション手法には、アトミックレイヤデポジション（ＡＬＤ）、電気メッキ、化学メッキ、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）スパッタリング、及び蒸発がある。
得られるＭＩＭキャパシタは、ダイ間の垂直スペースが非常に小さい。その材料のほとんどはダイに作られた細孔に埋め込まれるからである。キャパシタンスを有する金属と絶縁体の交互のレイヤが形成されてもよい。これらのキャパシタは、図２と図４に示した非コアダイ上に、または図１と図３に示したコアダイ上に、いずれかに形成できる。これらは電圧レギュレータ出力に用いてもよい。これらは、デカップリングキャパシタとして、マイクロチップの入力電圧ＶＩＮに用いてもよい。誘電体の厚さは、入力電圧のより高い電圧を出力電圧と分けて収容するように調整してもよい。
図８は、フェイスツーバックスタッキング（ｆａｃｅ−ｔｏ−ｂａｃｋ ｓｔａｃｋｉｎｇ）を用いて３次元スタックされたシステムに組み込まれた磁性コアインダクタ８１０と３次元ＭＩＭキャパシタ８１２とを含む、３次元スタックされたＦ２Ｂパッケージ８０２を示す横断面図である。インダクタとキャパシタは、下部ダイ８０６の後側に組み込まれ、下部ダイの回路レイヤ８１６中のＦＩＶＲ回路から、上部ダイの回路レイヤ８１８中の付加への自然な経路を可能にしている。
下部ダイ８０６上のＴＳＶ８２０と、上部ダイ８０８上のマイクロバンプ８２４との間のインダクタとキャパシタを接続する再分配レイヤ８２２がダイの後側に形成されてもよい。ＴＳＶは、下部ダイ（ｂｏｔｔｏｍ ｄｉｅ）の前側の電圧レギュレータに、インダクタとキャパシタを接続する。特定のルーティングレイヤ８２６を用いて、インダクタ８１０をキャパシタ８１２に接続してもよい。下部ダイは、外部コンポーネントとの接続のため、基板８０４にも結合している。再分配レイヤ８２２は、非コアダイにより生じた熱を取り除く役に立つ熱発散器（ｈｅａｔ ｓｐｒｅａｄｅｒ）として用いてもよい。ヒートシンク（図示せず）を付加して非コアダイの外周と接触させてもよい。非コアダイは、物理的接触をより簡単にするよう、コアダイより大きくしてもよい。
ここに説明のスタックパッケージ（ｓｔａｃｋｅｄ ｐａｃｋａｇｅｓ）により大きな利便性が生まれる。一例として、１つのコアのフットプリントに入らなければならないＦＩＶＲ ＬＣフィルタコンポーネントのエリアスケーリング（ａｒｅａ ｓｃａｌｉｎｇ）問題が緩和される。下部ダイ上に又はその中にＬＣフィルタコンポーネントを形成または配置することにより、基板をより単純にして精度を高くしなくても、また高速高実装密度技術で処理したコア（ｈｉｇｈ ｓｐｅｅｄ ｄｅｎｓｅ ｆａｂｒｉｃａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｐｒｏｃｅｓｓｉｎｇ ｃｏｒｅ）において大きなスペースを使わなくても、高いＱ値が得られる。
ＬＣコンポーネントを基板から取り除くことにより、基板のコストと複雑性が低減される。また、ＦＩＶＲサポートをサポートする非コアダイ上の接続バンプはより少なくてよい。バンプを用いて基板のＬＣパッシブコンポーネントに接続する替わりに、ＦＩＶＲは、上部コアの再分配レイヤとＴＳＶとを用いて、ＬＣコンポーネントに直接接続される。上部コアの基板への接続バンプはもはや必要ない。
図９は本発明の一実施形態による計算デバイス１００を示す。計算デバイス１００はシステムボード２を有する。ボード２は多数のコンポーネントを含み、限定ではないがそれにはプロセッサ４と少なくとも１つの通信パッケージ６とが含まれる。通信パッケージは一以上のアンテナ１６に結合している。プロセッサ４はボード２に物理的かつ電気的に結合している。
そのアプリケーションに応じて、計算デバイス１００は、ボード２に物理的及び電気的に結合した、又は結合していないその他のコンポーネントを含んでいてもよい。その他のコンポーネントには、揮発性メモリ（例えば、ＤＲＡＭ）８、不揮発性メモリ（例えば、ＲＯＭ）９、フラッシュメモリ（図示せず）、グラフィックスプロセッサ１２、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、チップセット１４、アンテナ１６、タッチスクリーンディスプレイなどのディスプレイ１８、タッチスクリーンコントローラ２０、バッテリ２２、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、パワーアンプ２４、ＧＰＳ（ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ）デバイス２６、コンパス２８、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカ３０、カメラ３２、（ハードディスクドライブなどの）大規模記憶デバイス１０、コンパクトディスク（ＣＤ）（図示せず）、デジタルバーサタイルディスク（ＤＶＤ）（図示せず）などが含まれるが、これらに限定されない。これらのコンポーネントは、システムボード２に接続されていても、システムボードにマウントされていても、他のコンポーネントと組み合わせてもよい。
通信パッケージ６により、計算デバイス１００との間でデータの転送をする無線及び／または有線の通信が可能になる。「無線」との用語及びその派生語を用いて、非固体媒体を介して、変調した電磁放射を用いてデータを通信できる、回路、デバイス、システム、方法、技術（ｔｅｃｈｎｉｑｕｅｓ）、通信チャンネルなどを記述する。この用語は、関連するデバイスがワイヤ（ｗｉｒｅｓ）を含まないことを示唆するものではないが、実施形態によってはそういう場合もある。通信チップ６は、複数の無線または有線の標準やプロトコルを実装するものであり、ＷｉＦｉ（ＩＥＥＥ８０２．１１．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース、イーサネット（登録商標）これらの派生物、及び３Ｇ、４Ｇ、５Ｇ及びそれ以降として指示されているその他の任意の無線及び有線のプロトコルを含むが、これらに限定されない。計算デバイス１００は、複数の通信パッケージ６を含んでも良い。例えば、第１の通信パッケージ６は、Ｗｉ−Ｆｉとブルートゥースなどの短距離無線通信専用であり、第２の通信パッケージ６はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯその他の長距離無線通信専用である。
どのチップもここに説明したようにパッケージしてもよく、説明した電力供給用のパッシブコンポーネントを用いて幾つかのチップを単一のパッケージに結合してもよい。
様々な実装において、計算デバイス１００は、サーバ、ワークステーション、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダ、又はＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）と呼ばれるデバイスであってもよい。さらに別の実装では、計算デバイス１００は、ペン、ウォレット、ウォッチ又はデータを処理する機器などの、その他の電子デバイスであってもよい。
実施形態は、一以上のメモリチップ、コントローラ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マザーボードを用いて相互接続されたマイクロチップまたは集積回路、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）及び／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の一部として実装してもよい。
「ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ」、「ａｎ ｅｍｂｏｄｉｍｅｎｔ」、「ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ」、「ｖａｒｉｏｕｓ ｅｍｂｏｄｉｍｅｎｔｓ」などと言う場合、そのように記載した本発明の実施形態が、ある機能、構成、または特徴を含むが、かならずしもすべての実施形態がその機能、構成、または特徴を含むものではないことを意味する。さらに、実施形態によっては、他の実施形態について説明したフィーチャの一部または全部を含むものもあり、そのフィーチャをまったく含まないものもある。
以下の説明及び請求項において、「ｃｏｕｐｌｅｄ」との用語及びその変化形を用いることがある。「結合」という用語を用いて、２以上の要素が互いに協働またはインターラクトし、両者の間に介在する物理的または電気的コンポーネントを有する場合もあれば有さない場合もあることを意味する。
請求項で用いたように、特に断らなければ、共通の対象を記述する「第１の」、「第２の」、「第３の」などの順序を示す言葉を用いるが、同じ要素の異なるインスタンスを参照しているだけであり、その記述した要素に時間的、空間的、ランキング的、その他の順序があることを示すものではない。
図面と上記の説明は実施形態の例を与えるものである。当業者には言うまでもないが、説明した一以上の要素を結合して単一の機能要素にしてもよい。あるいは、ある要素を複数の機能要素に分離してもよい。一実施形態の要素を他の一実施形態に付加してもよい。例えば、ここに説明したプロセスの順序は、変更してもよく、ここに説明したように限定されるものではない。さらに、どのフロー図のステップ（ａｃｔｉｏｎ）も図示した順序で実施する必要はない。また、すべてのステップ（ａｃｔｓ）を実行する必要も必ずしもない。また、他のステップに依存しないステップは、他のステップと並行して実行してもよい。実施形態の範囲はこれらの具体的な例により決して限定されない。多数のバリエーションが、本明細書で明示的に説明されていようといまいと、例えば構造、寸法、使用材料が異なるなどの相違が可能である。実施形態の範囲は少なくとも後述の特許請求の範囲と同じように広い。
以下の例はさらに別の実施形態に関する。異なる実施形態のさまざまなフィーチャ（ｆｅａｔｕｒｅｓ）は、さまざまな異なるアプリケーションに合うように、含まれた幾つかのフィーチャ及び含まれていないその他のフィーチャとさまざまに結合してもよい。一実施形態は、基板と、前記基板上にあり前記基板に結合された第１のダイであって、前記基板に結合し電力を受け取る電源回路を含む第１のダイと、処理コアを有し、前記第１のダイ上にあり前記第１のダイに結合された第２のダイであって、前記処理コアに電力を供給する前記電源回路に結合された第２のダイと、前記第１のダイに取り付けられ、前記電源回路に結合されたパッシブデバイスとを有する。
さらに別の実施形態では、前記第１のダイは、前記基板に面した回路を含む前側と、前記第２のダイに面した後側とを有し、前記パッシブデバイスは前記後側に配置されている。
さらに別の実施形態では、前記第１のダイの前側は、前記第１のダイを通るシリコン貫通ビアを用いて前記第２のダイに結合されている。 さらに別の実施形態では、前記第１のダイの後側はボンディングワイヤを用いて前記基板に結合されている。
さらに別の実施形態では、前記第１のダイは、前記第２のダイに面した回路を含む前側と、前記基板に面した後側とを有し、前記パッシブデバイスは前記第１のダイの前側の上に配置されている。
さらに別の実施形態では、前記第１のダイは半田バンプを用いて前記第２のダイに接続されており、前記パッシブデバイスは前記第１のダイの前側に前記半田バンプの間に配置されている。
さらに別の実施形態では、前記第１のダイはマイクロバンプボンド、モールドスタッドボンド、熱音響ボンドまたは熱圧縮ボンドのうちいずれかを用いて前記第２のダイに接続されており、前記パッシブデバイスは前記第１のダイの前側に前記ボンドの間に配置されている。
さらに別の実施形態では、前記第１のダイの前側は半田バンプ間に凹部を有し、前記パッシブデバイスは前記凹部内に配置されている。
さらに別の実施形態では、前記凹部は底面と側壁とを有し、前記側壁は前記底面に向かって先細りとなっており、前記パッシブデバイスは前記先細りの側壁に磁性レイヤを有する。
さらに別の実施形態では、前記第１のダイはシリコンダイであり、前記パッシブデバイスは磁性材料が前記シリコンダイの表面上に形成されたインダクタである。
さらに別の実施形態では、前記パッシブデバイスはインダクタに結合されたキャパシタを含み、前記キャパシタは前記第１のダイの表面上に形成されている。
さらに別の実施形態では、前記第１のダイはシリコンダイであり、前記キャパシタは金属・絶縁体・金属キャパシタである。
さらに別の実施形態では、前記パッシブデバイスは３次元金属・絶縁体・金属キャパシタ、プレーナ金属・絶縁体・金属キャパシタ、磁性コアインダクタ、ストライプインダクタ、スパイラルインダクタ、ソレノイドインダクタ、またはトーラスインダクタのいずれかを含む。
さらに別の実施形態では、前記基板は外部電源と電源回路との間に結合されたパワーデカップリングキャパシタを含む。
さらに別の実施形態では、前記電源回路は電圧コンバータ、スイッチドキャパシタ電圧コンバータ、電圧レギュレータ、または完全に集積された電圧レギュレータのうちいずれかを含む。
幾つかの実施形態はスタック型ダイパッケージに関し、該パッケージは、複数の処理コアを有するコアダイと、各処理コアに対する電源回路を有する非コアダイであって、各電源回路は各処理コアに独立に結合され前記各処理コアに電力を供給する非コアダイと、前記非コアダイに結合され、外部電源から電力を受け取り、前記非コアダイの電源回路に電力を供給するパッケージ基板と、前記非コアダイを通り、前記コアダイから前記パッケージ基板にデータ信号を運ぶ複数のシリコン貫通ビアと、前記非コアダイと前記コアダイとの間にあり前記非コアダイに取り付けられた複数のパッシブデバイスであって、それぞれ電源回路に結合された複数のパッシブデバイスとを有する。
さらに別の実施形態では、前記非コアダイは前記コアダイに面した前側を有し、前記複数のパッシブデバイスは前記非コアダイの前側に取り付けられている。
幾つかの実施形態は計算デバイスに関し、該計算デバイスは、システムボードと、前記システムボードに接続された通信パッケージと、プロセッサパッケージとを有し、前記プロセッサパッケージは、基板と、前記基板上にあり前記基板に結合された非コアダイであって、前記基板に結合し電力を受け取る電源回路を含む非コアダイと、処理コアを有し、前記非コアダイ上にあり前記非コアダイに結合されたコアダイであって、前記処理コアに電力を供給する前記電源回路に結合されたコアダイと、前記非コアダイに取り付けられ、前記電源回路に結合されたパッシブデバイスとを有する。
さらに別の実施形態では、前記非コアダイは、前記コアダイに面した回路を含む前側と、前記基板に面した後側とを有し、前記パッシブデバイスは前記非コアダイの前側の凹部に配置されている。
さらに別の実施形態では、前記非コアダイは前記基板に面した前側と前記コアダイに面した後側とを有し、前記パッシブデバイスは前記ダイの後側に取り付けられ、前記電源回路は前記非コアダイの前側に形成され、前記パッシブデバイスに結合され、前記非コアダイの後側を通って前記コアダイに結合されている。

Claims (20)

  1. 基板と、
    前記基板上にあり前記基板に結合された第１のダイであって、前記基板に結合し電力を受け取る電源回路を含む第１のダイと、
    処理コアを有し前記第１のダイ上にあり前記第１のダイに結合された第２のダイであって、前記処理コアに電力を供給する前記電源回路に結合された第２のダイと、
    前記第１のダイに取り付けられ、前記電源回路に結合されたパッシブデバイスとを有する、装置。
  2. 前記第１のダイは、前記基板に面した回路を含む前側と、前記第２のダイに面した後側とを有し、前記パッシブデバイスは前記後側に配置されている、請求項１に記載の装置。
  3. 前記第１のダイの前側は、前記第１のダイを通るシリコン貫通ビアを用いて前記第２のダイに結合されている、
    請求項２に記載の装置。
  4. 前記第１のダイの後側はボンディングワイヤを用いて前記基板に結合されている、
    請求項２または３に記載の装置。
  5. 前記第１のダイは、前記第２のダイに面した回路を含む前側と、前記基板に面した後側とを有し、前記パッシブデバイスは前記第１のダイの前側の上に配置されている、請求項１ないし４いずれか一項に記載の装置。
  6. 前記第１のダイは半田バンプを用いて前記第２のダイに接続されており、前記パッシブデバイスは前記第１のダイの前側に前記半田バンプの間に配置されている、請求項５に記載の装置。
  7. 前記第１のダイはマイクロバンプボンド、モールドスタッドボンド、熱音響ボンドまたは熱圧縮ボンドのうちいずれかを用いて前記第２のダイに接続されており、前記パッシブデバイスは前記第１のダイの前側に前記ボンドの間に配置されている、
    請求項５または６に記載の装置。
  8. 前記第１のダイの前側は半田バンプ間に凹部を有し、前記パッシブデバイスは前記凹部内に配置されている、
    請求項６に記載の装置。
  9. 前記凹部は底面と側壁とを有し、前記側壁は前記底面に向かって先細りとなっており、前記パッシブデバイスは前記先細りの側壁に磁性レイヤを有する、請求項８に記載の装置。
  10. 前記第１のダイはシリコンダイであり、前記パッシブデバイスは磁性材料が前記シリコンダイの表面上に形成されたインダクタである、請求項１ないし９いずれか一項に記載の装置。
  11. 前記パッシブデバイスはインダクタに結合されたキャパシタを含み、前記キャパシタは前記第１のダイの表面上に形成されている、請求項１ないし１０いずれか一項に記載の装置。
  12. 前記第１のダイはシリコンダイであり、前記キャパシタは金属・絶縁体・金属キャパシタである、
    請求項１１に記載の装置。
  13. 前記パッシブデバイスは３次元金属・絶縁体・金属キャパシタ、プレーナ金属・絶縁体・金属キャパシタ、磁性コアインダクタ、ストライプインダクタ、スパイラルインダクタ、ソレノイドインダクタ、またはトーラスインダクタのいずれかを含む、
    請求項１１または１２に記載の装置。
  14. 前記基板は外部電源と電源回路との間に結合されたパワーデカップリングキャパシタを含む、
    請求項１ないし１３いずれか一項に記載の装置。
  15. 前記電源回路は電圧コンバータ、スイッチドキャパシタ電圧コンバータ、電圧レギュレータ、または完全に集積された電圧レギュレータのうちいずれかを含む、請求項１ないし１４いずれか一項に記載の装置。
  16. 複数の処理コアを有するコアダイと、
    各処理コアに対する電源回路を有する非コアダイであって、各電源回路は各処理コアに独立に結合され前記各処理コアに電力を供給する非コアダイと、
    前記非コアダイに結合され、外部電源から電力を受け取り、前記非コアダイの電源回路に電力を供給するパッケージ基板と、
    前記非コアダイを通り、前記コアダイから前記パッケージ基板にデータ信号を運ぶ複数のシリコン貫通ビアと、
    前記非コアダイと前記コアダイとの間にあり前記非コアダイに取り付けられた複数のパッシブデバイスであって、それぞれ電源回路に結合された複数のパッシブデバイスとを有する、
    スタック型ダイパッケージ。
  17. 前記非コアダイは前記コアダイに面した前側を有し、前記複数のパッシブデバイスは前記非コアダイの前側に取り付けられている、請求項１６に記載のスタック型ダイパッケージ。
  18. システムボードと、
    前記システムボードに接続された通信パッケージと、
    プロセッサパッケージとを有し、前記プロセッサパッケージは、
    基板と、
    前記基板上にあり前記基板に結合された非コアダイであって、前記基板に結合し電力を受け取る電源回路を含む非コアダイと、
    処理コアを有し、前記非コアダイ上にあり前記非コアダイに結合されたコアダイであって、前記処理コアに電力を供給する前記電源回路に結合されたコアダイと、
    前記非コアダイに取り付けられ、前記電源回路に結合されたパッシブデバイスとを有する、
    計算デバイス。
  19. 前記非コアダイは、前記コアダイに面した回路を含む前側と、前記基板に面した後側とを有し、前記パッシブデバイスは前記非コアダイの前側の凹部に配置されている、請求項１８に記載の計算デバイス。
  20. 前記非コアダイは前記基板に面した前側と前記コアダイに面した後側とを有し、前記パッシブデバイスは前記非コアダイの後側に取り付けられ、前記電源回路は前記非コアダイの前側に形成され、前記パッシブデバイスに結合され、前記非コアダイの後側を通って前記コアダイに結合されている、請求項１８に記載の計算デバイス。
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