KR101793967B1 - 적층형 집적 회로 패키지에서의 통합형 수동 구성요소 장치 및 이를 포함한 컴퓨팅 디바이스 - Google Patents

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    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H01L2224/81207—Thermosonic bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

적층형 집적 회로 패키지에서의 통합형 수동 구성요소가 기술된다. 일 실시예에서, 장치는, 기판, 기판 위에서 기판에 연결된 제1 다이 - 제1 다이는 기판에 연결되어 전력을 수신하는 전력 공급 회로를 포함함 - , 처리 코어를 가지며, 제1 다이 위에서 제1 다이에 연결되는 제2 다이 - 제1 다이는 전력 공급 회로에 연결되어 처리 코어에 전력을 공급함 - , 및 제1 다이에 부착되고, 전력 공급 회로에 연결되는 수동 디바이스를 갖는다.

Description

적층형 집적 회로 패키지에서의 통합형 수동 구성요소 장치 및 이를 포함한 컴퓨팅 디바이스 {INTEGRATED PASSIVE COMPONENTS IN A STACKED INTEGRATED CIRCUIT PACKAGE}
본 설명은 적층형 프로세서 패키지에서의 수동 구성요소들을 통합, 특히, 전력 전달을 위한 구성요소들을 통합하는 분야에 관한 것이다.
보다 많은 처리 코어 및 상이한 유형의 처리 코어를 갖도록 고전력 프로세서 패키지가 개발되고 있다. 이들 코어는 외부 전력 공급부로부터의 전력 전달을 필요로 한다. 많은 경우에 있어서, 통합된 전압 조정기가 처리 코어의 일부로서 다이 상에 포함된다. 전압 조정기는 어떠한 외부 장소에 배치되는 인덕터 및 캐패시터와 같은 대형 수동 구성요소를 필요로 한다. 보다 많은 코어가 이용됨에 따라, 보다 많은 외부 수동 구성요소가 요구된다.
다른 예에서, 전압 조정기는 (I/O, 메모리 제어기 및 전력 제어 유닛과 같은) 언코어 회로(uncore circuitry)를 갖는 분리된 다이에 위치되며, 다이 위의 프로세서 코어와 함께, 그리고 각각의 코어에 대한 전압 조정기와 함께 적층된 다이와 함께 패키징된다. 이것은 마이크로프로세서 코어를 갖는 다이에서의 보다 많은 공간이 이용가능하게 하며, 전력 회로가 코어 처리 회로로부터 분리되도록 한다. 여전히, 전압 조정기를 위한 대형의 수동 인덕터 및 캐패시터가, 비아, 접속 범프, 또는 몇몇 다른 수단을 통해 도달되는 어떠한 외부 장소에 위치된다. 수동 구성요소는 고속 디지털 회로로부터, 그리고 고밀도 상호접속 그리드로부터 분리될 때, 보다 높은 Q 계수(factor)를 제공한다. 또한, 그것은 처리 다이 또는 심지어 전압 조정기 다이의 구성요소와 비교하여 크게 만들어질 때, 보다 높은 Q 계수를 제공한다. 또한, 수동 구성요소는 코어 처리 회로 가까이 위치될 때, 보다 우수하게 동작을 수행한다.
본 발명의 실시예들은, 유사한 번호가 유사한 요소를 나타내는 첨부 도면에서, 제한적인 것이 아닌 예로써 도시된다.
도 1은 실시예에 따른, 제1 및 제2 다이 상에 전력 전달 구성요소를 갖는 3-D 적층형 페이스-투-백(face-to-back) 패키지의 측단면도이다.
도 2는 일시예에 따른 대안적인 적층형 페이스-투-백 패키지의 측단면도이다.
도 3은 일시예에 따른 적층형 페이스-투-페이스(face-to-face) 패키지의 측단면도이다.
도 4는 실시예에 따른 대안적인 적층형 페이스-투-페이스 패키지의 측단면도이다.
도 5는 실시예에 따른, 다이의 리세스에 형성된 자기 코어 인덕터의 측단면도이다.
도 6은 실시예에 따른, 각이 진 측벽을 갖는 다이의 리세스에 형성된 자기 코어 인덕터의 측단면도이다.
도 7은 실시예에 따른, 다이의 포어(pore)에 형성된 자기 코어 인덕터의 측단면도이다.
도 8은 실시예에 따른, 기판에 탑재된 적층형 페이스-투-백 패키지의 측단면도이다.
도 9는 실시예에 따른, 수동 구성요소를 갖는 패키지를 통합하는 컴퓨팅 디바이스의 블록도이다.
실시예에서, 자기 코어 인덕터(magnetic core inductor; MCI) 라고도 알려진 자기 물질을 갖는 인덕터가 3D 적층형 프로세서의 최하부(언코어) 다이 상에 통합된다. 적층형 프로세서는 FIVR(Fully Integrated Voltage Regulator)를 다이 내에 통합하기에 특히 적합한 토폴로지로 된다. 언코어 다이는 입/출력 회로, 메모리 제어기, 전력 제어 유닛 등과 같은 언코어 회로를 포함한다. 또한, 일부 실시예는 최상부(코어) 다이 상의 다층 MIM(Metal-Insulator-Metal) 캐패시터에 대한 대안으로서 또는 그것에 추가하여 최하부(언코어) 다이의 후면 상에 고밀도 캐패시터를 포함할 수 있다. 이러한 방안은, 패키지가 더 적은 층 및 더 적은 설계 제약을 요구하기 때문에, 패키지 설계를 간략화시킨다. 또한, 이러한 방안은 효율적인 VIN(Input Voltage) 디커플링 캐패시터를 위한 패키지에 대해 보다 많은 여지를 열어 놓는다. 최하부(언코어) 다이는 인덕터의 추가에 의해 더욱 복합하게 만들어지지만, 그것은 패키지에서의 인덕터와 FIVR 회로 사이의 최하부 다이를 통한 접속을 제거함으로써 간략화된다.
자기 코어 인덕터는 언코어(최하부) 다이의 후면 또는 전면 상에 통합될 수 있다. 이것은 패키지에서의 인덕터에 접속하기 위해 최상부 또는 최하부 다이로부터 다시 패키지로 향하는 FIVR 출력을 갖는 것을 회피한다. 또한, 그것은 언코어(최하부) 다이 상의 접속 범프의 수를 감소시킨다. 최하부 다이 상의 MCI는 패키지에서의 ACI에 비교하여 20배 또는 30배 높은 인덕턴스 밀도, 및 훨씬 더 작은 볼륨 및 두께를 제공할 수 있으며, 그것은 코어 영역 스케일링의 영향을 완화시킨다. 최상부 다이 상의 코어에 전력을 공급하기 위해 최하부 다이 상에 위치된 FIVR 설계의 경우, 인덕터에 대한 최상의 위치는 동일한 최하부 다이에 있는 것이다. 또한, 고밀도 3D MIM 캐패시터 및 평면 MIM 캐패시터가 최하부(언코어) 다이의 후면 또는 전면 상에 추가되어, 최상부 다이 상에 다층 MIM 캐패시터를 제조하는 것의 비용 및 복잡도를 회피할 수 있다. 또한, FIVR을 갖는 동일한 다이에 MCI를 포함시킴으로써, FIVR이 패키지 어셈블리와는 독립적으로 테스트될 수 있다.
도 1은 3D 적층형 서버 구성 패키지(102)의 측단면도이다. 회로 보드에 직접 연결되거나 또는 소켓을 통해서 연결되는 패키지 기판(104) 또는 기판이 있다. 기판은 기판의 최상부(132, 136) 및 최하부(130, 134) 표면 상의 접속 패드 뿐만 아니라, 기판 상의 또는 기판에서의 일부 회로 구성요소들과 최상부 및 최하부 사이의 접속 라우팅을 제공하도록, 세라믹, 실리콘, 형성 층, 또는 임의의 다른 물질로 형성될 수 있다. 언코어 다이(106)가 기판에 접속되며, 기판 위에 위치된다. 코어 다이(108)가 언코어 다이에 연결되며, 언코어 다이 위에 위치된다. 전형적으로, 언코어 다이는 전력 관리, 입/출력 시그널링, 및 코어 다이를 위한 다른 기능들을 제공한다. 본 명세서에서 하부 다이는 언코어 다이로서 지칭되지만, 유사한 기능을 수행하는 임의의 다른 유형의 지지 다이가 이용될 수 있으며, 그 다이는 상이한 명칭으로 불릴 수 있다. 또한, 언코어는 처리 자원, 라디오, 증폭기, 또는 예를 들면, SOC(system on a chip)에서 이용되는 다른 유형의 회로를 포함할 수 있다.
코어 다이는 다이 상으로 통합된 하나 이상의 처리 코어를 이용하여 고속 계산 및 처리 기능을 제공한다. 코어 다이는 회로(122)가 기판 쪽으로 대향하도록 부착되며, 그것은 열 싱크(124)가 코어 다이의 후면에 부착될 수 있게 한다. 범용 계산, 디지털 신호 처리 및 그래픽 처리 코어를 포함하는 상이한 기능들에 대해 최적화되는 상이한 유형의 코어가 존재할 수 있다. 다이의 특정 기능은 상이한 응용에 적합하도록 적응될 수 있다. 보다 많은 코어 다이가 존재할 수 있으며, 메모리, 입/출력 시그널링, 코프로세싱 등과 같은 다른 기능을 위해 언코어 위에 추가적인 다이가 존재할 수 있다.
그 바로 위에 위치된 코어에 전력을 공급하는, 언코어(최하부) 다이에서의 각각의 랜딩 슬롯(도시되지 않음) 상의 FIVR 블록(도시되지 않음)이 존재한다. 또한, 언코어 다이 자체에 전력을 공급하는 FIVR 블록들이 존재한다. 본 명세서에 제시된 기술은 전력이 공급되는 구성요소에 관계없이 FIVR 구성요소에 대한 통합된 LC 필터 구성요소에 적용될 수 있다. 또한, 본 명세서에서의 설명은 일반적으로 FIVR에 관한 것이지만, 설명된 구조 및 기술은 다른 유형의 전압 조정기 또는 전압 변환기에 적응될 수 있다. 전압 조정기는 스위칭 전압 조정기(일반적으로 벅 전압 조정기(buck voltage regulator) 로서 알려짐), 스위칭된 캐패시터 전압 조정기, 전하 펌프, 로우 드롭-아웃 전압 조정기(low drop-out voltage regulator), 선형 전압 조정기, 또는 결합된 하이브리드 스위치 캐패시터와 같은, 이들 유형의 전압 조정기들의 조합일 수 있다. 이들 유형의 전압 조정기 모두가 인덕터를 이용하는 것은 아니지만, 회로 스위칭으로부터의 잡음을 감소시키기 위해, 모든 전압 조정기에서 전형적으로 캐패시터가 이용된다. 수동 디바이스의 특정한 선택은 대응하는 전력 공급 회로에 적합하도록 적응될 수 있다. "FIVR" 이라는 용어의 이용은 임의의 특정 전압 조정기 회로, 접속 또는 구성요소를 필요로 함을 의도하지 않는다.
언코어 다이(106)가 기판에 부착되어, 다이의 전면이 기판에 대향하도록 한다. 이것은 다이의 전면의 회로(120)가 메이팅 접속 패드(mating connection pad)(132, 136)를 통해 기판에 직접 연결되도록 한다. 전술한 바와 같이, 이러한 회로는 특정 응용에 따라, 전력, 클록킹, 입/출력 및 다른 회로를 포함할 수 있다. 유사하게, 코어 다이가 언코어 다이에 부착되어, 코어 다이의 전면이 언코어 다이의 후면에 대향하도록 한다. 이것은 F2B(front-to-back 또는 face-to-back) 구성으로서 지칭될 수 있다. 코어 다이의 회로(122)는 언코어 다이의 후면에 직접 연결되고, TSV(Through Silicon Vias) 또는 임의의 다양한 다른 기술을 이용하여 언코어 다이의 회로에 접속될 수 있다.
자기 코어 인덕터(110)가 언코어 다이의 후면 상에 통합되고, 고밀도 MIM 캐패시터(112)는 최상부 다이에 통합된다. 캐패시터는 다층 평면 설계를 포함하는 다양한 상이한 기술들 중 임의의 것을 이용하여 형성될 수 있다. 전형적으로 회로 보드 위일 필요는 없지만, 외부 소스로부터의 입력 전압 VIN이 패드(134)를 통해서 기판(104)에, 그리고 기판 접속(136)을 통해 FIVR과 같은 전압 조정기 회로(114)에 연결된다. 전압 조정기는 전력을 MCI(110)에 연결한 후, 캐패시터(112)를 통해 코어 다이의 적어도 일부에 전력을 연결한다. 코어 다이 및 캐패시터에 대한 접속으로부터의 전류에 대한 리턴 경로는 기판 접속(132)을 통해서 기판을 통해, 언코어 다이 및 기판을 통한 접지 접속 GND(130)로 루프백(looped back)된다.
전압 조정기 회로는 코어 다이(108)에 공급된 전력의 PWM(pulse width modulation)을 제안하기 위해 트랜지스터(114)에 의해 표현된다. 일부 실시예에서, 입력 전압의 제어가능한 듀티 사이클을 생성하기 위해 조정된 전력 공급은 하나 이상의 스위칭된 전력 트랜지스터 주위에 기반할 것이다. 스위칭 전력 트랜지스터의 동작은 트랜지스터 게이트를 구동하기 위한 제어 신호를 수신하는 전력 조정 회로(도시되지 않음)에 의해 제어된다. 그 다음, 전력 공급 펄스가 인덕터(110) 및 캐패시터(112)에 공급되어, 펄스 전력을 일정한 전압 레벨로 안정시킨다. 다른 유형의 전력 공급이 특정 코어에 맞추기 위한 대안으로서 이용될 수 있다.
본 개시 내용은 FIVR 또는 다른 유형의 전압 조정기의 문맥으로 제공되지만, 기술된 구성 및 실시예는 다양한 상이한 전력 공급 회로 및 시스템, 및 임의의 그러한 시스템에 대한 수동 구성요소에 적용될 수 있다. 전력 공급 회로(114)는 기술된 바와 같은 전압 조정기, 전압 변환기, 또는 임의의 다른 유형의 전력 공급 회로일 수 있다. 유사하게, 인덕터(110) 및 캐패시터(112) 둘다 도시되지만, 수동 구성요소의 갯수 및 유형, 그리고 회로와의 그 접속은 특정 전력 공급 회로에 적합하도록 적응될 수 있다. 단지 하나의 전압 조정기가 도시되지만, 코어 다이의 각각의 처리 코어를 위해 하나 이상의 전압 조정기가 존재할 수 있다. 또한, 언코어 다이에서의 구성요소에 전력을 공급하기 위한 전압 조정기가 존재할 수 있다. 코어 다이는 유사하거나 또는 상이한 유형의 둘 이상의 처리 코어를 가질 수 있다. 일 실시예에서, 단일 코어 다이에 포함된 고속, 저전력, 그래픽, 가속도기 및 FPGA(Field Programmable Gate Array) 프로세서를 포함하는 36개의 코어가 존재할 수 있다. 특정 구현에 따라 다른 코어 및 추가적인 코어가 이용될 수 있다.
도 1의 패키지 및 임의의 다른 실시예는 커버, 열 확산기, 또는 일부 다른 구성요소 또는 추가적인 구성요소를 추가함으로써 완성될 수 있다. 대안적으로, 패키지에 대하여 언코어 다이 주변 부근에 본딩 와이어를 이용하여 접속이 행해질 수 있다. 다이는 보호 및 안정성을 위해 몰딩 화합물에서 커버될 수 있다. 증폭기, 무선 주파수 구성요소, 및 디지털 신호 프로세서와 같은 다른 부품들이 패키지 상에 또는 패키지에 추가될 수도 있다.
도 2는 캐패시터(212)가 코어 다이(208)로부터 언코어(최하부) 다이(206)의 후면으로 이동된 대안적인 적층형 서버 구성 패키지(202)의 측단면도이다. 캐패시터는 인덕터와 동일한 공간에 형성될 수 있다. 패키지는 패키지 기판(204), 또는 기판(204)에 대향하고 그것에 접속된 언코어 다이의 전면의 회로(220)를 갖는 기판을 갖는다. 코어 다이(208)의 전면의 회로(222)는 언코어 다이의 후면에 연결된다.
기판은 VIN 접속기(234)에 직접 연결되거나 또는 소켓을 통해 연결된다. VIN은 언코어 다이의 후면 상의 인덕터(210)에 대해 전압 조정기(214)를 통해 조절된다. 이러한 인덕터는 도 1의 인덕터(110)와 유사하게 구성 및 위치된다. 인덕터(210)는 언코어 다이의 후면 상의 캐패시터(212)에 연결되어 전력을 코어 다이에 라우팅하고, 결국에는 언코어 다이(206) 및 기판(204)을 통해 GND 접속(230)으로 루프 백된다. 언코어 다이 상의 캐패시터(212)의 위치 결정은 코어 다이의 구성을 더 간략화하며, 언코어 다이와 코어 다이 사이의 접속을 더 간략화한다. 캐패시터(212)는 평면 MIM 캐패시터 또는 3D MIM 캐패시터일 수 있다.
도 3은 F2F(face-to-face) 적층에 적합한 패키지의 대안적인 구현의 유사한 측단면도이다. 본 실시예에서, 패키지(302)는 예를 들면, 전력, VIN, GND, 및 데이터 및 제어를 위한 다른 외부 접속을 갖는 기판(304)을 갖는다. 언코어 다이(306)는 그 후면을 통해 기판에 연결된다. 스루 실리콘 비아(338)는 기판을 다이의 후면을 통해서 다이의 전면 상의 전압 조정기(314)에 접속한다. 대안적으로, 언코어 다이(306) 주변 부근의 회로(320)에 접속된 본딩 와이어를 이용하여 기판에 접속할 수 있다. 언코어 다이의 전면은 코어 다이(308)의 전면에 대향한다. 2개의 다이는, 예를 들면, 솔더 볼 그리드 또는 마이크로-범프 솔더 그리드(340)를 이용하여 접속된다. 인덕터(310)가 솔더 범프들 사이에서 언코어 다이의 전면 상에 형성되고, 전압 조정기에 연결된다. 캐패시터(312)가 코어 다이의 전면 상에 형성되고, 하나 이상의 솔더 볼 접속을 통해 인덕터에 연결된다. 그 다음, 캐패시터는 처리 코어를 형성하는 다이의 전면의 회로에 연결된다.
이러한 예에서, 제1 다이(306)의 전면은 포토리소그래피 및 다른 프로세스를 통해 다이 상에 형성된 회로(320)를 포함하는 측으로서 식별된다. 유사하게, 제2 다이(308)의 전면은 제2 다이 상에 형성된 회로(322)를 포함하는 측으로서 식별된다.
인덕터(310)는 자기 물질을 이용하여, 예를 들면, MCI(Magnetic Core Inductor, 또는 자기 물질을 갖는 인덕터)로서 형성될 수 있고, 캐패시터는 MIM(Metal-Insulator-Metal) 캡으로서 형성될 수 있다. 둘다 언코어 다이의 전면 또는 최상부 상에 제조될 수 있으며, 트랜지스터와 동일한 측이다. 도 3 및 4의 실시예에서, VIN에 대한 TSV(338)를 통한 전류는 전압 조정기와 인덕터 및 캐패시터 사이에 전류를 운반하는 TSV에 비하여 감소될 것이다. 전력 조정기 이전의 전력은 보다 높은 전압 및 보다 낮은 전류를 갖는다. 그 결과, 기판에 인덕터를 갖는 시스템과 비교하여, 보다 적은 TSV가 요구되며, 다이들 사이의 신호는 보다 짧은 이동 거리를 갖는다. 다이간(die-to-die) 신호에 대한 거리를 감소시키는 것은 보다 낮은 비용으로 성능을 개선시키는데, 다이간 신호는 보다 적은 버퍼링 및 보다 적은 증폭을 갖고, 더욱 많을 것이기 때문이다.
도 4는 캐패시터(412)가 코어 다이(408)의 전면으로부터 언코어 다이(406)의 전면으로 이동한, 도 3과 유사한 측단면도이다. 또한, 3D 고밀도 캐패시터가 전압 조정기에 의한 이용을 위해 언코어 다이의 전면 상에, 그리고 디커플링을 위해 전압 조정기에 대한 입력 Vcc를 위해 언코어 다이의 후면 상에 통합될 수 있다.
도 4에서, 도 3과 동일한 F2F 구성이 이용된다. 패키지(402)는 기판(404) 위에서 기판(404)에 연결된 제1 다이(406)를 갖는다. 제2 다이(408)가 제1 다이에 F2F 구성으로 연결되어, 제1 다이의 회로(420)가 제2 다이의 회로(422)에 대향하도록 한다. 제1 다이는 FIVR과 같은 전압 조정기(414), 하나 이상의 인덕터(410), 및 전압 조정기에 연결된 하나 이상의 캐패시터(412)를 포함한다. 인덕터 및 캐패시터는 제1 및 제2 다이를 서로 접속하는 솔더 범프들 사이에서, 제1 다이의 전면 상에 형성된다. 본 실시예에서, 도 3의 예에서와 같이, 외부 전력에 대한 비아(338)가 제1 다이를 통해 제1 다이의 후면으로 연장되어, 기판에 접속된다. 추가적인 비아(348)가 기판을 통해 연장되고, 솔더 범프를 통해 외부 전력 공급부에 접속된다. 그 결과, 전압 조정기와 대응하는 처리 코어 사이의 접속이 짧으며, 어떠한 스루-실리콘 비아(through-silicon vias)도 요구하지 않는다. 외부 전력에 대한 접속은 비교적 길다. 대안적으로, 본딩 와이어가 기판에 전기적으로 접속하도록 언코어 다이의 주변을 따라 이용될 수 있다.
도 1 내지 4에서, 인덕터 및 캐패시터는 언코어 다이와 코어 다이 사이의 갭에 위치된다. 전형적으로, 이러한 공간의 수직 높이는 2개의 다이들 사이의 접속의 높이에 의해 결정된다. 이들 접속은 금속 마이크로-범프 접속, 솔더 범프, 몰딩된 스터드(molded studs), 구리-구리, 금-금, 또는 다른 금속 또는 전기 도전 폴리머를 이용하는 열초음파(thermosonic) 또는 열-압축(thermo-compression) 본드들, 또는 테이프-앤드-릴 프로세스(tape-and-reel process)일 수 있다. 예를 들어, 열초음파 본딩 또는 웨지(wedge) 본드를 이용하는 와이어 본드가, 언코어 다이를 기판에 접속하는데 또한 이용될 수 있다. 일부 실시예에서, 언코어 다이와 기판 사이의 본딩으로부터 작은 공간이 초래되며, 여기서는 금속 대 금속 접촉이 존재하지 않는다. 전기 절연 접착제가 이 공간에서 언더필(underfill)로서 이용될 수 있다. 언더필은 보다 강한 기계적 접속을 제공하고, 열 브리지를 제공하며, 칩의 차동적인 가열에 의해 솔더 조인트가 압박되지 않도록 보장한다. 또한, 언더필은 열을 전도함으로써 칩들 사이의 열 팽창 미스매칭을 분산시킨다.
인덕터 및 캐패시터, 및 요구되는 L, C 및 다른 값들의 구성에 따라, L 및 C 구성요소의 높이는 마이크로-범프 접속에 의해 생성된 수직 갭보다 클 수 있다. L 및 C 구성요소에 대해 보다 많은 공간을 제공하기 위해, 적절한 다이의 대응하는 표면 상에 리세스(recess)가 형성될 수 있다. 그 다음, L 및 C 구성요소가 이들 리세스에 형성되거나, 또는 이들 리세스에 위치될 수 있다.
도 5는 다이의 리세스에 형성된 자기 코어 인덕터의 예를 도시한다. 동일한 방안이 캐패시터 및 다른 유형의 인덕터에 적용될 수 있다. 다이(502)는 단면으로 도시된다. 노치(notch)(504)는 수직 벽(512) 및 최하부 플로어(bottom floor)(510)를 갖는 다이에서 절단되었다. 노치는 에칭, 드릴링(drilling), 레이저 머시닝(laser machining)에 의해, 또는 리세스 또는 인덴테이션(indentation)을 형성하기 위해 다이로부터 물질을 제거하는 다른 프로세스에 의해, 리세스 또는 인덴트(indent)로서 형성된다. 노치는 최상부 다이로부터 언코어 다이에서의 노치의 최하부 플로어까지의 거리를 증가시킨다. 통합형 수동 구성요소는, 패키지 구성에 따라, 후면 상의 하나 이상의 상이한 노치에 내장되거나, 또는 심지어 최하부 다이의 전면 상에 내장될 수 있다.
도시된 바와 같이, 자기 코어 인덕터(506)가 노치에 형성되거나 위치된다. 인덕터는 자기 코어 물질(514)에 의해 둘러싸인 구리 권선(516)을 갖는다. 인덕터는 다양한 상이한 방식들 중 임의의 것으로 형성될 수 있다. 인덕터 디바이스는 스트라이프(stripe) 인덕터, 스파이럴(spiral) 인덕터, 솔레노이드(solenoid) 인덕터, 토러스(torus) 인덕터, 실리콘 내로 에칭된 V 홈에 형성된 인덕터이거나, 또는 연결된 인덕터 도는 트랜스포머일 수 있다. 일부 실시예에서, 자기 물질의 하위 절반이 먼저 퇴적된다. 구리 인덕터가 하위 절반 위에 형성된 후, 상위 절반이 퇴적된다. 인덕터는 자기 물질로부터 구리 와이어를 분리하는데 이용될 수 있다. 인덕터는 노치로부터 언코어 다이의 적절한 와이어링 라인 또는 솔더 범프까지 연장되는 와이어링 라인 트레이스(도시되지 않음)에 연결된다. 이러한 와이어링 라인은 인덕터가 한 측 상의 전압 조정기 및 다른 측 상의 하나 이상의 캐패시터에 연결되거나, 또는 구현에 따라 요망되는 임의의 다른 구성요소에 연결되도록 한다.
도 6은 실리콘 다이(602)에서의 노치(604)가 인덕터의 품질 계수를 개선하는 인덕터(608)의 자기 물질(614)의 스텝 커버리지(step coverage)를 개선하도록 테이퍼형(tapered)이 될 수 있는 다른 변형의 측단면도이다. 노치는 최하부 플로어(610) 및 측벽(612)을 갖지만, 이 경우 측벽은 벽이 노치의 플로어를 향하여 테이퍼형이 되도록 각이 진 형태로 형성된다. 그 다음, 자기 코어 물질(614)이, 노치의 최하부 플로어 위에 및 노치의 각이 진 측벽 위에 직접 코어 물질을 퇴적함으로써, 하위 절반에 대해 형성될 수 있다. 이것은 자속에 대한 보다 우수한 경로를 제공함으로써 인덕터의 스텝 커버리지 및 성능을 개선할 것이다. 구리 권선(616)이 코어의 하위 절반 위에 형성된 후, 인덕터의 상위 절반이 구리 권선 위에 형성된다. 도시된 바와 같이, 각각의 노치는 단일의 인덕터를 수용하는 크기로 형성될 수 있다. 노치를 형성하는 프로세스는 인덕터의 크기를 제어하는데 이용될 수 있다. 도 5의 예에서와 같이, 와이어링 트레이스가 인덕터를 다른 구성요소에 접속하도록 임의의 다른 방식으로 퇴적 또는 형성될 수 있다.
또한, 고밀도 캐패시터가 실리콘 다이의 표면에 형성될 수 있다. 도 7은 실리콘 다이(702)를 도시한다. 포어(704)가 도시된 바와 같이 언코어 다이(702)의 전면 또는 후면 내로 에칭될 수 있으며, 일련의 병렬 채널 또는 홈을 나타낸다. 그 다음, 채널이, TiN, TaN, Cu, 또는 임의의 다른 원하는 물질과 같은 제1 도체 층(708)과 정렬될 수 있다. 그 다음, 제1 도체 층이 Al2O3, HfO2, SiN, SiO2, 또는 임의의 다른 원하는 유전체와 같은 유전체 층(710)에서 커버될 수 있다. 그 다음, 유전체는 제1 층(708)과 동일하거나 또는 상이한 물질의 제2 도체 층(712)으로 커버될 수 있다. 도 7의 예에서, 포어는 제2 도체 층으로 완전히 채워진다. 3D 트렌치에 또는 평면 표면 상에 이들 층을 형성하기 위한 퇴적 기술은 ALD(atomic layer deposition), 전기도금, 무전해 도금(electroless plating), CVD(chemical vapor deposition) 스퍼터링 및 증발(evaporation)을 포함한다.
결과적인 MIM 캐패시터는 그 물질의 대부분이 다이 내로 컷팅된 포어 내로 매립되기 때문에, 다이들 사이의 수직 공간의 매우 조금만을 차지한다. 금속 및 인덕터의 교변 층들이 특정 캐패시턴스를 생성하도록 형성될 수 있다. 이들 캐패시터는 도 2 및 4에서와 같은 언코어 상에 또는 도 1 및 3에서와 같은 코어 다이 상에 형성될 수 있다. 그것은 전압 조정기 출력에 대해 이용될 수 있다. 또한, 그것은 디커플링 캐패시터로서 마이크로칩의 입력 전압 VIN에 대해 이용될 수 있다. 유전체의 두께는 출력 전압으로부터 개별적으로 입력 전압에 대한 고전압들을 수용하도록 조절될 수 있다.
도 8은 페이스-투-백 적층을 이용하는 3D 적층 시스템에 통합된 자기 코어 인덕터(810) 및 3D MIM 캐패시터(812)를 포함하는 3D 적층형 F2B 패키지(802)의 부품들의 측단면도이다. 인덕터 및 캐패시터 모두 최하부 다이(806)의 후면에 매립되어, 최하부 다이의 회로 층(816)에서의 FIVR 회로로부터 최상부 다이의 회로 층(818)에서의 부하까지의 자연적인 경로가 가능하게 한다.
재분배 층(822)이 다이의 후면 상에 형성되어, 최하부 다이(806) 상의 TSV(820)와 최상부 다이(808) 상의 마이크로-범프(824) 사이에 인덕터 및 캐패시터에 접속할 수 있다. TSV는 인덕터 및 캐패시터를 최하부 다이의 전면 상의 전압 조정기에 접속한다. 특정한 라우팅 층(826)을 이용하여 인덕터(810)를 캐패시터(812)에 접속할 수 있다. 또한, 최하부 다이는 외부 구성요소에 대한 접속을 위해 기판(804)에 연결된다. 또한, 재분배 층(822)을 열 확산기로서 이용하여, 언코어 다이에 의해 생성된 열을 제거하는데 도움을 줄 수 있다. 열 싱크(도시되지 않음)가 언코어 다이의 주변과의 접촉을 형성하기 위해 추가될 수 있다. 언코어 다이는 코어 다이보다 크게 만들어져서, 언코어 다이와의 보다 간단한 물리적 접촉을 제공할 수 있다.
본 명세서에서 기술된 적층형 패키지는 커다란 이점을 제공한다. 예로서, 하나의 코어의 풋프린트에 맞추어야 하는 FIVR LC 필터 구성요소에 대해 영역 스케일링 관심사가 완화된다. 최하부 다이 상에 또는 최하부 다이에 LC 필터 구성요소를 형성하거나 또는 위치시킴으로써, 보다 간단한 기판에 대해 보다 높은 정밀도를 강제하지 않으면서, 그리고, 고속 밀집 제조 기술 처리 코어에 과도한 공간을 소모하지 않으면서, 높은 Q 계수가 얻어질 수 있다.
기판으로부터 LC 구성요소를 제거함으로써, 기판의 비용 및 복잡도가 감소된다. 또한, FIVR 지지를 지원하는데 있어 언코어 다이에 대해 보다 적은 접속 범프가 요구된다. 범프를 이용하여 기판에서의 LC 수동 구성요소들을 접속하는 대신에, FIVR은 최상부 코어에서의 재분배 층 및 TSV를 이용하여 LC 구성요소에 직접 접속한다. 최상부 다이의 기판에 대한 접속 범프가 더 이상 필요하지 않다.
도 9는 본 발명의 하나의 구현에 따른 컴퓨팅 디바이스(100)를 도시한다. 컴퓨팅 디바이스(100)는 시스템 보드(2)를 하우징한다. 보드(2)는, 제한적인 것은 아니지만, 프로세서(4) 및 적어도 하나의 통신 패키지(6)를 포함하는 다수의 구성요소를 포함할 수 있다. 통신 패키지는 하나 이상의 안테나(16)에 연결된다. 프로세서(4)는 보드(2)에 물리적으로 및 전기적으로 연결된다.
응용에 따라, 컴퓨팅 디바이스(100)는 보드(2)에 물리적으로 및 전기적으로 연결되거나 또는 연결되지 않을 수 있는 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는, 제한적인 것은 아니지만, 휘발성 메모리(예를 들면, DRAM)(8), 비휘발성 메모리(예를 들면, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 칩셋(14), 안테나(16), 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), GPS(global positioning system) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(30), 카메라(32) 및 (하드 디스크 드라이브와 같은) 대용량 저장 디바이스(10), CD(compact disk)(도시되지 않음), DVD(digital versatile disk)(도시되지 않음) 등을 포함한다. 이들 구성요소는 시스템 보드(2)에 접속, 시스템 보드에 탑재, 또는 임의의 다른 구성요소와 결합될 수 있다.
통신 패키지(6)는 컴퓨팅 디바이스(100)로의 및 컴퓨팅 디바이스(100)로부터의 데이터 전송을 위한 무선 및/또는 유선 통신을 가능하게 한다. "무선" 이라는 용어 및 그 파생어는 비고체 매체를 통해 변조 전자기 방사를 이용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그러한 용어는 관련 디바이스가, 비록 일부 실시예에서는 그렇지 않을 수도 있지만, 어떠한 유선도 포함하지 않음을 나타내지 않는다. 통신 패키지(6)는, 제한적인 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이더넷, 그 파생물, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 및 유선 프로토콜을 포함하는, 다수의 무선 또는 유선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(100)는 복수의 통신 패키지(6)를 포함할 수 있다. 예컨대, 제1 통신 패키지(6)는 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 패키지(6)는 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
임의의 하나 이상의 칩이 본 명세서에서 기술된 바와 같이 패키징되거나, 또는 몇 개의 칩이, 기술된 바와 같이 전력 전달을 위한 수동 구성요소를 이용하여 단일의 패키지 내에 결합될 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(100)는 서버, 워크스테이션, 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 전화, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더 혹은 IoT(internet of things) 라고 지칭되는 디바이스일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(100)는 펜, 지갑, 시계, 또는 데이터를 처리하는 기기와 같은 임의의 다른 전자 디바이스일 수 있다.
실시예들은 하나 이상의 메모리 칩, 제어기, CPU(Central Processing Unit), 마더보드를 이용하여 상호접속된 마이크로칩 또는 집적 회로, ASIC(application specific integrated circuit), 및/또는 FPGA(field programmable gate array)의 일부로서 구현될 수 있다.
"일 실시예", "실시예", "예시적인 실시예", "다양한 실시예" 등에 대한 참조는, 그렇게 기술된 본 발명의 실시예(들)가 특정한 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 특정한 특징, 구조 또는 특성을 포함할 필요는 없음을 나타낸다. 더욱이, 이들 실시예는 다른 실시예에 대해 기술된 특징들 중 일부, 전부를 갖거나, 또는 전혀 갖지 않을 수 있다.
이하의 설명 및 청구항에서, "연결된" 이라는 용어 및 그 파생어가 이용될 수 있다. "연결된" 이라는 용어는 둘 이상의 요소가 서로 함깨 동작하거나 또는 상호작용하지만, 그들 사이에 중간적인 물리적 또는 전기적 구성요소를 갖거나 또는 갖지 않을 수 있음을 나타내는데 이용된다.
청구항에서 이용된 바와 같이, 달리 지정되지 않는 한, 일반적인 요소를 기술하기 위해 서수 "제1", "제2", "제3" 등을 이용하는 것은, 단지 유사한 요소들의 상이한 경우들이 지칭되는 것을 나타낼 뿐이며, 그렇게 기술된 요소들이 시간적으로, 공간적으로 순위적으로, 또는 임의의 다른 방식으로, 주어진 순서로 존재해야 함을 나타내도록 의도하지는 않는다.
도면 및 전술한 설명은 실시예들에 대한 예를 제공한다. 본 기술 분야의 당업자라면, 하나 이상의 기술된 요소들은 단일의 기능적 요소로 결합될 수 있음을 이해할 것이다. 대안적으로, 특정 요소들이 다수의 기능적 요소로 분할될 수 있다. 일 실시예로부터의 요소들이 다른 실시예에 추가될 수 있다. 예를 들어, 본 명세서에서 기술된 프로세스들의 순서는 변경될 수 있으며, 본 명세서에서 기술된 방식으로 제한되지 않는다. 더욱이, 임의의 흐름도의 동작들은 도시된 순서로 구현될 필요는 없으며, 또한 모든 동작들이 수행될 필요도 없다. 또한, 다른 동작에 의존하지 않는 동작은 다른 동작과 병렬로 수행될 수 있다. 실시예의 영역은 특정한 예들에 의해 결코 제한되지 않는다. 명세서에서 명시적으로 주어지는지의 여부와 관계없이, 구조, 치수 및 물질의 이용에서의 차이와 같은 많은 변형들이 가능하다. 실시예들의 영역은 적어도 이하의 청구항에 의해 주어지는 많큼 넓은 것이다.
이하의 예들은 다른 실시예들에 관련된다. 상이한 실시예들의 다양한 특징은 포함된 일부 특징들 및 다양한 상이한 응용에 적합하도록 배제된 특징들과 다양하게 결합될 수 있다. 일부 실시예는 기판, 기판 위에서 기판에 연결된 제1 다이 - 제1 다이는 기판에 연결되어 전력을 수신하는 전력 공급 회로를 포함함 - , 처리 코어를 가지며, 제1 다이 위에서 제1 다이에 연결되는 제2 다이 - 제1 다이는 전력 공급 회로에 연결되어 처리 코어에 전력을 공급함 - , 및 제1 다이에 부착되고, 전력 공급 회로에 연결되는 수동 디바이스를 갖는 실시예에 관련된다.
다른 실시예에서, 제1 다이는 기판에 대향하는 회로를 포함하는 전면 및 제2 다이에 대향하는 후면을 갖고, 수동 디바이스는 후면 상에 위치된다.
다른 실시예에서, 제1 다이의 전면은 스루 실리콘 비아를 이용하여 제1 다이를 통해 제2 다이에 연결된다.
다른 실시예에서, 제1 다이의 후면은 본딩 와이어를 이용하여 기판에 연결된다.
다른 실시예에서, 제1 다이는 제2 다이에 대향하는 회로를 포함하는 전면 및 기판에 대향하는 후면을 갖고, 수동 디바이스는 제1 다이의 전면 위에 위치된다.
다른 실시예에서, 제1 다이는 솔더 범프들을 이용하여 제2 다이에 접속되고, 수동 디바이스는 솔더 범프들 사이에서 제1 다이의 전면 상에 위치된다.
다른 실시예에서, 제1 다이는 마이크로-범프, 몰딩된 스터드, 열초음파, 또는 열-압축 본드들을 이용하여 제2 다이에 접속되고, 수동 디바이스는 본드들 사이에서 제1 다이의 전면 상에 위치된다.
다른 실시예에서, 제1 다이의 전면은 솔더 범프들 사이에 리세스를 갖고, 수동 디바이스는 리세스 내에 위치된다.
다른 실시예에서, 리세스는 최하부 플로어 및 측벽을 갖고, 측벽은 최하부 플로어를 향하여 테이퍼형이 되고, 수동 디바이스는 테이퍼형 측벽 상에 자기 층을 갖는다.
다른 실시예에서, 제1 다이는 실리콘 다이이고, 수동 디바이스는 실리콘 다이의 표면 상에 형성된 자기 물질을 갖는 인덕터이다.
다른 실시예에서, 수동 디바이스는 인덕터에 연결된 캐패시터를 포함하고, 캐패시터는 제1 다이의 표면 상에 형성된다.
다른 실시예에서, 제1 다이는 실리콘 다이이고, 캐패시터는 금속-절연체-금속 캐패시터이다.
다른 실시예에서, 수동 디바이스는 3D 금속-절연체-금속 캐패시터, 평면 금속-절연체-금속 캐패시터, 자기 코어 인덕터, 스트라이프 인덕터, 스파이럴 인덕터, 솔레노이드 인덕터, 또는 토러스 인덕터를 포함한다.
다른 실시예에서, 기판은 외부 전력 공급부와 전력 공급 회로 사이에 연결된 전력 디커플링 캐패시터를 포함한다.
다른 실시예에서, 전력 공급 회로는 전압 변환기, 스위칭된 캐패시터 전압 변환기, 전압 조정기 또는 완전 통합 전압 조정기를 포함한다.
일부 실시예는 복수의 처리 코어를 갖는 코어 다이, 각각의 처리 코어에 대한 전력 공급 회로를 갖는 언코어 다이 - 각각의 전력 공급 회로는 각각의 처리 코어에 독립적으로 연결되어 각각의 처리 코어에 전력을 공급함 - , 언코어 다이에 연결되어 외부 소스로부터 전력을 수신하고, 전력을 언코어 다이의 전력 공급 회로에 제공하는 패키지 기판, 언코어 다이를 통해 코어 다이로부터 패키지 기판으로 데이터 신호를 운반하는 복수의 스루 실리콘 비아, 및 언코어 다이와 언코어 다이 사이에서 언코어 다이에 부착되며, 각각 전력 공급 회로에 연결되는 복수의 수동 디바이스를 갖는 적층형 다이 패키지에 관련된다.
다른 실시예에서, 언코어 다이는 코어 다이에 대향하는 전면을 갖고, 복수의 수동 디바이스는 언코어 다이의 전면에 부착된 캐패시터이다.
일부 실시예는 시스템 보드, 시스템 보드에 접속된 통신 패키지, 및 프로세서 패키지를 가지며, 프로세서 패키지는 기판, 기판 위에서 기판에 연결된 언코어 다이 - 언코어 다이는 기판에 연결되어 전력을 수신하는 전력 공급 회로를 포함함 - , 처리 코어를 가지며 언코어 다이 위에서 언코어 다이에 연결되는 코어 다이 - 언코어 다이는 전력 공급 회로에 연결되어 처리 코어에 전력을 공급함 - , 및 언코어 다이에 부착되고, 전력 공급 회로에 연결되는 수동 디바이스를 갖는 컴퓨팅 디바이스에 관련된다.
다른 실시예에서, 언코어 다이는 코어 다이에 대향하는 회로를 포함하는 전면 및 기판에 대향하는 후면을 갖고, 수동 디바이스는 언코어 다이의 전면에서의 리세스에 위치된다.
다른 실시예에서, 언코어 다이는 기판에 대향하는 전면 및 코어 다이에 대향하는 전면을 갖고, 수동 디바이스가 다이의 후면에 부착되고, 전력 공급 회로가 언코어 다이의 전면 상에 형성되고, 수동 디바이스에 연결되고, 언코어 다이의 후면을 통해 비아를 통해 코어 다이에 연결된다.

Claims (20)

  1. 기판과,
    상기 기판 위에서 상기 기판에 연결된 제1 다이 - 상기 제1 다이는 상기 기판에 연결되어 전력을 수신하는 전력 공급 회로를 포함함 - 와,
    처리 코어를 가지며, 상기 제1 다이 위에서 상기 제1 다이에 연결되는 제2 다이 - 상기 제1 다이는 상기 전력 공급 회로에 연결되어 상기 처리 코어에 전력을 공급함 - 와,
    상기 제1 다이와 제2 다이 사이에서 상기 제1 다이에 부착되고, 상기 전력 공급 회로에 연결되는 수동 디바이스를 포함하는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  2. 제1항에 있어서,
    상기 제1 다이는 상기 기판에 대향하는 회로를 포함하는 전면 및 상기 제2 다이에 대향하는 후면을 갖고, 상기 수동 디바이스는 상기 후면 상에 위치되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  3. 제2항에 있어서,
    상기 제1 다이의 상기 전면은 상기 제1 다이를 관통하는 스루 실리콘 비아(through silicon via)를 이용하여 상기 제2 다이에 연결되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  4. 제2항에 있어서,
    상기 제1 다이의 상기 후면은 본딩 와이어를 이용하여 상기 기판에 연결되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  5. 제1항에 있어서,
    상기 제1 다이는 상기 제2 다이에 대향하는 회로를 포함하는 전면 및 상기 기판에 대향하는 후면을 갖고, 상기 수동 디바이스는 상기 제1 다이의 상기 전면 위에 위치되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  6. 제5항에 있어서,
    상기 제1 다이는 솔더 범프들을 이용하여 상기 제2 다이에 접속되고, 상기 수동 디바이스는 상기 솔더 범프들 사이에서 상기 제1 다이의 상기 전면 상에 위치되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  7. 제5항에 있어서,
    상기 제1 다이는 마이크로-범프, 몰딩된 스터드, 열초음파, 또는 열-압축 본드들을 이용하여 상기 제2 다이에 접속되고, 상기 수동 디바이스는 상기 본드들 사이에서 상기 제1 다이의 상기 전면 상에 위치되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  8. 제6항에 있어서,
    상기 제1 다이의 상기 전면은 상기 솔더 범프들 사이에 리세스를 갖고, 상기 수동 디바이스는 상기 리세스 내에 위치되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  9. 제8항에 있어서,
    상기 리세스는 최하부 플로어 및 측벽을 갖고, 상기 측벽은 상기 최하부 플로어를 향하여 테이퍼형(tapered)이 되고, 상기 수동 디바이스는 상기 테이퍼형 측벽 상에 자기 층(magnetic layer)을 갖는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  10. 제1항에 있어서,
    상기 제1 다이는 실리콘 다이이고, 상기 수동 디바이스는 상기 실리콘 다이의 표면 상에 형성된 자기 물질을 갖는 인덕터인
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  11. 제1항에 있어서,
    상기 수동 디바이스는 인덕터에 연결된 캐패시터를 포함하고, 상기 캐패시터는 상기 제1 다이의 표면 상에 형성되는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  12. 제11항에 있어서,
    상기 제1 다이는 실리콘 다이이고, 상기 캐패시터는 금속-절연체-금속 캐패시터인
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  13. 제11항에 있어서,
    상기 수동 디바이스는 3D 금속-절연체-금속 캐패시터, 평면 금속-절연체-금속 캐패시터, 자기 코어 인덕터, 스트라이프 인덕터, 스파이럴 인덕터, 솔레노이드 인덕터, 또는 토러스 인덕터를 포함하는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  14. 제1항에 있어서,
    상기 기판은 외부 전력 공급부와 상기 전력 공급 회로 사이에 연결된 전력 디커플링 캐패시터를 포함하는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  15. 제1항에 있어서,
    상기 전력 공급 회로는 전압 변환기, 스위칭된 캐패시터 전압 변환기, 전압 조정기 또는 완전 통합 전압 조정기를 포함하는
    적층형 패키지에 수동 디바이스를 통합하는 장치.
  16. 복수의 처리 코어를 갖는 코어 다이와,
    각각의 처리 코어에 대한 전력 공급 회로를 갖는 언코어 다이(uncore die) - 각각의 전력 공급 회로는 각각의 처리 코어에 독립적으로 연결되어 상기 각각의 처리 코어에 전력을 공급함 - 와,
    상기 언코어 다이에 연결되어 외부 소스로부터 전력을 수신하고, 전력을 상기 언코어 다이의 상기 전력 공급 회로에 제공하는 패키지 기판과,
    상기 언코어 다이를 통해 상기 코어 다이로부터 상기 패키지 기판으로 데이터 신호를 운반하는 복수의 스루 실리콘 비아와,
    각각 전력 공급 회로에 연결되는 상기 언코어 다이와 상기 코어 다이 사이에서 상기 언코어 다이에 부착되는 복수의 수동 디바이스를 포함하는
    적층형 다이 패키지.
  17. 제16항에 있어서,
    상기 언코어 다이는 상기 코어 다이에 대향하는 전면을 갖고, 상기 복수의 수동 디바이스는 상기 언코어 다이의 상기 전면에 부착된 캐패시터인
    적층형 다이 패키지.
  18. 시스템 보드와,
    상기 시스템 보드에 접속된 통신 패키지와,
    프로세서 패키지를 포함하되,
    상기 프로세서 패키지는 기판과, 상기 기판 위에서 상기 기판에 연결된 언코어 다이 - 상기 언코어 다이는 상기 기판에 연결되어 전력을 수신하는 전력 공급 회로를 포함함 - 와, 처리 코어를 가지며 상기 언코어 다이 위에서 상기 언코어 다이에 연결되는 코어 다이 - 상기 언코어 다이는 상기 전력 공급 회로에 연결되어 상기 처리 코어에 전력을 공급함 - 와, 상기 언코어 다이와 상기 코어 다이 사이에서 상기 언코어 다이에 부착되고 상기 전력 공급 회로에 연결되는 수동 디바이스를 갖는
    컴퓨팅 디바이스.
  19. 제18항에 있어서,
    상기 언코어 다이는 상기 코어 다이에 대향하는 회로를 포함하는 전면 및 상기 기판에 대향하는 후면을 갖고, 상기 수동 디바이스는 상기 언코어 다이의 상기 전면 내의 리세스에 위치되는
    컴퓨팅 디바이스.
  20. 제18항에 있어서,
    상기 언코어 다이는 상기 기판에 대향하는 전면 및 상기 코어 다이에 대향하는 후면을 갖고,
    상기 수동 디바이스는 상기 다이의 상기 후면에 부착되고,
    상기 전력 공급 회로는 상기 언코어 다이의 전면 상에 형성되고, 상기 언코어 다이의 상기 후면을 관통하는 비아를 통해 상기 코어 다이 및 상기 수동 디바이스에 연결되는
    컴퓨팅 디바이스.
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