TW201729388A - 晶片上之整合式被動裝置 - Google Patents

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Abstract

實施例總體上針對晶片上之整合式被動裝置。裝置之實施例包括半導體晶粒；半導體晶粒封裝，該封裝之第一側面與該半導體晶粒耦接；以及一或多個分開的晶粒，該等一或多個分開的晶粒用以提供用於操作該半導體晶粒之被動組件，其中用於操作該半導體晶粒之該等被動組件包括電感器。

Description

晶片上之整合式被動裝置
本文中所描述之實施例總體上係關於電子裝置之領域，且更特定而言係關於晶片上之整合式被動裝置。
對用於諸如近負載(near-load)、晶片上功率輸送之用途的可縮放整合式被動裝置(諸如電容器及電感器)的需要隨每一後續微處理器技術生成而增加。對可縮放整合式被動裝置之需要對於RF(射頻)功率放大器及其他類似裝置而言亦重要。
用於提供所需被動裝置之習知途徑包括使用與其他組件競爭空間之大且厚的空心電感器及大的去耦電容器。不幸的是，對空間的此競爭可導致，例如，在輸入電壓Vcc上具有不充足的去耦電容，從而導致對較高的電壓及功率消耗，以及降低的時鐘頻率及相關效能之需求的微處理器晶片設計。
另外，最大電流不隨用於每一代微處理器晶片之區域而縮放，從而導致將來對甚至更大的電容密度之預期需要。
依據本發明之一實施例，係特地提出一種裝置，該裝置包含：一半導體晶粒；一半導體晶粒封裝體，該封裝體之一第一側面係與該半導體晶粒耦接；以及一或多個分開的晶粒，其用以提供用於該半導體晶粒之操作的複數個被動組件：其中用於該半導體晶粒之操作的該複數個被動組件包括複數個電感器。
本文中所描述之實施例總體上針對晶片上之整合式被動裝置。 用於此描述之目的，將應用以下定義：
「被動裝置」或「被動組件」意味不需要能源用於操作之電氣組件。被動裝置包括，但不限於，電容器、電感器、電阻器及二極體。
「系統單晶片」或「SoC」為包括系統之所有或大多數組件，包括例如電腦之所有或大多數組件之晶片或積體電路(IC )。
「多孔材料」意味具有細孔之材料，該等細孔具有某一大小之直徑。例如，多孔材料可包括具有30至200 nm孔徑之材料。
在一些實施例中，設備、系統或過程提供與諸如系統單晶片的半導體晶粒連接的晶片上之整合式被動裝置。在一些實施例中，設備、系統或過程提供包括具有多個電容器及電感器結構之一或多個分開的晶粒(諸如矽晶粒)，其中該晶粒可經定位成靠近半導體晶粒中所含有之負載，以便支援半導體晶粒之操作。在一些實施例中，晶粒可進一步包括高電壓電晶體，以便自系統單晶片移除此類元件。在一些實施例中，一或多個分開的晶粒可提供用於電路之去耦電容及大容量電容。
除提供充足電容及電感中之其他挑戰之外，處理器核心下面可用於被動裝置之區域隨減小處理器核心大小而減小，從而導致用於空心電感器之較低品質因數及用於電容器之較小空間。將來，為改良總轉換器效率且降低總材料清單(BOM)成本及板面積，需要使用具有較少級之電壓轉換器且轉換諸如來自蓄電池或系統電源之彼等的較高電壓。
存在用以將電壓轉換器整合至呈功率管理積體電路(PMIC)形式之積體電路中的習知技術，該等功率管理積體電路為用於管理主機系統之功率需求的積體電路。在用於伺服器晶片及類似裝置之習知設計中，為調整電壓，過濾非所要雜訊及降低功率輸送之波動，陶瓷去耦電容器及大的空心電感器形成於處理器核心之下的封裝中，且與晶粒上MIM (金屬絕緣體金屬)電容器一起使用。然而，空心電感器通常將需要處理器核心下面之區域的大部分，因此導致有限數目之垂直連接、u通孔(微通孔)及PTH (金屬穿孔)，以便將電容器連接至用於輸入電壓Vccin之功率分配電路。對空間的競爭可導致在輸入電壓Vccin上具有不充足的去耦電容，隨後導致降低的時鐘頻率及相關效能成本之伺服器晶片設計，以避免違反最小輸出電壓Vmin設計需求。
在一些實施例中，藉由在與半導體晶粒電氣連接之一或多個分開的晶粒(在本文中通常稱為LC晶粒)中包括被動組件(電容器及電感器)，來解決給包括系統單晶片(SoC)之半導體晶粒提供充足的電感及電容之局限性。一或多個LC晶粒之特定結構及所得設備基於某些因素變化，該等因素包括半導體晶粒之類型、由設備或系統所消耗之功率的量、以及設備或系統之實行方案。
在一些實施例中，一或多個分開的LC晶粒耦接至封裝的與半導體晶粒相對的側面上之晶粒封裝，且穿過該封裝與半導體晶粒電氣連接。在一些實施例中，一或多個分開的LC晶粒進一步位於封裝與母板之間，其中一或多個分開的LC晶粒可包括分開的LC晶粒之封裝側及母板側兩者上之接觸。以此方式，一或多個LC晶粒能夠在封裝與平臺母板之間的有限空間中提供顯著的電感及電容。在替代實施例中，中介件位於半導體晶粒與封裝之間，且嵌入封裝中，其中該中介件包括用於操作晶粒之被動組件。
在一些實施例中，一或多個分開的LC晶粒進一步包括一或多個高電壓功率電晶體(包括但不限於，氮化鎵(GaN)電晶體或具有厚閘極電介質之矽電晶體)，從而自半導體晶粒進一步移除高電壓功率電晶體，因此允許在不需要允許此類晶粒內之高電壓操作的情況下製造半導體晶粒。
在一些實施例中，一或多個分開的LC晶粒中之組件經定位來靠近負載。一或多個LC晶粒之結構及一或多個LC晶粒之耦接允許至半導體晶粒之一或多個負載的短距離。將電容器定位成接近於負載允許增加效能，因為用以到達電容器之任何引線引入更大電感且降低電容器之有效性。
在一些實施例中，一或多個分開的晶粒利用被動裝置結構，該等被動裝置結構在所提供之有限空間內允許一或多個分開的晶粒中之充足的電容及電感。在一些實施例中，一或多個LC晶粒包括MIM (金屬絕緣體金屬)電容器。在一些實施例中，一或多個LC晶粒將此等電容器及三維(3D)電容器與晶粒上之電感器及高電壓電晶體組合，且將LC晶粒定位成接近於需要功率之電路。
在一些實施例中，一或多個LC晶粒之被動裝置包括3D被動裝置，諸如多孔材料中所實行之裝置。在一些實施例中，多孔材料之細孔用來形成電容器，細孔的具有一大小(諸如30 nm)之直徑允許將金屬及絕緣體放置至細孔中。在一些實施例中，多孔材料包括但不限於多孔矽。在一些實施例中，多孔電容器形成於一或多個LC晶粒之後側上，以使得此類電容器接近於負載但不在一或多個LC晶粒的與電感器及電晶體元件相同的側面上。用於將3D電容器製造至LC晶粒中之其他技術包括波狀電容器單元。
在一些實施例中，製造一或多個LC晶粒包括搭架來生產用於製造被動組件之結構，其中搭架過程用來形成具有高表面面積之結構(量測表面面積與晶粒之體積的比值)。
在一些實施例中，將嵌入晶粒上電容器或MOS電容器之平面金屬絕緣體金屬(MIM)結構蝕刻成不具有電晶體之晶片區域，例如，整合式晶粒上之溝槽電容器之使用係昂貴的，因為它們在主處理器晶粒上製造。
圖1 為根據實施例之包括用於被動組件的分開的矽晶粒之設備的圖解。圖1意欲為高位準圖，且不意欲例示設備或系統之所有元件。在一些實施例中，設備100包括與封裝120耦接之半導體晶粒110(諸如系統單晶片)。半導體晶粒110在本文中亦可稱為主晶粒。在一些實施例中，在本文中被稱為LC晶粒之一或多個分開的晶粒130包括多個電容器及電感器結構，該等多個電容器及電感器結構在圖1中例示為可經定位成靠近負載之一或多個電容器(C) 134及一或多個電感器(L) 132。然而，圖1未例示一或多個分開的LC晶粒130中之電感器及電容器的結構。
在一些實施例中，LC晶粒130任擇地包括一或多個電晶體(其未在圖1中例示)，其中該等電晶體可為高電壓電晶體，從而自半導體晶粒移除此類電晶體之高電壓操作。在一些實施例中，電容器134及電感器132包括介於晶粒110至設備100之電容器134及電感器132之間的一或多個引導路徑。
以此方式，設備100能夠提供用於操作之所需電容及電感，而不需要使用半導體晶粒110之有限區域來形成電容器及電感器裝置。此外，在放置與封裝120耦接之LC晶粒中，存在介於被動組件與負載之間的減小的距離，從而降低線路的將以其他方式抵消電容之電感。
在替代實施例中，設備100之結構可變化。在一個實施例中，半導體110晶粒與封裝120之間的中介件嵌入封裝中，其中該中介件包括用於操作晶粒110之被動組件。在一個實施例中，LC晶粒可嵌入中介件內側以進一步降低電容器134與半導體晶粒110之間的電感。在一個實施例中，可在第一晶片(或數個晶片)中製造電感器及電容器，且可在分開的第二晶片(或數個晶片)中製造高電壓電晶體，其中此類晶片中之每一者在封裝120中嵌入它們。在一個實施例中，LC晶粒可嵌入封裝基板120內側以進一步降低電容器134與半導體晶粒110之間的電感。
在特定實施例中，諸如金屬-絕緣體-金屬(MIM)電容器、以多孔材料(諸如多孔矽、多孔礬土、或多孔聚醯亞胺)製作之3D電容器、溝槽電容器、或波狀電容器之一或多個不同整合式電容器結構，與電感器(具有或不具有磁性材料)、高電壓電晶體或兩者一起經組合至一個基板上，該基板在本文中稱為LC晶粒。在此類實施例中，單個基板經定位成靠近負載，該負載可包括，例如，微處理器核心及圖形電路。包括此類結構之設備可為如例如圖2中所例示。在一些實施例中，LC基板可放置在矽晶粒上、中介件(晶粒與封裝之間)上、現有矽橋(將兩個晶粒互連)上之負載之下(亦即，平行於該負載耦接)或放置成相鄰於該負載，或嵌入封裝中或嵌入中介件中。
在一些實施例中，在包括使用諸如氮化鎵(GaN)之高電壓電晶體的實行方案中，電壓轉換器可經實行來操縱蓄電池電平輸入電壓(6或12伏特)或來自電腦中之主電源的高達12伏特之電壓，以降低傳導損耗。可使用高電壓GaN半導體、厚閘極矽、或其他較高電壓半導體技術來製造電晶體。在一些實施例中，高電壓電晶體或者可包括在具有微處理器之額外的任擇晶粒中，以降低母板上之總的材料清單。
在一些實施例中，可使用3D金屬-絕緣體-金屬(MIM)結構、二維(2D)平面MIM結構、或兩者來製造電容器。在一些實施例中，可使用多孔矽、多孔礬土、多孔聚醯亞胺、多孔聚合物、其他多孔結構(諸如30至200 nm孔徑)、或諸如溝槽電容器之2D及3D結構的組合來製備3D結構。3D MIM結構包括，但不限於，使用接著高k電介質並且然後接著第二導體之原子層沉積(ALD)導體(諸如TiN)所形成的結構。為滿足極高的縱橫比，可實行諸如停止流動原子層沉積或電鍍之過程。
在一些實施例中，在基板的與電感器相對的側面上製造電容器。在實例中，可在矽晶粒之第一側面上(諸如後側上)製造多孔矽電容器，且在矽晶粒之第二、相對側面上(前側上)製造高電壓電晶體、電感器或兩者。此在例如圖2及圖3中例示。在一些實施例中，為消除對LC矽基板中之穿矽通孔的需要，自基板之兩側接觸矽基板。
在一些實施例中，或者可在矽LC基板之兩側上製造電容器。在一些實施例中，基板之第一側面上的電容器具有與LC基板之第二、相對側面上之電容器不同的特性。在一些實施例中，可使用磁性材料及標準矽處理技術來製造電感器。
在一些實施例中，為改良電感器之性質，多孔矽可在用於形成多孔矽電容器之相同過程期間形成於電感器之下，以減少可在相鄰於電感器之矽基板中形成的渦流。
圖2 為根據實施例之具有分開的LC晶粒之設備的圖解。如圖2中所例示，設備200包括與封裝220耦接之SoC晶粒210(或其他半導體晶粒)。在一些實施例中，與封裝220耦接之分開的矽LC晶粒230包括某些電容器及電感器結構。在一些實施例中，具有比封裝更小的面積之分開的LC晶粒230進一步與母板250耦接，其中SoC封裝藉由焊球連接進一步與母板250耦接。因此，在所例示之實行方案中，LC晶粒耦接在封裝220與母板250之間。如圖2中所例示，設備200進一步包括DRAM封裝上封裝(POP)構造，其中DRAM POP封裝205利用焊球與SOC封裝220耦接，SOC晶粒耦接在DRAM封裝205與SOC封裝220之間。
在一些實施例中，L-C晶粒230經設定結構以包括晶粒之頂部及底部處的連接。在一些實施例中，LC晶粒230包括MIM電容器及電感器(具有或不具有磁性材料)，該等MIM電容器及電感器處於LC晶粒230之頂部側面上，與SoC封裝230連接。在一些實施例中，LC晶粒230包括可用於去耦雜訊或其他功能之電容器，該等電容器形成於如與母板250連接之LC晶粒230的底部側面上之多孔矽表面中。在此實施例中，母板250用來自LC晶粒230之底部連接至多孔矽電容器，從而節省對穿過LC晶粒之穿矽通孔的需要。此外，整合式電壓調整器之輸出所需要的電感器及MIM電容器處於LC晶粒230的靠近負載之頂部側面上。
圖3 為根據實施例之具有多個分開的LC晶粒之設備的圖解。如圖3中所例示，設備300包括與封裝320耦接之SoC晶粒310(或其他半導體晶粒)。在一些實施例中，與封裝320耦接之多個LC晶粒330至332包括某些電容器及電感器結構。在一些實施例中，分開的晶粒可按需要位於諸如處理器核心或圖形核心之不同電路系統之下。在一些實施例中，一個晶粒可由可轉換較高蓄電池電壓之高電壓GaN電晶體組成。如圖3中所例示，第一LC晶粒330包括某些電容器、電感器及高電壓(諸如GaN)電晶體，而其他晶粒331至332包括電感器及電容器。然而，實施例不限於此等特定分開的晶粒，且可包括分開的晶粒330至332上之被動裝置及電晶體的任何組合。
在一些實施例中，分開的LC晶粒330至332進一步與母板350耦接，其中SoC封裝320藉由焊球連接進一步與母板350耦接。因此，在所例示之實行方案中，分開的LC晶粒耦接在封裝320與母板350之間。如圖3中所例示，設備300進一步包括DRAM封裝上封裝(POP)構造，其中DRAM POP封裝305利用焊球與SOC封裝332耦接，SOC晶粒310耦接在DRAM封裝305與SOC封裝320之間。
在一些實施例中，多個LC晶粒330至332各自經設定結構以包括晶粒之頂部及底部處的連接。在一些實施例中，LC晶粒330至332包括MIM電容器及電感器(磁性元件)，該等MIM電容器及電感器處於晶粒330至332之頂部側面上，與SoC封裝320連接。在一些實施例中，LC晶粒330至332包括電容器，該等電容器形成於如與母板350連接之晶粒330至332的底部側面上之多孔矽表面中。
圖4 為根據實施例之用於分開的晶粒中的MIM電容器之圖解。圖4提供嵌入式去耦電容器(MIMcap)之橫截面圖解，該嵌入式去耦電容器為諸如在英特爾公司之某些核心處理器中使用之電容器。在一些實施例中，MIMcap處於LC晶粒上，該LC晶粒例如像圖2中之LC晶粒230或圖3中之LC晶粒330至332。如圖4中所例示，電容器之結構包括基板400；絕緣層401；導電層402；高介電常數介電層403；導電層404；絕緣層405；側壁絕緣體407；導電層408；以及通孔412，其中該通孔可在一些情況下暴露區415，該區為先前形成之金屬層。
超出當前申請案之描述的進一步細節在美國專利案第5,973,910號(積體電路中之去耦電容器)及美國專利案第6,027,980號(形成去耦電容器之方法)中提供。
圖5 為根據實施例之用於分開的晶粒中的3D MIM結構之圖解。圖5提供3D MIM結構500之橫截面圖解，該3D MIM結構可形成於矽、礬土、聚醯亞胺、聚合物或其他多孔材料中之高表面積細孔內。在一些實施例中，形成於多孔材料510之細孔中的是TiN(氮化鈦)之第一層520；Al2 O3 (氧化鋁)之介電層530；以及TiN之第二層540。
在一些實施例中，作為製造過程之一部分，可使用例如LPCVD SiN、類似特氟隆的聚合物、或鎢來形成遮罩，以便形成用於電容器之細孔的區域化區。細孔可製造有不同深度，以便給電容器提供較低有效串聯電阻或較高電容。
在一些實施例中，為改良細孔大小均勻性，可代替連續電位使用脈衝陽極化過程，其中該電位經通斷脈衝以允許用於將蝕刻劑擴散至細孔中且自細孔中擴散出，從而導致更均勻的細孔大小分配之時間。
圖6A 至圖6E 例示根據實施例之用於製造包括電容器及電感器結構的分開的晶粒之過程的實例。圖6A至圖6E例示用於形成兩個不同MIM電容器結構及具有磁性材料之電感器結構的用於LC晶粒之處理流程，該等磁性材料可用於(任擇地與高電壓GaN電晶體一起)靠近負載功率輸送。在一些實施例中，SiN(氮化矽)膜、類似特氟隆的聚合物膜或鎢膜用作遮罩，以形成用於電容器之細孔的區域化區。
如圖解中所提供： 圖6A：細孔存在於多孔矽600中，其中SiN遮罩620形成細孔610之區域化區。 圖6B：形成3D MIM電容器630，諸如圖5中所例示。 圖6C：形成至MIM電容器電極630之底部的接觸640，以便例如提供與如圖2及圖3中所例示之母板的接觸。亦可任擇地形成至MIM電容器630之頂部的接觸。 圖6D：將電介質650施加至矽600之頂部，其中2D MIM電容器655形成於電介質650中。如所例示，可任擇地存在至3D MIM電容器之接觸。 圖6E：進一步形成電感器670，該等電感器可包括圍繞所例示之引線結構的所例示之CoZrTa(鈷鋯鉭)磁性材料。
圖7 為例示用於製造根據實施例之設備的過程之流程圖。此類過程中未提供某些細節。在一些實施例中，該過程之元素可以不同順序進行或在時間上重疊。
在一些實施例中，用於製造諸如系統單晶片之設備702的過程包括形成多孔矽晶粒704，以及遮罩矽晶圓之底部側面以形成細孔區706，以便製造電容器。在一些實施例中，在矽晶粒之底部側面中形成3D MIM電容器708，諸如圖5及圖6B中所例示，且將接觸施加至3D MIM電容器710，諸如圖6C中所例示。
在一些實施例中，將電介質施加至矽晶粒之頂部側面，且形成2D MIM電容器712。在一些實施例中，在分開的晶粒之頂部側面上進一步形成電感器714。在一些實施例中，高電壓電晶體(諸如GaN電晶體)可任擇地嵌入分開的晶粒中，以將此類電晶體與主晶粒分離716。
在一些實施例中，該過程然後可繼續進行設備之製造，包括將分開的LC晶粒與SoC封裝耦接718，以及將SoC封裝及LC晶粒與母板耦接720，其中分開的LC晶粒可接觸SoC封裝及母板兩者。
圖8 為根據實施例之包括具有晶片上之整合式被動組件的封裝之設備或系統的實施例之圖解。在此圖解中，未展示對於呈現描述並非具有密切關係的某些標準組件及熟知組件。
在一些實施例中，系統或設備800可包括但不限於半導體晶粒，諸如與封裝865耦接之系統單晶片810。在一些實施例中，一或多個分開的LC晶粒870耦接至封裝865，其中母板875可進一步與封裝865及一或多個LC晶粒870耦接，其中一或多個LC晶粒可耦接在封裝865與母板875之間，且可接觸封裝865及母板875兩者。在一些實施例中，一或多個分開的LC晶粒870包括用於系統單晶片之被動組件(詳言之，電容器及電感器)。在一些實施例中，一或多個LC晶粒可嵌入封裝865中。
在一些實施例中，系統單晶片810包括處理構件，諸如耦接至通常展示為匯流排815的一或多個匯流排或互連件之一或多個處理器820。處理器820可包含一或多個實體處理器及一或多個邏輯處理器。在一些實施例中，處理器可包括一或多個通用處理器或特殊用途處理器。匯流排815為用於資料傳輸之通訊構件。匯流排815為簡單起見例示為單個匯流排，但可表示多個不同的互連件或匯流排，且通向此類互連件或匯流排之組件連接可變化。圖8中所示之匯流排815為表示由適當橋接器、適配器或控制器連接之任何一或多個分開的實體匯流排、點對點連接或兩者的抽象化。
在一些實施例中，系統單晶片810進一步包含隨機存取記憶體(RAM)或其他動態儲存裝置或元件作為主記憶體825，以用於儲存資訊及將要由處理器820執行之指令。主記憶體825可包括但不限於動態隨機存取記憶體(DRAM)。
系統單晶片810亦可包含非依電性記憶體(NVM)830；以及唯讀記憶體(ROM)835或其他靜態儲存裝置，以用於儲存靜態資訊及用於處理器820之指令。
在一些實施例中，系統單晶片810包括耦接至匯流排815之一或多個發射器或接收器840，以便提供有線或無線通訊。在一些實施例中，系統單晶片810可包括諸如雙極或單極天線之一或多個天線850，該等天線用於使用無線發射器、接收器或兩者，經由無線通訊進行資料之傳輸及接收，以及一或多個埠845，該等埠用於經由有線通訊進行資料之傳輸及接收。無線通訊包括但不限於，Wi-Fi、藍牙™、近場通訊、以及其他無線通訊標準。
在一些實施例中，系統單晶片810亦可包含電源855，該電源可包括蓄電池、太陽電池、燃料電池、充電的電容器、近場電感耦合、或用於在系統單晶片810中提供或產生功率之其他系統或裝置。由電源855所提供之功率可按需要分配至系統單晶片810的元件。
在以上描述中，出於解釋之目的，闡明許多特定細節以便提供對所描述之實施例的徹底理解。然而，熟習此項技術者將明白，可在無此等特定細節中之一些的情況下實踐實施例。在其他情況下，以方塊圖形式展示熟知的結構及裝置。所例示之組件之間可存在中間結構。本文中所描述或例示之組件可具有未例示或描述之額外輸入或輸出。
各種實施例可包括各種過程。此等過程可由硬體組件進行或可體現於電腦程式或機器可執行指令中，該電腦程式或該等機器可執行指令可用來使以該等指令程式設計的通用處理器或邏輯電路或特殊用途處理器或邏輯電路進行該等過程。或者，過程可由硬體及軟體之組合進行。
各種實施例之部分可提供為電腦程式產品，該電腦程式產品可包括電腦可讀媒體，該電腦可讀媒體上儲存有電腦程式指令，該等電腦程式指令可用來程式設計電腦(或其他電子裝置)以用於由一或多個處理器執行來進行根據某些實施例之過程。電腦可讀媒體可包括但不限於磁碟片、光碟片、光碟片唯讀記憶體(CD-ROM)及磁光碟片、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電氣可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光卡、快閃記憶體或適合於儲存電子指令的其他類型之電腦可讀媒體。此外，實施例亦可下載為電腦程式產品，其中程式可自遠端電腦傳遞至請求電腦。
方法中之許多係以其最基本的形式被描述，但在不脫離本實施例之基本範疇的情況下，可將過程增添至方法中之任一者或自方法中之任一者刪除，且可將資訊增添至所描述訊息中之任一者或自所描述訊息中之任一者減去。熟習此項技術者將明白，可進行許多進一步修改及調適。特定實施例並非提供來限制概念而是提供來例示概念。實施例之範疇將並非由以上提供的特定實例來判定，而僅由以下申請專利範圍來判定。
若說元件「A」耦接至元件「B」或與元件「B」耦接，則元件A可直接耦接至元件B或穿過例如元件C間接耦接。當說明書或申請專利範圍說明組件、特徵、結構、過程或特性A「引起」組件、特徵、結構、過程或特性B時，意味「A」至少是「B」之部分原因，但亦可存在有助於引起「B」之至少一個其他組件、特徵、結構、過程或特性。若說明書指示「可」、「可能」或「可以」包括組件、特徵、結構、過程或特性，則不需要包括特定組件、特徵、結構、過程或特性。若說明書或申請專利範圍引用「一(a或an)」元件，則此不意味僅存在所描述元件中之一者。
實施例為實行方案或實例。說明書中對「一實施例」、「一個實施例」、「一些實施例」或「其他實施例」之引用意味結合實施例描述之特定特徵、結構或特性包括在至少一些實施例中，而不必在所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種態樣不一定都參考相同實施例。應瞭解，在示範性實施例之先前描述中，有時出於使揭示內容合理化且幫助理解各種新穎態樣中之一或多個的目的將各種特徵在單個實施例、圖或其描述中分組在一起。然而，此揭示方法將不被解釋為反映所主張之實施例需要比每一請求項中明確表述的更多特徵的意圖。相反，如以下申請專利範圍所反映，新穎態樣在於少於單個先前所揭示實施例之所有特徵。因此，申請專利範圍在此明確併入此描述中，其中每一請求項堅持其自己作為分開的實施例。
在一些實施例中，裝置包括半導體晶粒；半導體晶粒封裝，該封裝之第一側面與半導體晶粒耦接；以及一或多個分開的晶粒，該等晶粒用以提供用於操作半導體晶粒之多個被動組件。在一些實施例中，用於操作半導體晶粒之多個被動組件包括多個電感器。
在一些實施例中，一或多個分開的晶粒進一步包括一或多個高電壓電晶體。在一些實施例中，一或多個高電壓電晶體包括一或多個GaN (氮化鎵)電晶體。
在一些實施例中，一或多個分開的晶粒與封裝之第二、相對側面耦接，且穿過封裝與半導體晶粒電氣連接。
在一些實施例中，裝置進一步包括母板，一或多個分開的晶粒耦接在封裝與母板之間，該封裝藉由焊球連接至該母板。
在一些實施例中，進一步包含中介件，該中介件處於半導體晶粒與半導體晶粒封裝之間，其中一或多個分開的晶粒嵌入該中介件內側。
在一些實施例中，用於操作半導體晶粒之多個被動組件進一步包括多個電容器。
在一些實施例中，第一分開的晶粒在該第一分開的晶粒之第一側面上包括第一組被動組件，且在該第一分開的晶粒之第二、相對側面上包括第二、不同組被動組件。
在一些實施例中，第一分開的晶粒之第一側面包括一組第一類型之電容器及一組電感器，且該第一分開的晶粒之第二側面包括一組第二類型之電容器。
在一些實施例中，第一類型之電容器為二維平面電容器。
在一些實施例中，第一分開的晶粒包括多孔材料，並且其中第二類型之電容器包括形成於該多孔材料之細孔中的三維電容器。
在一些實施例中，三維電容器為MIM (金屬-絕緣體-金屬)電容器。
在一些實施例中，半導體晶粒為系統單晶片(SoC)。
在一些實施例中，方法包括製造一或多個分開的晶粒，該等一或多個分開的晶粒包括多個被動組件；將半導體晶粒封裝之第一側面與半導體晶粒耦接；以及將一或多個分開的晶粒與半導體晶粒封裝耦接，以便提供用於操作半導體晶粒之被動組件。在一些實施例中，多個被動組件包括一或多個電感器。
在一些實施例中，一或多個分開的晶粒進一步包括一或多個高電壓電晶體。
在一些實施例中，將一或多個分開的晶粒與半導體晶粒封裝耦接包括：將一或多個分開的晶粒與封裝之第二、相對側面耦接，以及穿過封裝將一或多個分開的晶粒與半導體晶粒電氣連接。
在一些實施例中，多個被動組件進一步包括多個電容器。
在一些實施例中，製造一或多個分開的晶粒包括：製造第一分開的晶粒，該第一分開的晶粒之第一側面上具有第一組被動組件，且在該第一分開的晶粒之第二、相對側面上具有第二、不同組被動組件。
在一些實施例中，第一分開的晶粒之第一側面包括一組第一類型之電容器及一組電感器，且該第一分開的晶粒之第二側面包括一組第二類型之電容器。
在一些實施例中，第一類型之電容器為二維平面電容器。
在一些實施例中，製造一或多個分開的晶粒包括：在第一分開的晶粒之第二側面上製造多孔材料，以及在該多孔材料之細孔中製造三維電容器。
在一些實施例中，製造三維電容器包括製造一或多個MIM (金屬-絕緣體-金屬)電容器。
在一些實施例中，系統包括系統單晶片；半導體晶粒封裝，該封裝之第一側面與系統單晶片耦接；一或多個分開的晶粒，該等一或多個分開的晶粒用以提供用於操作系統單晶片的多個被動組件，該等一或多個分開的晶粒中之每一者的第一側面耦接至半導體晶粒封裝之第二、相對側面；母板，該母板與半導體晶粒封裝之第二側面及一或多個分開的晶粒中之每一者的第二、相對側面耦接，該等一或多個分開的晶粒處於半導體晶粒封裝與母板之間。在一些實施例中，多個被動組件包括多個電感器。
在一些實施例中，一或多個分開的晶粒進一步包括一或多個高電壓電晶體。
在一些實施例中，多個被動組件進一步包括多個電容器。
100、200、300‧‧‧設備
110‧‧‧半導體晶粒/晶粒
120‧‧‧封裝/封裝基板
130‧‧‧晶粒/LC晶粒
132、670‧‧‧電感器
134‧‧‧電容器
205‧‧‧DRAM POP封裝/DRAM封裝
210、310‧‧‧SoC晶粒
220、320‧‧‧封裝/SOC封裝
230‧‧‧矽LC晶粒/LC晶粒
250、350、875‧‧‧母板
305‧‧‧DRAM封裝
330‧‧‧LC晶粒/第一LC晶粒
331、332‧‧‧LC晶粒/晶粒
400‧‧‧基板
401、405‧‧‧絕緣層
402、404、408‧‧‧導電層
403‧‧‧高介電常數介電層
407‧‧‧側壁絕緣體
412‧‧‧通孔
415‧‧‧區
500‧‧‧3D MIM結構
510‧‧‧多孔材料
520‧‧‧第一層
530‧‧‧介電層
540‧‧‧第二層
600‧‧‧多孔矽/矽
610‧‧‧細孔
620‧‧‧SiN遮罩
630‧‧‧MIM電容器電極
640‧‧‧接觸
650‧‧‧電介質
655‧‧‧2D MIM電容器
702-720‧‧‧步驟
800‧‧‧系統或設備
810‧‧‧系統單晶片
815‧‧‧匯流排
820‧‧‧處理器
825‧‧‧主記憶體
830‧‧‧非依電性記憶體(NVM)
835‧‧‧唯讀記憶體(ROM)
840‧‧‧發射器或接收器
845‧‧‧埠
850‧‧‧天線
855‧‧‧電源
865‧‧‧封裝
870‧‧‧LC晶粒
在隨附圖式之諸圖中以實例之方式而非以限制之方式例示在此所描述之實施例，在隨附圖式中相同參考數字代表類似元件。圖1 為根據實施例之包括用於被動組件的分開的矽晶粒之設備的圖解；圖2 為根據實施例之具有分開的LC晶粒之設備的圖解；圖3 為根據實施例之具有多個分開的LC晶粒之設備的圖解；圖4 為根據實施例之用於分開的晶粒中的MIM電容器之圖解；圖5 為根據實施例之用於分開的晶粒中的3D MIM結構之圖解；圖6A 至圖6E 例示根據實施例之用於製造包括電容器及電感器結構的分開的晶粒之過程的實例；圖7 為例示用於製造根據實施例之設備的過程之流程圖；以及圖8 為根據實施例之包括具有晶片上之整合式被動組件的封裝之設備或系統的實施例之圖解。
100‧‧‧設備
110‧‧‧半導體晶粒/晶粒
120‧‧‧封裝/封裝基板
130‧‧‧晶粒/LC晶粒
132‧‧‧電感器
134‧‧‧電容器

Claims (25)

  1. 一種裝置，其包含： 一半導體晶粒； 一半導體晶粒封裝體，該封裝體之一第一側面係與該半導體晶粒耦接；以及 一或多個分開的晶粒，其用以提供用於該半導體晶粒之操作的複數個被動組件： 其中用於該半導體晶粒之操作的該複數個被動組件包括複數個電感器。
  2. 如請求項1之裝置，其中該等一或多個分開的晶粒進一步包括一或多個高電壓電晶體。
  3. 如請求項2之裝置，其中該等一或多個高電壓電晶體包括一或多個GaN (氮化鎵)電晶體。
  4. 如請求項1之裝置，其中該等一或多個分開的晶粒係與該封裝體之一第二、相對側面耦接，且穿過該封裝體與該半導體晶粒係電氣連接。
  5. 如請求項4之裝置，其進一步包含一母板，該等一或多個分開的晶粒被耦接在該封裝體與該母板之間，該封裝體藉由焊球而被連接至該母板。
  6. 如請求項1之裝置，其進一步包含一中介件，該中介件處於該半導體晶粒與該半導體晶粒封裝體之間，其中該等一或多個分開的晶粒被嵌入該中介件內側。
  7. 如請求項1之裝置，其中用於該半導體晶粒之操作的該複數個被動組件進一步包括： 複數個電容器。
  8. 如請求項7之裝置，其中一第一分開的晶粒在該第一分開的晶粒之一第一側面上包括一第一組被動組件，且在該第一分開的晶粒之一第二、相對側面上包括一第二、不同組被動組件。
  9. 如請求項8之裝置，其中該第一分開的晶粒之該第一側面包括一組一第一類型之電容器及一組電感器，且該第一分開的晶粒之該第二側面包括一組一第二類型之電容器。
  10. 如請求項9之裝置，其中該第一類型之電容器為一二維平面電容器。
  11. 如請求項9之裝置，其中該第一分開的晶粒包括一多孔材料，並且其中該第二類型之電容器包括被形成於該多孔材料之細孔中的一三維電容器。
  12. 如請求項11之裝置，其中該三維電容器為一MIM (金屬-絕緣體-金屬)電容器。
  13. 如請求項1之裝置，其中該半導體晶粒為系統單晶片(SoC)。
  14. 一種方法，其包含： 製造一或多個分開的晶粒，該等一或多個分開的晶粒包括複數個被動組件； 將一半導體晶粒封裝體之一第一側面與一半導體晶粒耦接；以及 將該等一或多個分開的晶粒與該半導體晶粒封裝體耦接，以便提供用於該半導體晶粒之操作的被動組件； 其中該複數個被動組件包括一或多個電感器。
  15. 如請求項14之方法，其中該等一或多個分開的晶粒進一步包括一或多個高電壓電晶體。
  16. 如請求項14之方法，其中將該等一或多個分開的晶粒與該半導體晶粒封裝體耦接包括：將該等一或多個分開的晶粒與該封裝體之一第二、相對側面耦接，以及穿過該封裝體將該等一或多個分開的晶粒與該半導體晶粒電氣連接。
  17. 如請求項14之方法，其中該複數個被動組件進一步包括複數個電容器。
  18. 如請求項17之方法，其中製造該等一或多個分開的晶粒包括：製造一第一分開的晶粒，該第一分開的晶粒之一第一側面上具有一第一組被動組件，且在該第一分開的晶粒之一第二、相對側面上具有一第二、不同組被動組件。
  19. 如請求項18之方法，其中該第一分開的晶粒之該第一側面包括一組一第一類型之電容器及一組電感器，且該第一分開的晶粒之該第二側面包括一組一第二類型之電容器。
  20. 如請求項19之方法，其中該第一類型之電容器為一二維平面電容器。
  21. 如請求項19之方法，其中製造該等一或多個分開的晶粒包括：在該第一分開的晶粒之該第二側面上製造一多孔材料，以及在該多孔材料之細孔中製造一三維電容器。
  22. 如請求項21之方法，其中製造該三維電容器包括製造一或多個MIM (金屬-絕緣體-金屬)電容器。
  23. 一種系統，其包含： 一系統單晶片； 一半導體晶粒封裝體，該封裝體之一第一側面係與該系統單晶片耦接； 一或多個分開的晶粒，其用以提供用於該系統單晶片之操作的複數個被動組件，該等一或多個分開的晶粒中之每一者的一第一側面係耦接至半導體晶粒封裝體之一第二、相對側面； 一母板，該母板係與該半導體晶粒封裝體之該第二側面及該等一或多個分開的晶粒中之每一者的一第二、相對側面耦接，該等一或多個分開的晶粒係處於該半導體晶粒封裝體與該母板之間； 其中該複數個被動組件包括複數個電感器。
  24. 如請求項23之系統，其中該等一或多個分開的晶粒進一步包括一或多個高電壓電晶體。
  25. 如請求項23之系統，其中該複數個被動組件進一步包括複數個電容器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663702B (zh) * 2017-10-26 2019-06-21 聯發科技股份有限公司 半導體封裝組件
TWI697997B (zh) * 2019-01-30 2020-07-01 台達電子工業股份有限公司 封裝結構及其製造方法
US11201205B2 (en) 2019-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
TWI812153B (zh) * 2021-11-17 2023-08-11 台灣積體電路製造股份有限公司 製造封裝的方法和封裝

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3327806B1 (en) * 2016-11-24 2021-07-21 Murata Integrated Passive Solutions Integrated electronic component suitable for broadband biasing
US10084032B2 (en) * 2017-01-13 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
CN111492471B (zh) * 2017-12-20 2023-08-01 株式会社村田制作所 半导体装置及其制造方法
KR102609138B1 (ko) 2019-04-29 2023-12-05 삼성전기주식회사 인쇄회로기판 어셈블리
US11404365B2 (en) * 2019-05-07 2022-08-02 International Business Machines Corporation Direct attachment of capacitors to flip chip dies
US11004783B2 (en) 2019-05-29 2021-05-11 Microsoft Technology Licensing, Llc Integrated circuit chip design for symmetric power delivery
US11855124B2 (en) * 2019-11-15 2023-12-26 Qualcomm Incorporated Vertically integrated device stack including system on chip and power management integrated circuit
US11699059B2 (en) * 2021-09-13 2023-07-11 Capital One Services, Llc Transaction card with lightweight core
US20230092429A1 (en) * 2021-09-23 2023-03-23 Qualcomm Incorporated High density silicon based capacitor

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480384B2 (ja) * 1999-09-10 2003-12-15 株式会社村田製作所 積層型ｌｃ共振器および積層型ｌｃフィルタ
JP2001144246A (ja) * 1999-11-17 2001-05-25 Hitachi Ltd 半導体装置
WO2005078796A1 (ja) * 2004-02-13 2005-08-25 Murata Manufacturing Co., Ltd. 電子部品及びその製造方法
KR101591492B1 (ko) * 2008-02-25 2016-02-03 페어차일드 세미컨덕터 코포레이션 집적된 박막 인덕터들을 포함하는 마이크로모듈들 및 이를 제조하는 방법
US8269308B2 (en) * 2008-03-19 2012-09-18 Stats Chippac, Ltd. Semiconductor device with cross-talk isolation using M-cap and method thereof
US8125380B2 (en) * 2008-07-30 2012-02-28 Stmicroelectronics S.R.L. Position computing method, receiving apparatus and navigation satellite system employing the method
US7772081B2 (en) * 2008-09-17 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of forming high-frequency circuit structure and method thereof
EP2380415B1 (en) * 2008-12-26 2019-07-31 QUALCOMM Incorporated Chip packages with power management integrated circuits and related techniques
US9607935B2 (en) * 2009-04-21 2017-03-28 Ati Technologies Ulc Semiconductor chip package with undermount passive devices
US8866258B2 (en) 2009-10-06 2014-10-21 Broadcom Corporation Interposer structure with passive component and method for fabricating same
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US9129817B2 (en) * 2013-03-13 2015-09-08 Intel Corporation Magnetic core inductor (MCI) structures for integrated voltage regulators
US9564408B2 (en) * 2014-03-28 2017-02-07 Intel Corporation Space transformer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663702B (zh) * 2017-10-26 2019-06-21 聯發科技股份有限公司 半導體封裝組件
TWI697997B (zh) * 2019-01-30 2020-07-01 台達電子工業股份有限公司 封裝結構及其製造方法
US10978403B2 (en) 2019-01-30 2021-04-13 Delta Electronics, Inc. Package structure and method for fabricating the same
US11201205B2 (en) 2019-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
TWI756695B (zh) * 2019-07-31 2022-03-01 台灣積體電路製造股份有限公司 半導體裝置的互連件佈局
US11961878B2 (en) 2019-07-31 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
TWI812153B (zh) * 2021-11-17 2023-08-11 台灣積體電路製造股份有限公司 製造封裝的方法和封裝

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