TW201735300A - 垂直嵌入式被動組件 - Google Patents

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Abstract

實施例大體上係關於垂直嵌入式被動組件。一種裝置之一實施例包括：一半導體晶粒；以及一封裝體，其與該半導體晶粒耦接。該封裝體包括與該半導體晶粒連接的一或多個被動組件，該一或多個被動組件垂直嵌入該封裝體基板，該等被動組件中之每一者包括一第一端子及一第二端子。一第一被動組件嵌入在該封裝體中鑽出的一貫穿孔，該第一被動組件之該第一端子藉由穿過該封裝體上之一上增建層的一通孔連接至該半導體晶粒。

Description

垂直嵌入式被動組件
發明領域 本文所描述之實施例係關於電子裝置之領域，且更特定而言係關於垂直嵌入式被動組件。
發明背景 在電子封裝體中，在小區域中需要諸如電容器及電感器之被動組件。特別地，封裝體可包括細小節距的BGA(球柵格陣列)封裝體。在此類封裝體中，用於封裝體之任一側上之組件的空間通常不充足。此外，該等組件受限於包括封裝體上之平坦區域或凸塊之因素，以及受限於寄生電感或阻抗因素。
存在用於嵌入式組件之某些習知方法，但習知嵌入方法添加許多所需製程，由此增大封裝體之成本。當前，大多數的組件使用此種製程嵌入封裝體中，其中雷射或機械路由器將矩形腔體安排路由傳遞至封裝體之核心或積層中。該組件然後利用晶片擊射器或取放式機器放置在腔體中。該組件藉由黏著劑載體得以固持在適當位置上直至其藉由環氧樹脂永久固定就位為止。至此種組件之連接利用通孔來建立，在此之後，進一步處理恢復。此類型的製程很昂貴，且在封裝體內佔據大量的面積。
用於組件嵌入之最低成本選項導致大組件放置容差及關於多少嵌入式組件可放置在單個腔體中之嚴格的規則，同時更精確的組件放置需要更高成本製程，該更高成本製程通常除去在組件附近對封裝體路由安排層之使用。
於本揭示的一個態樣中，係特地提出一種裝置，其包含：一半導體晶粒；以及一封裝體，其被與該半導體晶粒耦接，該封裝體包括被與該半導體晶粒連接的一或多個被動組件，該一或多個被動組件係垂直嵌入該封裝體基板，該等被動組件中之每一者包括一第一端子及一第二端子；其中一第一被動組件係嵌入在該封裝體中所鑽出的一貫穿孔，該第一被動組件之該第一端子係藉由穿過該封裝體上之一上增建層的一通孔連接至該半導體晶粒。
較佳實施例之詳細說明 本文所述之實施例大體上係關於垂直嵌入式被動組件。
鑒於此描述之目的，以下定義應用為： 「被動裝置」或「被動組件」指代不需要用於操作之能量源的電組件。被動裝置包括但不限於電容器、電感器、電阻器及二極體。 「單晶片系統」或「SoC」指代包括系統之所有組件的晶片或積體電路(IC)，該等組件包括例如電腦之所有組件。
在一些實施例中，一種設備、系統或製程提供用於垂直嵌入式被動組件。在一些實施例中，使用機械鑽孔或雷射鑽孔在封裝體核心中鑽出圓柱形孔，且然後將組件垂直插入此等孔中。(如本文所用，「垂直」指代封裝體之z方向，該z方向垂直於封裝體之頂表面及底表面)。在一些實施例中，然後，該等組件在封裝體核心之每一側上連接至金屬層(在此描述為上封裝體增建及下封裝體增建)。
在一些實施例中，一種製程提供將二端組件嵌入基板中之低成本方法，其中二端被動組件之垂直嵌入可操作來： (1)允許電容器或電感器放置在例如細小節距BGA封裝體上，其中皺縮的球高度對允許組件放置在封裝體之球側上而言太小，且其中用於晶粒側組件的空間受限或不存在。 (2)允許組件放置在封裝體之晶粒之下的區域中，在該等區域中，在封裝體底部上存在平坦區域或凸塊。對於具有極大晶粒之伺服器產品而言，難以用習知技術來在此等區域中去耦電壓軌，因為電壓軌可為距離最近晶粒側或平坦區域側電容器位置之極長的距離。 (3)改良連接的組件之電效能。嵌入式電容器可具有減小的寄生電感，且嵌入式電感器可具有減小的串聯寄生電阻。
在一些實施例中，用於被動組件之嵌入之製程僅需要鑽孔之操作來提供用於組件之嵌入的腔體。以此方式，習知路由安排製程之成本及複雜性得以消除，且關於組件對準之複雜化得以最小化。嵌入製程潛在地允許數量大得多的組件嵌入某區域中，且用於此種嵌入在降低的成本下進行。
圖1 為根據實施例之包括垂直嵌入式被動組件之裝置的例示。如進一步例示於圖2-4所示實施例中，在一些實施例中，半導體晶粒110，諸如中央處理單元(CPU)晶粒，與封裝體耦接，被展示為具有封裝體上增建層120及封裝體下增建層160之封裝體核心140。在一些實施例中，被動組件150垂直嵌入(或以另一方式陳述，側向嵌入經由)封裝體核心140，被動組件150嵌入鑽穿封裝體核心140之貫穿孔145。
在一些實施例中，垂直嵌入式被動組件150之第一(頂部)端子使用經由封裝體上增建層120形成的通孔連接部連接至半導體晶粒110，如圖2-4所例示。在一些實施例中，被動組件150之第二(底部)端子藉由以下各者連接：第二貫穿孔(鍍覆貫穿孔)147(諸如圖2所例示)，其連接至被動組件150；貫穿孔145之鍍覆表面(諸如圖3所例示)；或經由封裝體下增建層160之連接(諸如圖4所例示)。
圖2 為根據實施例之包括安裝在非鍍覆貫穿孔中的垂直嵌入式被動組件之裝置之例示。如圖2所例示，半導體晶粒210，諸如CPU晶粒，與封裝體耦接，該封裝體包括封裝體核心240，封裝體核心240具有：封裝體上增建層220，其中晶粒耦接至該封裝體上增建層220；以及封裝體下增建層260，其位於封裝體之相對側上。在一些實施例中，非鍍覆貫穿孔254鑽穿封裝體核心240以用於放置垂直嵌入式被動組件250，垂直嵌入式被動組件250在此情況下為0201組件，由此具有0.6 mm(毫米)×0.3 mm之尺寸。
在一些實施例中，組件250之底部直接連接至底部核心層256，而組件之頂部利用通孔252連接，其中該例示假定，在組件250之高度與封裝體核心250之厚度之間將存在某種失配。圖2進一步例示鍍覆貫穿孔(PTH)245以提供經由封裝體核心240之返回路徑。
如圖2所例示，被動組件250為電感器串聯連接的，以在實例中用於整合式電壓調節器(IVR)，但圖2所提供之此相同組態可替代地經使用例如來將一或多個嵌入式電容器連接至電力軌。如本文所用，整合式電壓調節器指代整合在IC晶粒或IC封裝體上之開關或線性電壓調整器(亦即，僅由IC晶粒或IC封裝體上之電路組成)。在此替代實例中，返回PTH可在電力軌上的電容器之全部之間共用。
圖3 為根據實施例之包括安裝在鍍覆貫穿孔中的垂直嵌入式被動組件之裝置之例示。如圖3所例示，半導體晶粒310，諸如CPU晶粒，與封裝體耦接，該封裝體包括封裝體核心340，封裝體核心340具有：封裝體上增建層320，其中半導體晶粒310耦接至該封裝體上增建層320；以及封裝體下增建層360，其位於封裝體之相對側上。在一些實施例中，鍍覆貫穿孔354鑽穿封裝體核心340以用於放置垂直嵌入式被動組件350，垂直嵌入式被動組件350在此情況下為0201組件。亦例示的為通孔連接部352，通孔連接部352經由封裝體上增建層320形成通向組件350頂部。
如圖3所例示，貫穿孔354已在添加組件350之前被鍍覆。在所例示之實施例中，組件350之底部藉由底部核心層356短接至PTH 354之壁部，從而證明低電阻如展示為電感器返回路徑358地返回至封裝體之頂層。圖3所例示之實施例允許垂直嵌入式組件之緊湊實行方案，其中用於組件之X-Y面積(頂部或底部面之面積)與用於嵌入式組件之習知製程相比大體得以減小。
圖3提供離散IVR電感器之例示。然而，實施例不限於此實行方案，且所例示版本的垂直組件嵌入亦特別有用於去耦電容器，因鍍覆孔354可在特定軌上之電容器之全部之間共用。在特定實例中，若鍍覆孔之極性在基於IVR的封裝體上於VCCIN與VSS之間交替，則嵌入式電容器可同時充當VCCIN及VSS PTH以用於自封裝體插腳之電力路由安排。
圖4 為根據實施例之安裝在非鍍覆貫穿孔中之垂直嵌入式被動組件的例示。如圖4所例示，半導體晶粒410，諸如CPU晶粒，與封裝體耦接，該封裝體包括封裝體核心440，封裝體核心440具有：封裝體上增建層420，其中晶粒耦接至該封裝體上增建層420；以及封裝體下增建層460，其位於封裝體之相對側上。在一些實施例中，非鍍覆貫穿孔454鑽穿封裝體核心440以用於放置垂直嵌入式被動組件450，垂直嵌入式被動組件450在此情況下為0201組件。亦例示的為：通孔連接部452，其經由封裝體上增建層420形成通向組件450之頂部；以及通孔連接部455，其經由封裝體下增建層460形成。在一個特定實例中，該連接部係通向整合式電壓調節器(IVR)，IVR整合至功率晶粒470中。
如圖4所例示，該設備表示其中之技術係用來自封裝體底部給CPU供電的實例。在此情況下，嵌入式電感器可在功率晶粒470與CPU晶粒410之間串聯放置。該設備允許例如來在比可能使用離散組件的情況下小得多的區域中實施降壓調整器電感器。
圖5 為根據實施例之垂直嵌入式被動組件之例示。圖5提供組件510之自頂向下視圖(向裝置上部表面中觀察)，組件510諸如例示為220 um(微米)×220 um之01005組件，該組件垂直嵌入鍍覆貫穿孔(PTH)500。如圖5所示，鍍覆貫穿孔500具有500 um之外側鍍層直徑及350 um之內側鍍層直徑。
用來耦接至組件520之頂部端子之通孔未展示。在此種組件之安裝中，鑽孔直徑判定孔之放置精確度。然而，因電容器之端子與孔直徑相比相對大，用來附接至頂部墊之通孔放置精確度不可能成為限制因素。
圖6 為根據實施例之垂直嵌入式被動組件之替代型式的例示。雖然現有被動組件為相對長的，從而可將垂直嵌入限於例如400 um核心或700 um核心封裝體，該等封裝體為保持用於客戶端桌上型產品及在許多伺服器產品上使用之封裝體類型。然而，該概念可經由被動組件之替代形狀因素之植入而擴展至薄核心封裝。
如圖6所例示，替代「按鈕」形狀電容器600可垂直嵌入非鍍覆貫穿孔，且將僅需要自封裝體頂層之連接。如所例示，按鈕形電容器600可包括頂部端子，諸如所例示之第一端子620及第二端子625。然而，實施例不限於圖6所例示之實行方案，且可包括其他可能的形狀及端子放置。
圖7 為用來例示根據實施例之用於製造垂直嵌入式被動組件之製程的流程圖。在一些實施例中，用於製造垂直嵌入式被動組件700之製程包括： 702：藉由任何已知手段製造封裝體結構。 704：在封裝體核心中鑽出貫穿孔。 706：任擇地，鍍覆該貫穿孔，其中鍍覆(如圖3所例示)或非鍍覆(如圖2及4所例示)之選擇取決於特定實施例。 708：將被動組件嵌入所鑽貫穿孔。 710：任擇地，在封裝體核心中鑽出第二鍍覆貫穿孔作為用於非鍍覆貫穿孔之返回路徑，以及在嵌入式組件與第二貫穿孔之間形成連接部，諸如圖2所例示。 712：形成封裝體上增建層及封裝體下增建層。 714：在封裝體上增建層中形成通孔通向被動組件之頂部端子。 716：任擇地，在PTH(如圖3所例示)或第二貫穿孔(如圖2所例示)之鍍覆中在封裝體上增建層中形成通向返回路徑之第二通孔。 718：任擇地，在下封裝體增建層中形成通孔通向嵌入式組件之下部端子(如圖4所例示)。 720：將諸如CPU晶粒之半導體晶粒與封裝體之上部(第一)側耦接。 722：任擇地，將功率晶粒與封裝體之下部(第二)側耦接(如圖4所例示)。
圖8 為根據實施例之設備或系統之實施例的例示，該設備或系統包括具有垂直嵌入式被動組件之封裝體。在此例示中，未展示對於呈現描述並非具有密切關係的某些標準組件及熟知組件。
在一些實施例中，系統或設備800包括與封裝體880耦接之半導體晶粒810。在一些實施例中，封裝體880包括一或多個垂直嵌入式被動組件885，其中該等組件如圖1-4中之一或多者所例示地耦接。
在一些實施例中，半導體晶粒810包括諸如一或多個處理器820(可包括CPU)之處理構件，該一或多個處理器820耦接至一或多個匯流排或互連件，通常展示為匯流排815。處理器820可包含一或多個實體處理器及一或多個邏輯處理器。在一些實施例中，處理器可包括一或多個一般用途處理器或特殊處理器處理器。匯流排815為用於發射資料之通訊構件。互連件815為簡單起見例示為單個互連件，但可表示多個不同的互連件或匯流排，且通向此類互連件或匯流排的組件連接可變化。圖8中所示之匯流排815為表示由適當橋接器、適配器或控制器連接的任何一或多個分開的實體匯流排、點對點連接或兩者的抽象化。
在一些實施例中，半導體晶粒810進一步包含隨機存取記憶體(RAM)或其他動態儲存裝置或元件作為主記憶體825以用於儲存資訊及將要由處理器820執行的指令。主記憶體825可包括但不限於動態隨機存取記憶體(DRAM)。
半導體晶粒810亦可包含：非依電性記憶體(NVM)830；以及唯讀記憶體(ROM)835或其他靜態儲存裝置，用於儲存靜態資訊及用於處理器835之指令。
在一些實施例中，半導體晶粒810包括耦接至匯流排815之一或多個發射器或接收器840以提供有線或無線通訊。在一些實施例中，半導體晶粒810可包括：一或多個天線850，諸如雙極天線或單極天線或兩者，用於使用無線發射器、接收器經由無線通訊發射及接收資料；以及一或多個埠845，以用於經由有線通訊發射及接收資料。無線通訊包括但不限於Wi-Fi、藍牙™、近場通訊及其他無線通訊標準。
在一些實施例中，半導體晶粒810可亦包含電源855，電源855可包括電池、太陽能電池、燃料電池、充電電容器、近場電感耦合或用於在半導體晶粒810中提供或產生電力之其他系統或裝置。由電源855提供之電力可按照需要分配至半導體晶粒810之元件。
在以上描述中，出於解釋之目的，闡明許多特定細節以便提供對所述實施例之徹底理解。然而，熟習此項技術者將明白，可在無此等特定細節中之一些的情況下實踐實施例。在其他情況下，以方塊圖形式展示熟知的結構及裝置。所例示之組件之間可存在中間結構。本文所述或例示之組件可具有未例示或描述的額外輸入或輸出。
各種實施例可包括各種製程。此等製程可由硬體組件進行或可體現於電腦程式或機器可執行指令中，該電腦程式或該等機器可執行指令可用來使以該等指令程式設計的一般用途處理器或特殊用途處理器或邏輯電路進行該等製程。或者，該等製程可由硬體及軟體之組合進行。
各種實施例中的部分可提供為電腦程式產品，該電腦程式產品可包括電腦可讀媒體，該電腦可讀媒體上儲存有電腦程式指令，該等電腦程式指令可用來程式設計電腦(或其他電子裝置)以用於由一或多個處理器執行來進行根據某些實施例的製程。電腦可讀媒體可包括但不限於磁碟片、光碟片、唯讀光碟片記憶體(CD-ROM)及磁光碟片、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電氣可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光卡、快閃記憶體或適合於儲存電子指令的其他類型之電腦可讀媒體。此外，實施例可亦下載為電腦程式產品，其中程式可自遠端電腦傳遞至請求電腦。
方法中之許多係以其最基本的形式被描述，但在不脫離本實施例之基本範疇的情況下，可將製程增添至方法中之任一者或自方法中之任一者刪除，且可將資訊增添至所述訊息中之任一者或自所述訊息中任一者減去。熟習此項技術者將明白，可進行許多進一步修改及調適。特定實施例並非提供來限制概念而是提供來例示概念。實施例之範疇將並非由以上提供的特定實例來判定，而僅由以下申請專利範圍來判定。
若一般認為元件「A」耦接至元件「B」或與元件「B」耦接，則元件A可直接耦接至元件B或經由例如元件C間接耦接。當說明書或申請專利範圍陳述組件、特徵、結構、製程或特徵A「導致」組件、特徵、結構、製程或特性B時，其意謂「A」為「B」之至少部分原因，但可亦存在至少一個其他組件、特徵、結構、製程或特性來幫助導致「B」。若說明書表示組件、特徵、結構、製程或特性「可」被包括，則該特定組件、特徵、結構、製程或特性不要求來被包括。若本說明書或申請專利範圍提及「一(a/an)」要素，則這並不意味存在所述要素中之僅一者。
實施例為實行方案或實例。在本說明書中提及「實施例」、「一個實施例」、「一些實施例」或「其他實施例」意謂結合實施例所述之特定特徵、結構或特性包括在至少一些實施例中，而不必須包括在所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種出現並非必需全部指代同一實施例。應瞭解，在示範性實施例之先前描述中，有時出於使揭示內容合理化且幫助理解各種新型態樣中之一或多個的目的將各種特徵在單個實施例、圖或其描述中分組在一起。然而，此揭示方法將不被解釋為反映所主張的實施例需要比每一請求項中明確表述的更多特徵的意圖。相反，如以下申請專利範圍所反映，新型態樣在於少於單個先前所揭示實施例之所有特徵。因此，申請專利範圍在此明確併入此描述中，其中每一請求項堅持其自己作為分開的實施例。
在一些實施例中，一種裝置包括：半導體晶粒；以及封裝體，其與半導體晶粒耦接，封裝體包括與半導體晶粒連接的一或多個被動組件，該一或多個被動組件垂直嵌入封裝體基板，被動組件中之每一者包括第一端子及第二端子。在一些實施例中，第一被動組件嵌入在封裝體中鑽出的貫穿孔，第一被動組件之第一端子藉由穿過封裝體上之上增建層的通孔連接至半導體晶粒。
在一些實施例中，貫穿孔為非鍍覆的。在一些實施例中，第一被動組件之第二端子利用第二貫穿孔連接，第二貫穿孔經鍍覆且連接至第一被動組件之第二端子。在一些實施例中，其中第一被動組件之第二端子藉由穿過封裝體上之下增建層的通孔連接，下增建層位於封裝體的與上增建層相對之側上。
在一些實施例中，貫穿孔為鍍覆的。在一些實施例中，第一被動組件之第二端子藉由鍍覆貫穿孔之鍍覆連接。
在一些實施例中，貫穿孔利用機械鑽孔得以鑽出。
在一些實施例中，半導體晶粒包括中央處理單元(CPU)。
在一些實施例中，一或多個被動組件包括一或多個電容器、電感器或兩者。
在一些實施例中，貫穿孔垂直於封裝體之表面。
在一些實施例中，裝置進一步包括整合式電壓調節器(IVR)，其中第一被動組件為與IVR連接的第一電感器。
在一些實施例中，用於製造裝置之方法包括：製造封裝體；在封裝體中鑽出貫穿孔；將二端被動組件嵌入所鑽貫穿孔；在封裝體之第一側及第二側上形成金屬層；將被動組件之第一端子連接至穿過封裝體之第一側上的金屬層之通孔；將被動組件之第二端子連接至返回路徑；以及將半導體晶粒與封裝體之第一側耦接。
在一些實施例中，貫穿孔為非鍍覆的。在一些實施例中，該方法進一步包括：在封裝體中鑽出第二貫穿孔；以及鍍覆第二貫穿孔，其中將第二端子連接至返回路徑包括將第二端子連接至第二貫穿孔。在一些實施例中，該方法進一步包括：穿過封裝體之第二側上之金屬層形成通孔，其中將第二端子連接至返回路徑包括將第二端子連接至穿過封裝體之第二側上的金屬層之通孔。
在一些實施例中，該方法進一步包括：鍍覆貫穿孔。在一些實施例中，將第二端子連接至返回路徑包括將第二端子連接至貫穿孔之鍍層。
在一些實施例中，鑽出貫穿孔包括：藉由機械鑽孔來鑽孔。在一些實施例中，鑽出貫穿孔包括：在相對於封裝體之z方向上鑽出孔。
在一些實施例中，一種系統包括：中央處理單元(CPU)晶粒；整合式電壓調節器(IVR)；以及封裝體，其與CPU晶粒耦接，封裝體包括一或多個被動組件，該一或多個被動組件包括與IVR連接的第一電感器，該一或多個被動組件垂直嵌入封裝體基板，被動組件中之每一者包括第一端子及第二端子。在一些實施例中，其中第一電感器嵌入在封裝體中鑽出的貫穿孔，第一電感器之端子藉由穿過封裝體上之上增建層或下增建層的通孔連接至IVR。
在一些實施例中，貫穿孔為非鍍覆的。在一些實施例中，第一電感器之第一端子經由上層增建連接至IVR，且第一電感器之第二端子利用第二貫穿孔連接，第二貫穿孔經鍍覆且連接至第一電感器之第二端子。在一些實施例中，第一電感器之第一端子經由上層增建連接至CPU晶粒，且第一電感器之第二端子藉由穿過封裝體上之下增建層的通孔連接至IVR。
在一些實施例中，貫穿孔為鍍覆的。在一些實施例中，第一電感器之第一端子經由上層增建連接至IVR，且第一電感器之第二端子藉由鍍覆貫穿孔之鍍覆連接。
110、210、310、810‧‧‧半導體晶粒
120、220、320、420‧‧‧上增建層
140、240、340、440‧‧‧封裝體核心
145‧‧‧貫穿孔
147‧‧‧第二貫穿孔/鍍覆貫穿孔
150、700、885‧‧‧被動組件
160、260、360、460‧‧‧下增建層
245‧‧‧鍍覆貫穿孔(PTH)
250、350、450‧‧‧被動組件/組件
252‧‧‧通孔
254、454‧‧‧非鍍覆貫穿孔
256、356‧‧‧底部核心層
352、452、455‧‧‧通孔連接部
354‧‧‧鍍覆貫穿孔/貫穿孔/PTH/鍍覆孔
358‧‧‧返回路徑
410‧‧‧半導體晶粒/CPU晶粒
470‧‧‧功率晶粒
500‧‧‧鍍覆貫穿孔(PTH)/鍍覆貫穿孔
520‧‧‧組件
600‧‧‧電容器
620‧‧‧第一端子
625‧‧‧第二端子
702~722‧‧‧製程
800‧‧‧系統或設備
815‧‧‧匯流排/互連件
820‧‧‧處理器
825‧‧‧主記憶體
830‧‧‧非依電性記憶體(NVM)
835‧‧‧唯讀記憶體(ROM)
840‧‧‧發射器或接收器
845‧‧‧埠
850‧‧‧天線
855‧‧‧電源
880‧‧‧封裝體
在隨附圖式之諸圖中以實例之方式而非以限制之方式例示在此所述之實施例，在隨附圖式中相同元件符號代表類似元件。圖1 為根據實施例之包括垂直嵌入式被動組件之裝置的例示；圖2 為根據實施例之包括安裝在非鍍覆貫穿孔中的垂直嵌入式被動組件之裝置之例示；圖3 為根據實施例之包括安裝在鍍覆貫穿孔中的垂直嵌入式被動組件之裝置之例示；圖4 為根據實施例之安裝在非鍍覆貫穿孔中之垂直嵌入式被動組件的例示；圖5 為根據實施例之垂直嵌入式被動組件之例示；圖6 為根據實施例之垂直嵌入式被動組件之替代型式的例示；圖7 為用來例示根據實施例之用於製造垂直嵌入式被動組件之製程的流程圖；以及圖8 為根據實施例之設備或系統之實施例的例示，該設備或系統包括具有垂直嵌入式被動組件之封裝體。
210‧‧‧半導體晶粒
220‧‧‧上增建層
240‧‧‧封裝體核心
245‧‧‧鍍覆貫穿孔(PTH)
250‧‧‧被動組件/組件
252‧‧‧通孔
254‧‧‧非鍍覆貫穿孔
256‧‧‧底部核心層
260‧‧‧下增建層

Claims (21)

  1. 一種裝置，其包含： 一半導體晶粒；以及 一封裝體，其被與該半導體晶粒耦接，該封裝體包括被與該半導體晶粒連接的一或多個被動組件，該一或多個被動組件係垂直嵌入該封裝體基板，該等被動組件中之每一者包括一第一端子及一第二端子； 其中一第一被動組件係嵌入在該封裝體中所鑽出的一貫穿孔，該第一被動組件之該第一端子係藉由穿過該封裝體上之一上增建層的一通孔連接至該半導體晶粒。
  2. 如請求項1之裝置，其中該貫穿孔為非鍍覆的。
  3. 如請求項2之裝置，其中該第一被動組件之該第二端子係利用一第二貫穿孔連接，該第二貫穿孔經鍍覆且係連接至該第一被動組件之該第二端子。
  4. 如請求項2之裝置，其中該第一被動組件之該第二端子係藉由穿過該封裝體上之一下增建層的一通孔連接，該下增建層係位於該封裝體的與該上增建層之一相對側上。
  5. 如請求項1之裝置，其中該貫穿孔為鍍覆的。
  6. 如請求項5之裝置，其中該第一被動組件之該第二端子係藉由該鍍覆貫穿孔之該鍍覆連接。
  7. 如請求項1之裝置，其中該貫穿孔係利用一機械鑽孔鑽出。
  8. 如請求項1之裝置，其中該半導體晶粒包括一中央處理單元(CPU)。
  9. 一種用於製造一裝置之方法，其包含： 製造一封裝體； 在該封裝體中鑽出一貫穿孔； 將一二端被動組件嵌入該所鑽貫穿孔； 在該封裝體之一第一側及一第二側上形成一金屬層； 將該被動組件之一第一端子連接至穿過該封裝體之該第一側上的該金屬層之一通孔； 將該被動組件之一第二端子連接至一返回路徑；以及 將一半導體晶粒與該封裝體之該第一側耦接。
  10. 如請求項9之方法，其中該貫穿孔為非鍍覆的。
  11. 如請求項10之方法，其進一步包含：在該封裝體中鑽出一第二貫穿孔；以及鍍覆該第二貫穿孔，其中將該第二端子連接至一返回路徑包括將該第二端子連接至該第二貫穿孔。
  12. 如請求項10之方法，其進一步包含：形成一通孔穿過該封裝體之該第二側上之該金屬層，其中將該第二端子連接至一返回路徑包括將該第二端子連接至穿過該封裝體之該第二側上的該金屬層之該通孔。
  13. 如請求項9之方法，其進一步包含：鍍覆該貫穿孔。
  14. 如請求項13之方法，其中將該第二端子連接至一返回路徑包括將該第二端子連接至該貫穿孔之該鍍覆。
  15. 如請求項9之方法，其中鑽出該貫穿孔包括：藉由一機械鑽孔來鑽孔。
  16. 一種系統，其包含： 一中央處理單元(CPU)晶粒； 一整合式電壓調節器(IVR)；以及 一封裝體，其被與該CPU晶粒耦接，該封裝體包括一或多個被動組件，該一或多個被動組件包括被與該IVR連接的一第一電感器，該一或多個被動組件係垂直嵌入該封裝體基板，該等被動組件中之每一者包括一第一端子及一第二端子； 其中該第一電感器係嵌入在該封裝體中所鑽出的一貫穿孔，該第一電感器之一端子係藉由穿過該封裝體上之一上增建層或下增建層的一通孔連接至該IVR。
  17. 如請求項16之系統，其中該貫穿孔為非鍍覆的。
  18. 如請求項17之系統，其中該第一電感器之該第一端子係經由該上層增建連接至該IVR，且該第一電感器之該第二端子係利用一第二貫穿孔連接，該第二貫穿孔經鍍覆且係連接至該第一電感器之該第二端子。
  19. 如請求項18之系統，其中該第一電感器之一第一端子係經由該上層增建連接至該CPU晶粒，且該第一電感器之該第二端子係藉由穿過該封裝體上之一下增建層的一通孔連接至該IVR。
  20. 如請求項16之系統，其中該貫穿孔為鍍覆的。
  21. 如請求項20之系統，其中該第一電感器之該第一端子係經由該上層增建連接至該IVR，且該第一電感器之該第二端子係藉由該鍍覆貫穿孔之該鍍覆連接。
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